JP2004152484A - 不揮発性メモリ・システム内でのプログラミング電圧保護 - Google Patents

不揮発性メモリ・システム内でのプログラミング電圧保護 Download PDF

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Abstract

【課題】プログラミング電圧をモニタし、書き込み動作の不首尾を回避する能力を有するメモリ・システムを提供する。
【解決手段】第1プログラミング電圧が第1電圧レベルを超えれば、メモリ・コントローラをイネーブルに為して、プログラミング動作の内の1つを始動させ、もし前記第1プログラミング電圧が第2電圧レベルまで降下したならば、ひとたび始動させられたプログラミング動作を続行させ、そしてもし前記第1プログラミング電圧が前記第2電圧レベルを下回って降下すれば、ひとたび始動させられた前記プログラミング動作を終了させるように構成され、前記第1電圧レベルが前記第2電圧レベルよりも大きいことから成る電圧検出回路を備える。
【選択図】図4

Description

本発明は、全般的には、外部から供給されたプログラミング電圧を利用するメモリ・システムに関する。

集積回路メモリ・システムは、メモリ読取りプログラム及び消去動作を含む様々なメモリ動作を実行すべく、ある種の形態の外部供給電圧を必要とする。典型的には、様々な大きさの電圧がこれら動作を実行すべく必要とされている。メモリ・システムは一般的に著しい電流能力を有する一次電源を利用する。この一次電源は、典型的には、電力供給源或はバッテリ等の外部ソースによってメモリへ提供される。一次電源はしばしばVCCと云われて、集積回路自体上に形成された金属回路パッドによってメモリ・システムに接続されている。趨勢としての電圧は+3.3ボルト、そしてそれよりも低く低減されるが、一次供給電圧VCCは、典型的には、+5ボルトにセットされる。

またメモリ・システムは、典型的には、メモリ動作を実行するために一次供給電圧VCC以外の電圧を利用する。例えば、フラッシュ・メモリ・システムに対するメモリ・プログラム動作は、典型的には、相対的に大きな正電圧をフラッシュ・セル・アレイのワード線の内の選択された1つへ印加することを必要として、プログラミング動作を実行している。そうした電圧、典型的には+12ボルト程度でしばしば電圧VPPと云われる。同時に、典型的には+7ボルト程度の中間値である電圧VPPBLが、プログラミング動作の一部としてフラッシュ・セル・アレイのビット線の内の選択された1つへ印加される。殆どの適用例において、ビット線プログラム電圧はチップに実装された電圧調整器を用いて電圧VPPから誘導される。

典型的な従来のメモリ・システムは、電圧VCCを受信するパッドと共に、外部ソースからプログラミング電圧VPPを受信する別個の金属回路パッドを有し得る。単一の電力供給動作が望まれた場合、充電ポンプ回路がチップ上に実装され得て外部供給電圧VCCが電圧VPPまで電圧上げされる。
Sparksの特許文献1には低電圧プログラム禁止回路が開示されている。Haggertyの特許文献2には閾値電圧を用いた書込み保護方法が開示されている。
米国特許第5,199,032号 米国特許第5,274,827号

外部ソースからのプログラミング電圧VPPを利用するメモリ・システムの一例として、従来の不揮発性フラッシュ・メモリ・システムの機能が図1のブロック線図に示されている。メモリ・システム1の中心部は複数のメモリセルから成るアレイ12である。アレイ12内の個々別々のセル(不図示)は行及び列の形態で配列され、この例においては、アレイ12内に合計256Kの8ビット・ワードがある。メモリ・システム1に対するデータ入出力は、8ビット・データ・バスDQ0乃至DQ7を用いて達成される。個々別々のメモリセルは、アドレス・ピン13によって入力される18ビットのアドレスA0乃至A17を用いてアクセスされる。18アドレス・ビットの内の9ビットはXデコーダ14で用いられて、所望のメモリセルが据えられているアレイ12の行に関連されたワード線を選択し、残りの9ビットはYデコーダ16で用いられて、その所望セルが据えられているアレイ12の適切な列に関連されたビット線を選択する。センス増幅器50が用いられて、読取り動作中、或は、セル状態が書込み或は消去動作の後に決定されるデータ確認(ベリファイ)ステップ中、メモリセル内に含まれるデータを読取る。センス増幅器回路及び確認(ベリファイ)回路はそのセルの状態を、その動作に依存して、プログラムされるセル或は消去されるセルと対応する基準状態と比較する。

アレイ12内のメモリセルの書込み或は消去は適切な各種電圧を、適切な期間、セルのソース(ソース線)、ドレイン(ビット線)、並びに、制御ゲート(ワード線)にそれぞれ印加することによって実行される。これで電子をチャネル領域から浮動ゲートへ通り抜け或は注入させる。浮動ゲート上に存する電荷量は制御ゲートに対して必要される電圧を決定して、装置をしてソース及びドレインの両領域間に電流を導通させている。これはセルの閾値電圧と云われ、プログラムされる閾値電圧VTHPとは異なる消去される閾値電圧VTHEが伴われる。導通は装置の「オン(ON)」を表すか或は該装置の消去状態を表し、1の論理値に対応する。「オフ(OFF)」或はプログラム状態は、ソース及びドレインの両領域間に電流が導通されない状態であり、ゼロの論理値に対応する。セルの閾値電圧を適切な値に設定することによって、セルは数々の印加電圧から成る所与の一組に対する電流を導通するか或は導通しないかの何れかに為され得る。こうして、セルが数々の印加電圧から成る所与の一組で電流を導通するか否かを決定することによって、セルの状態(プログラムされたか或は消去されたか)が見出され得る。

メモリ・システム1は、メモリ・アレイ12内に含まれたメモリセルに対して実行されるデータ処理動作及びサブ動作を制御する内部状態マシン(ISM)20を備える。これらは、アレイ12のメモリセルに対して書込み、読取り、並びに、消去の各動作を実行するために必要な種々の段階を含む。加えて、内部状態マシン20は、ステータス・レジスタ26の読取り或はクリアリング、識別コマンドに応じてのメモリ・システム1の識別、並びに、消去動作の一時停止等々の各種動作を制御する。状態マシン20は、典型的にはメモリ・システム1と関連されて使用される外部プロセッサ(不図示)に要求された一般諸経費を低減すべく機能する。

メモリ装置の故意でないプログラミングを回避するために、プログラミング・コマンド(書込み或は消去)は2つのサイクルから成る。第1サイクルは、プログラミング動作に対応するコードがメモリ・チップに書込まれるセットアップ・コマンドである。このセットアップ・コマンドを実行するために、外部プロセッサは出力イネーブル・ピン(/OE)を不活性又はイナクティブ(高)に為し、チップ・イネーブル(/CE)及び書込みイネーブル(/WE)のピンを活性化又はアクティブ(低)と為す。次いでプロセッサは8ビットのセットアップ・コマンド・コードをデータI/O(入出力)ピン15(DQ0乃至DQ7)に配し、チップ・イネーブル(/CE)及び書込みイネーブル(/WE)の各ピンをイナクティブにする。

書込み動作の第1サイクル(書込みセットアップ)に対するコマンド・コードは、例えば、40H(1000 0000)或は10H(0001 0000)の何れかである。書込みシーケンスの第2サイクルで、チップ・イネーブル(/CE)及び書込みイネーブル(/WE)の各ピンがイナクティブ(高)と為された後、書込まれるべきデータはデータI/Oピン15上に配され、プログラムされるべきメモリ箇所のアドレスはアドレス・ピン13(A0乃至A17)上に配される。チップ・イネーブル(/CE)及び書込みイネーブル(/WE)は、再度、アクティブ(低)と為され、プログラミング電圧VPPはXデコーダ14によってメモリ装置1のワード線の内の選択された1つに印加される。加えて、VPPBLがYデコーダ16によって選択されたビット線に印加される。チップ・イネーブル(/CE)及び書込みイネーブル(/WE)の立ち上がりエッジは、どちらにしろ時間的に後の方は、メモリ・セルに対する物理的書込み動作がそのセルに対してのプログラミング電圧の印加によって始動させられる。

同様に、消去動作の場合、第1サイクルは20H(0010 0000)等の消去セットアップ・コマンド・コードのメモリ装置1への送信を含む。しかしながら消去の第2サイクルは、メモリ装置に書込まれるDOH(1101 0000)等の消去確認コマンド・コードを含み、チップ・イネーブル(/CE)及び書込みイネーブル(/WE)の立ち上がりエッジは、装置内に設計された機能性に依存して、全メモリ・アレイ12か或はアレイ内の複数のメモリ箇所から成るブロックかの何れかを消去する消去サイクルを始動する。

データI/Oピン15上に配されたコマンドはデータ入力バッファ22へ転送されてから、コマンド実行論理ユニット24へ向かう。コマンド実行論理ユニット24は、アレイ12に書込むか或は別の所望動作を実行するために必要とされる各種段階を始動し制御するように、状態マシン20に指示すべく使用されるコマンドを受信し解釈する。書込み動作が実行されていると、メモリセル内へプログラムされるべきデータがデータI/Oピン15を用いて入力され、入力バッファ22へ転送され、そして入力データ・ラッチ30内に配される。次いで、ラッチ30内の入力データはセル・プログラミング及びデータ確認動作に対して利用可能と為される。

セル・プログラミング動作において、内部プログラム・パルス・カウンタ(不図示)は始動される。このカウンタは、プログラムされているワード(バイト)のセルに付与されたプログラミング・パルス数を追跡する。次に、プログラミング・パルスは、アドレス・ピン13上に据えられたアドレスに配置されたワードのセルに付与される。次にパルス・カウンタが増分されて、所定の最大パルス数がそれらセルに付与されたか否かついての決定が為される。次いで、確認サイクル中、セルは検査されて、それらセルが、事実上、プログラムされたか否かを決定する。もしセルがプログラムされれば、この動作が首尾良く実行された。もしセルがプログラムされずに、最大パルス数に未だ到達していなければ、別のプログラム・パルスがそれらセルに付与される。セルのプログラミング状態を検査することはセンス増幅器及び関連構成要素50を用いて達成される。

もし、最大のパルス計数(カウント)に到達した際、セルが依然としてプログラムされていなければ、最大プログラミング・パルス数がセルに付与されたのであるから失敗又は故障が生じたことになる。特定のメモリの設計に依存してシーケンスが終了されるか、或は故障(又は失敗)ワードの記録が為されてシーケンスが続行される。次いでこの情報はステータス・レジスタ26へ転送されて、プロセッサによって読取り可能となる。ひとたび所望された書込み或は消去の動作シーケンスが完了すると、状態マシン20が8ビット・ステータス・レジスタ26を更新する。典型的なメモリ装置において、ステータス・レジスタ26の内容は、書込み或は消去シーケンスが首尾良く完了されたか否かを示す。ステータス・レジスタ26の内容はデータ出力バッファ28へ転送され、該バッファはその内容をメモリ・システム1のデータI/Oピン15上で利用可能と為す。

典型的には、上述されたプログラミング電圧レベルは指定レベルから10%だけ変動することが許容され、メモリ装置はそれでも依然として正しく動作する。しかしながら、もし電圧レベルがその指定範囲以外になると、プログラミング機能は停止又は故障してメモリセル内に記憶されたデータを損なう可能性があるか、或は、良好なプログラミング動作が受け入れることができない長期間を必要とすることになる。また、仕様外の電圧レベルはメモリ装置が接続されているシステムにおける故障の表示である。

従来のメモリ・システムは、典型的には、VPPがプログラミング動作中、+10V等のプリセット電圧レベル以下に降下することを検出できるのみである。もしVPPが所定限界以下に降下すれば、電圧センス回路が無効電圧状態が存することを検知することになる。プログラミング動作の始めで、或はISM20によってVPPが所定限界以下であることの表示を受け取る任意の時点で、ISM20は動作を中途終了し、ステータス・レジスタ26内に1つ以上のステータス・ビットをセットする。

ステータス・レジスタ26内の1つの共通ステータス・ビットは、VPPが動作中に指定限界外となったか否かを表示するプログラミング電圧エラー・フラグである。もしVPPが指定範囲外であったならば、メモリ装置は動作を中途停止することなり、それはVPPが一瞬でも範囲外に浸ったとしてもである。もし、プログラミング・パルスが付与された後の確認サイクル中、ISM20がプログラミング電圧が指定範囲外であることを検出すると、それはプログラミング動作を一時停止し、プラグラミング電圧エラー・フラグをセットすることになる。しかしながらセルのプログラミング状態はプログラミング・パルスによってある程度まで既に変えられている。

ひとたび、プログラミング或は消去動作が完了すると、ユーザはステータス・レジスタ26にアクセス出来、動作中、VPPのステータスを含む各種パラメータのステータスを決定する。もし消去動作が不首尾に終わったならば、低電圧レベル等の問題の要因が削除されなければならず、手続きが繰り返される。しかしながら、もし書込み動作が不首尾に終わったならば、メモリ・システム内のデータは損なわれて回復が不可能であることが確実である。幾つかの不揮発性メモリ・システムにおいて、不首尾に終わる書込み試行は、メモリ・アレイの内の少なくとも一部は別の書込み動作が該アレイ内の同一箇所に実行され得る前に消去されなければならない。

加えて、典型的には、プログラミング動作を実行すべくメモリ・システムによって吸い込まれる電流の結果、VPP電圧レベルは落ち込む。その結果、VPPの電圧レベルはプログラミング動作の始動に先行して所定限界以上であり得るが、プログラミング動作自体の結果としてその限界以下に降下する。

プログラミング電圧をモニタし、不首尾に終わる可能性があるようなプログラミング動作を始動させることを妨げる能力か、或は、恐らくは首尾良く完了するような始動済みメモリ動作を中途停止することを回避する能力を有するメモリ・システムが、是非とも望まれる。

本発明は、メモリ装置に対するプログラミング電圧VPPのレベルが幾つかの許容可能な電圧範囲の内の一範囲内にあるか否かを検出し、プログラミング動作のためのプログラミング電圧が許容可能な電圧範囲内になければそのプログラミング動作の実行を妨げる装置及び方法に向けられている。

本発明の方法において、書込み或は消去等のプログラミング動作が始動される際、そのプログラミング電圧がサンプリングされる。もしその電圧が所定の許容可能な電圧範囲外であると判明されれば、そのプログラミング動作はその進行を阻止される。

本発明の回路において、プログラミング動作が始動される際、内部制御装置がメモリ装置の接続パッドに付与されたプログラミング電圧を電圧検出回路によってサンプリングさせる。検出回路はそのサンプリングされた電圧が、プログラミングが首尾良く終わることを保証する幾つかの所定範囲の内の一範囲内であるか否かを決定して、そのプログラミング電圧がメモリ装置のメモリセルに付与される前に対応する論理信号を生成する。もしその電圧レベルが範囲外であれば、内部制御装置はプログラミング動作の進行を阻止して、メモリ内のデータが損なわれることを防止して、動作が不充分なプログラミング電圧の故に終了された旨を通信すべくエラー表示を起動する。

プログラミング動作の開始後、プログラミング電圧が許容可能な電圧レベルの初期範囲外になったとしても、プログラミング動作をメモリ装置に続行させるプログラミング電圧に対して、電圧検出回路は許容可能な電圧範囲の異なる一組(1セット)を適用する。

本発明の更なる目的及び長所は以下の詳細な説明や添付図面から明らかとなるであろう。

図2は本発明に係るフラッシュ・メモリ・システムの各種構成要素のブロック線図であり、プログラミング電圧レベルVPPをモニタし、その電圧信号がプログラミングが成就することを保証する範囲内にあるか否かを表示する信号を作り出す。留意することは、図1及び図2での同様の参照番号は、両図面において同一信号及び同一構成要素を表すことである。本発明はフラッシュ・メモリ・システムを参照して説明されるが、本発明は他のタイプのメモリ・システムの一部として具現化され得ることを理解して頂くことが重要である。

図1のメモリ・システムでのように、メモリ・システム100の中心部は複数のフラッシュ・メモリセルから成るセル12である。個々別々のメモリセル(不図示)は18ビット・アドレスA0乃至A17を用いてアクセスされ、それらアドレスはアドレス・ピン13によって入力される。メモリ・システム100は内部状態マシン(ISM)120を有し、これがアレイ12におけるメモリセルに対する書込み、読取り、並びに、消去の各動作を実行するために必要な諸段階等の、メモリ・システム100上で行われるデータ処理動作及びサブ動作を制御する。内部状態マシン120は、典型的には、一組の論理ゲートの形態で具現化され、それら論理ゲートの入力が、メモリ・システムのどの動作及びどのサブ動作が実行されているか、そしてそれら動作がどのような順序で生じているかを決定する。

メモリ・システム・コマンドがデータI/Oピン15上に配され、データ入力バッファ22へ転送されてから、コマンド実行論理ユニット24へ向けられる。コマンド実行論理ユニット24は、アレイ12の書込み或は消去に必要であるか、或は別の所望動作を実行するに必要である諸段階を実行すべく、状態マシン120に指示するために使用されるコマンドを受け取って解釈する。ひとたび1つの動作が完了すると、状態マシン120が8ビット・ステータス・レジスタ26を更新する。ステータス・レジスタ26の内容はデータ出力バッファ28へ転送されて、該内容がメモリ・システム100のデータI/Oピン15上で利用可能と為される。

より詳細に説明されるように、プログラム電圧制御回路130が提供されて、プログラミング動作の始動時にプログラミング電圧VPPの大きさをモニタする。その電圧が所定の許容可能な初期電圧範囲外或は一組の許容可能な初期電圧範囲外である場合、この回路は任意のメモリ・データが損なわれ得る前にプログラミング動作を妨害するように機能する。

プログラミング動作の実行中、プログラミング電圧制御回路130はVPPをモニタし続けるが、異なる所定の許容可能な実行電圧範囲或は一組の許容可能な実行電圧範囲を付与して、ISM120がVPPがたとえ許容可能な初期電圧範囲外にあったとしても、そのVPPが許容可能実行範囲内にある限り実行を許容するようにしている。

典型的な従来のメモリ・システムにおいて、電圧VPPが許容可能な初期範囲でなければならない時点と、メモリセルが該メモリ・システムに対する動作仕様に合致している一方で物理的にプログラムされるようにし始める時点との間には指定された最小セットアップ期間がある。プログラミング・サイクルは、典型的には、/WE信号の立ち上がりエッジで始動される。模範的な最小セットアップ期間は100ナノ秒である(非特許文献1のMT28F002 256K×8 Flash Memoryの装置仕様を参照のこと)。本発明のプログラム電圧制御回路130はそのセットアップ時間内にプログラミング電圧VPPを検知しなければならず、もしそのVPPが、以下に説明されように所定の電圧範囲内でなければそのプログラミング・シーケンスを中途停止しなければならない。
"Flash Memory Data Book", Micron Quantum Devices, Inc., 1994

プログラム電圧制御回路130はプログラミング電源パッドに接続され、状態マシン120からタイミング信号110を受信し、電圧レベル信号115を状態マシン120へ戻す。プログラミング動作のセットアップ及び実行の際、ISM120は、プログラム電圧制御回路130にプログラミング電源パッドに存するプログラミング電圧レベルVPPをサンプリングさせることになるタイミング信号110を生成する。電圧基準170は、プログラム電圧制御回路130が比較目的で使用する基準電圧レベル172を提供する。

プログラム電圧制御回路130は、ISM120がプログラミング動作の実行を進める前に検査する電圧レベルOK(LevelOK)を引き続き生成する。もし電圧レベル信号115が、プログラミング電圧が許容可能な初期電圧範囲内にないことを表示すれば、ISM120はその書込み動作を阻止し、エラー表示が8ビット・ステータス・レジスタ26へ送信されることになる。もし電圧レベル信号115が、プログラミング電圧が許容可能な初期電圧範囲内にあることを表示すれば、ISM120はそのプログラミング動作の実行を進める。

プログラム電圧制御回路もワード線プログラミング電圧VPPWL及びビット線プログラミング電圧VPPBLをVPPスイッチ18へ供給し、該スイッチが更にこれら電圧を、メモリ・アレイ12のセルに対する付与のために、Xデコーダ14及びYデコーダ16へそれぞれリレーする。

図3はプログラム電圧制御回路130のブロック線図である。このプログラム電圧制御回路130は、電圧検出回路300によって受け取られる外部から供給されたプログラミング電圧又は外部供給プログラミング電圧VPPに接続されている。この電圧検出回路300も状態マシン120から制御信号110を受信して、書込み動作に備えてVPPの電圧レベルをサンプリングさせられる。電圧検出回路300はLevelOK信号115を生成してこれを状態マシン120に対して供給し、VPPが許容可能な電圧範囲内にあるか否かを表示する。更に、VPPの電圧レベルがメモリセルを直にプログラムするには不充分であるが、充電ポンプ回路310に適切なプログラミング電圧レベルを作り出させるには充分な電圧範囲内にある際、電圧検出回路300は充電ポンプ選択信号を生成する。以下に説明されるように、充電ポンプ選択信号は、電圧VPPが+6ボルト未満で+3ボルトを上回るの大きさを有するときのみアクティブである。アクティブである際、この充電ポンプ選択信号はスイッチ330に充電ポンプ回路310の入力をVPPに接続させる一方で、同時にスイッチ340に電圧調整器320のVPPWL入力を充電ポンプ回路310の出力に接続させる。次いで電圧調整器320の出力は充電ポンプ回路310からの電圧レベル出力(例えば+12ボルト)を用いて、VPPBLとして適切な電圧を生成する(例えば+7ボルト)。

逆に、VPPの電圧レベルがプログラミング電圧レベルを直に供給するに充分高ければ(例えば+10ボルト以上)、電圧検出回路300は、スイッチ330によって、VPPの充電ポンプ回路310に対する接続を解除させ、VPP乃至VPPBLをスイッチ330及び340を介して電圧調整器320の入力に直に結合させる。次いでVPPが用いられて、VPPWLを電圧調整器320に対して直に提供しこれを駆動して、VPPBLを作り出させる。幾つかの適用例において、電圧VPPWLを生成するために更なる電圧調整器(不図示)を提供することが望ましい場合もある。その場合、そうした電圧調整器は調整器320のようにスイッチ340の出力に接続された入力を有することとなって、電圧VPPWLが電圧VPPBLと同一な方式で調整される。これは、入力VPPがあまりも大きくなる際、VPPWLが最大仕様値を超えないことを確保することになる。留意することは、VPWLを作り出すべく使用される任意のそうした調整器が電圧における降下を引き起こして、別の充電ポンプ回路をその調整器及びスイッチ340の間に提供する必要性があるかもしれないことである。電圧VPPWLは殆ど電流を吸い込まないワード線に接続されているので、そうした追加の充電ポンプ回路の電流要件は小さくなる。

電圧VPPが+10ボルト未満である場合、その電圧はメモリを直にプログラムするためには使用できず、回路310等の充電ポンプ回路が使用可能となる。しかしながら、もし電圧が+6ボルトを上回るものであれば、この大きさの電圧は典型的には充電ポンプ回路310を具現化すべく使用されるCMOS回路を恐らくは損なうことになるので、依然として使用され得ない。損傷は、ポンプ310のCMOSインバータが、一方の状態から他方の状態へスイッチングする際、動作のスナップバック(反動)・モードに入ったときに典型的には生じる。こうして、VPPが+6ボルトを上回る際に充電ポンプ選択信号をイナクティブに為すことによって、充電ポンプ回路310に印加される+6ボルトを上回る電圧が全くないことを確保することが必要である。

本発明に係る電圧検出回路300の実施例が図4に示されている。ISM120によって供給されるタイミング信号110の各種成分が、イネーブル1 110a,イネーブル2 110b,コネクト110cとして示されている。

電圧検出回路300は、プログラム電圧をサンプリングするための二重抵抗ラダー(dual resistance ladder)を利用する。低抵抗脚は、イネーブル1 信号110aがアクティブである際、プログラミング電圧VPPパッドから接地への電流を許容するトランジスタ132に直列した、低抵抗値を有する抵抗RA,RB,RC,RDを含む。これら低抵抗値は、電圧コンパレータ(比較器)148,150,152の入力にトランジスタ142,144,146を介してそれぞれ接続されている一連の電圧サンプリング・ノードN1,N2,N3の急速始動を許容する。

トランジスタ134,136,138は、低抵抗脚をサンプリング・ノードN1,N2,N3にそれぞれ接続し、コネクト信号110cによって制御されており、該コネクト信号は、それがイナクティブ(不活性)である際、低抵抗脚をノードから絶縁させる。この低抵抗脚のより高電流がサンプリング・ノードN1乃至N3を急激に充電して、プログラミング電圧の迅速なサンプリングを許容している。コネクト信号110c及びイネーブル1信号110aを不活性に為すことによって、ひとたび電圧サンプリング・ノードN1乃至N3が充電されたならば、低抵抗脚内の相対的に高い電流が遮断され得る。

また、抵抗RA、RB、RC、並びに、RDは、イネーブル1 110a及びコネクト110cがアクティブである間、アクティブなLevelOK信号115を作り出し、イネーブル2 110bがアクティブであるときのみに適用される一組の許容可能な実行電圧とは異なる一組の許容可能な初期電圧範囲となる相対比を有するように選択され得る。

抵抗ラダーの高抵抗脚は、イネーブル2 110bによって制御されるトランジスタ140と直列に接続された高マグニチュードの抵抗R1,R2,R3,R4から構成される。高抵抗脚の抵抗が遭遇する点は電圧サンプリング・ノードN1乃至N3である。これら高抵抗脚のより大きな抵抗は相対的に低い電流の吸い込みとなる。逆にサンプリング・ノードN1乃至N3での電圧は、イネーブル1 110a及びコネクト110cが起動解除された後に、イネーブル2 110bをアクティブに為したままとすることによって、より低電流レベルで維持され得る。

本発明の実施例における抵抗RA、RB、RC、並びに、RDに対する幾つかのサンプリング抵抗値は、それぞれ、6kΩ、4kΩ、10kΩ、並びに、10kΩである。抵抗R1、R2、R3、並びに、R4の対応する値は、それぞれ、60kΩ、40kΩ、100kΩ、並びに、100kΩである。これらの値はn-ウェル抵抗に基づく近似化であり、使用される半導体技法や特定のメモリ・システムの設計詳細に依存して変わる。ここで注目すべきことは、R1、R2、R3、並びに、R4の抵抗値はRA、RB、RC、並びに、RDの抵抗値よりも大きなマグニチュードの等級であり、その高抵抗脚を通じてより低い電流吸引を確保していることである。

また所与の抵抗値の比も、これら2つの脚間で調整され得て、イネーブル1 110a及びイネーブル2 110bの双方がアクティブである際、そしてイネーブル2 110bのみがアクティブである際に、VPPの異なる電圧範囲に対してアクティブなLevelOK信号115を確保する。イネーブル2 110bのみがアクティブである際、アクティブなLevelOK信号115を作り出す電圧範囲はR1、R2、R3、並びに、R4の相対比によって決定され、その理由は、低電圧用の脚抵抗RA、RB、RC、並びに、RDがサンプリング・ノードN1,N2,N3から絶縁されているからである。それ故に、許容可能な実行電圧範囲の異なる一組は、R1、R2、R3、並びに、R4に対する抵抗値の適切な選択で規定され得る。

トランジスタ142,144,146は、コンパレータ(比較器)148,150,152を、ノードN1,N2,N3で生じ得る過剰電圧状態から保護している。これらトランジスタのゲートは動作供給電圧VCCに接続されている。基準電圧172は典型的には約2ボルト程度である。トランジスタ142,144,146のゲートでの電圧VCCが各トランジスタのドレインからソースへ2ボルトを転送する程に充分高い限り、コンパレータ148,150,152の論理は適切に機能することになる。しかしながら、もしノードN1,N2,N3での任意の電圧が供給電圧レベル以上に立ち上がれば、これらコンパレータへの入力での電圧がトランジスタの閾値電圧を下回る供給電圧レベルまで制限されることになる。イネーブル1 110a及びイネーブル2 110bが非プログラミング動作中にイナクティブであるので、ノードN1乃至N3はVPPでの電圧まで引き上げられることになる。VPPは、プログラミング動作中と同様に、非プログラミング・モード中に12V或はそれ以上となり得る。これが意味することは、ノードN1乃至N3は長期間にわたって高電圧レベルであり得ることである。こうして、トランジスタ142,144,146は、コンパレータ148,150,152を長期の高ゲート或は酸化電圧露出損失から保護する電圧リミッタとして作用する。

充電ポンプ選択信号は、インバータ157をANDゲート159と共に用いて、信号Gt3vLevを信号Gt6vLevの逆数と組み合わせることによって生成される。こうして先に留意したように充電ポンプ選択信号は、電圧VPPが+6ボルト未満であり且つ+3ボルトを上回るときのみにアクティブとなる。

図5におけるタイミング線図は本発明用のタイミング方式の一例を図示し、図4での回路の機能を更に説明するべく使用される。

先ず書込み或は消去のセットアップ・コマンドは、図5の時点t0及び時点t1の間の(/WE)において生ずる書込みパルス中にメモリ装置100に書込まれる。時点t1での書込みイネーブル(/WE)信号の立ち上がりエッジに応じて、ISM120はイネーブル1 110a、イネーブル2 110b、並びに、コネクト110cを起動する。これによって電流をVPPパッドから抵抗ラダーの両脚を通じて流れさせ、t1からt2までの期間中にサンプリング・ノードN1,N2,N3の容量を迅速に充電させる。ノードN1乃至N3に存する電圧は、電圧検出回路300のLevelOK出力115における論理レベル変化を生じさせ得る。しかしながらこのLevelOK115は、書込み/消去のシーケンスの後になるまでISM120によってサンプリングされることがない。

先に議論されたように、VPPが+3Vと+6Vの間或は+10V以上等のメモリ装置100に対して指定された所定の電圧範囲内でなければならない間にセットアップ時間がある。セットアップ時間に対しての共通装置仕様は100ナノ秒である。これはt3以前の100ナノ秒に対応する。t3でイネーブル1 110a及びコネクト110c信号はイナクティブになり、それによって低抵抗脚(RA,RB,RC,RD)を高抵抗脚(R1,R2,R3,R4)から絶縁する。しかしながらイネーブル2 110bはアクティブを維持し、VPPパッドからの電流がこの高抵抗脚中に流れ続けて、ノードN1乃至N3での電圧サンプルを維持する。

イネーブル1 110a及びコネクト110cはt3までアクティブを維持することになる。R1乃至R4がRA乃至RDよりも相当により高いインピーダンスを有するので、RA乃至RDの抵抗の比はt3でのプログラミングの始動に及んでLevelOK115信号の論理値を主に決定する。t3まで、LevelOK115信号はVPPパッドでの状態を反映している有効論理値でなければならず、ISM120はプログラミング動作を進めるか、或はプログラミングを阻止するかの何れかを為して、LevelOK115の値に基づいてエラー表示を発することとなる。表1はVPPとLevelOK115の論理値との間の関係の一例を示す。(表1において、LevelOk列内のエントリー「---」は、可能ではない電圧状態を表示し、例えば、第2行目でのエントリーはVPPが+10Vよりも大きく、よって+3V未満でも、+10V未満でもあり得ない。)

t1から始めると、ノードN1での電圧はトランジスタ144を介してコンパレータ148の正の入力に接続されている。N1での電圧は、コンパレータ148の負の端子に電圧基準170から供給された基準電圧172と比較される。基準電圧172とRA乃至RD及びR1乃至R4に対する抵抗値とは、VPPが所定電圧レベル(この例では+10V)を上回る際、コンパレータ148の出力は高となるように選択され、論理信号Gt10vLevがインバータ156及びNANDゲート160を通じてNANDゲート154の入力へ伝播することになる。もしVPPが+10Vを上回れば、コンパレータ152の出力も高となって、NANDゲート154の出力が低に付勢される。VPPに関しての電圧スパイクに起因するコンパレータ148,150,152の出力に現れる遷移信号変化は、ノイズ・フィルタ158によってインバータ162を通じてLevelOK信号115内へ伝播されることが防止される。加えて、抵抗R1乃至R4はこれら抵抗がn-ウェル半導体装置として作製された場合、容量を有するように製作され得る。高抵抗を達成するために必要とされる大きなエリアは高容量となる。装置類の大きな抵抗及び容量の故に、大きなRC定数を備えるフィルタは、VPPでの電圧における遷移ノイズを濾過するような介抱をも為すように作製されている。

N1での状況と同様に、N2での電圧はトランジスタ144を介してコンパレータ150の入力まで通過して、Gt6vLevを作り出す。この例の場合、基準電圧172とRA乃至RD及びR1乃至R4に対する抵抗値とは、VPPが+6Vを上回る際、Gt6vLevが高となるように選択される。もし電圧が+10V未満であれば、Gt10vLevが低となって、NANDゲート160の出力が低に付勢されることなる。この低い値はLeverOK115出力まで伝播してそれが低に付勢されることになる。LevelOK上の低論理レベルは、VPPでの電圧が、メモリ・アレイ12内のセルをプログラムするために直に使用するには低過ぎること、そしてセルに対するプログラミング電圧を生成するために充電ポンプを使用するには高過ぎることを表示している。ISM120は、LevelOK115からのその低論理出力を観測すると、プログラミング動作が進行することを禁止して、VPP故障ビットがステータス・レジスタ内にセットされる。

同様に、N3での電圧はトランジスタ146を介してサンプリング用のコンパレータ152の正の入力まで通過する。上述のノードN1及びN2の場合のように、基準電圧172とRA乃至RD及びR1乃至R4に対する抵抗値とは、VPPが+3Vを上回る際、Gt3vLevが高となるように選択される。Gt3vLevが低である際、VPPでの電圧はプログラミング電圧レベルを提供するか或は充電ポンプにプログラミング電圧レベルを生成させるには低過ぎ、LevelOK115は低に付勢されて、ISM120に対して、プログラミング動作の更なる実行を阻止するような信号で合図する。もし、Gt3vLevが高であるが、Gt6vLevが低であれば、電圧は+3Vを上回るが+6V未満であるので、充電ポンプが動作することを表示し、NANDゲート154の両入力が高となり、それがLevelOK115を高とし、よってISM120に対して、VPPが充電ポンプを動作するには少なくとも充分であることを信号で合図し、ISM120がプログラミング動作を進めることになる。

ノイズ・フィルタ158の一実施例が図6に示されている。NANDゲート154の出力は2つの信号に分割され、その一方がANDゲート504の入力に直に供給され、他方が遅延回路502に入力される。有効電圧状態が存在する際、NANDゲート154の出力は低となって、ANDゲート504の出力も低と為させる。もしVPPにおける遷移状態がNANDゲート154の出力を高にさせれば、遅延回路502の出力が所定遅延時間だけ低を維持し、よってAND504の出力も低に付勢する。もしNANDゲート502の出力が、高信号が遅延回路502の出力へ伝播する前に低値に戻れば、AND504の出力はNANDゲート154からの信号における変化を反映しなくなる。

加えて、先に議論されたように、低抵抗脚をコネクト信号110cによって制御されるトランジスタ134,136,138で高抵抗脚から絶縁させるので、RA、RB、RC、並びに、RDの値は、R1、R2、R3、並びに、R4とは相互に異なるように比例されるように選択可能である。これら2つの脚に対する異なる相対比例を選択することによって、許容可能な初期電圧範囲が許容可能な実行電圧範囲とは異なるように為され得る。言い換えれば、異なる電圧範囲が、高抵抗脚に対してよりも低抵抗脚を通じての初期サンプリングに対してLevelOK115がアクティブとなるように、これらの抵抗が選択され得る。このように、プログラミング電圧はプログラミング動作の始めでより高い要件を被り得て、プログラミング動作が故障することなるような始動から防止するが、プログラミング・パルスが付与される際の電流吸引によるVPPにおいて生ずるような電圧下落をも補償する。実行が開始された後、メモリセルは既に変更されていて、それが首尾良く完了できる場合にはその動作を続行する試みが為されることが望ましい。

ひとたびプログラミング動作がt3で開始されると、動作を中途停止したり、揺動が小さく、それ故にメモリ・アレイ12に対する書込み或は消去動作が失敗することにはならないであろう場合、VPPにおける瞬間的な下落に応じてエラー表示を作り出したりすることは望ましくはない可能性がある。また、プログラミング動作はプログラミング・パルスのより多数をセルに対して単に付与することによって首尾良く完了できる可能性がある。t3後、イネーブル2 11bだけがアクティブであるので、抵抗R1乃至R4の比はアクティブなLevelOK115信号を作り出す電圧の範囲を決定する。それ故に、R1乃至R4は、t3後の期間中の許容可能な電圧の異なる範囲を獲得すべく選択され得て、その間、プログラミング動作は執り行われる。プログラミング動作の始動、例えばこの例の場合のt3での許容可能な電圧の範囲に対してより厳しい制約を負荷することによって、動作実行中、プログラミング動作はプログラミング電圧における束の間の動揺の存在にもかかわらず実行され得る。

ここで利用された用語及び表現は、制限のための用語ではなく、記述のための用語として使用されており、そうした用語及び表現の使用で、図示され説明された特徴或はその部分等の均等物を排除する意図はなく、様々な変更等が本発明の請求の範囲以内で可能であることをご理解して頂きたい。

従来のフラッシュ・メモリ・システムの機能ブロック線図である。 本発明を実施しているフラッシュ・メモリ・システムの機能ブロック線図である。 本発明に係るプログラム電圧制御回路の実施例を図示する機能ブロック線図である。 プログラミング電圧VPPをモニタして、その電圧がメモリ・アレイをプログラムするに充分であるかを表示する信号を作り出す、本発明の実施例に係る電圧検出回路の概略構成図である。 図4に示される電圧検出回路に対する信号入力と、該電圧検出回路からの信号出力の一例を図示するタイミング線図である。 ノイズ・フィルタの実施例を図示する概略構成図である。

符号の説明

12 メモリ・アレイ
120 状態マシン
132,134 イネーブリング・トランジスタ
134,136,138 トランジスタ
148,150,152 コンパレータ
300 電圧検出回路
310 充電ポンプ
RA,RB,RC,RD,R1,R2,R3,R4 電圧分割器

Claims (30)

  1. メモリ・システムであって、
    複数のメモリセルから成るアレイ(12)と、
    プログラミング電圧を受け取るプログラミング電圧ノード(VPP)と、
    前記メモリセルから成るアレイ(12)に対するプログラミング動作を制御する状態マシン(120)と、
    前記状態マシン(120)及び前記プログラミング電圧ノード(VPP)に結合された電圧検出回路(300)であり、前記プログラミング電圧が第1電圧を超えていれば、前記状態マシン(120)をイネーブルに為して、前記プログラミング動作の内の1つを始動させ、もし前記プログラミング電圧が前記第1電圧未満であり且つ少なくとも1つのタイミング信号(110)の状態によって決定される第2電圧を超えていれば、前記プログラミング動作を続行させ、そしてもし前記プログラミング電圧が前記第2電圧を下回って降下すれば、前記プログラミング動作を終了させるように構成された電圧検出回路(300)と、
    を備えることを特徴とするメモリ・システム。
  2. 前記プログラミング電圧ノード(VPP)、前記電圧検出回路(300)、並びに、前記アレイ(12)の間に結合されて、前記プログラミング電圧から押し上げられた電圧を生成する充電ポンプ(310)と、
    前記電圧検出回路(300)が、もし前記プログラミング電圧が第3電圧未満であり且つ第4電圧よりも大きく、前記第3電圧が前記第2電圧未満であれば、前記プログラミング動作の内の1つを実行させるように、そして、前記プログラミング電圧が前記第3電圧及び前記第4電圧の間である際に、前記アレイ(12)に対して前記押し上げられた電圧を提供する前記充電ポンプを結合させるように、前記状態マシン(120)をイネーブルに為す要素又は指示を有することと、
    を更に含むことを特徴とする、請求項1に記載のメモリ・システム。
  3. 前記電圧検出回路(300)が、前記プログラミング電圧が前記第3電圧よりも大きく且つ前記第1電圧未満である際に、前記状態マシン(120)が前記プログラミング動作の内の1つを始動することを防止する要素又は指示を有することを特徴とする、請求項2に記載のメモリ・システム。
  4. 外部のソースから集積回路へ前記プログラミング電圧を受け取らせるべく前記プログラミング電圧ノード(VPP)を形成する金属パッドを含んで、前記集積回路として具現化されていることを特徴とする、請求項1に記載のメモリ・システム。
  5. 前記メモリセルが不揮発性メモリセルであることを特徴とする、請求項1に記載のメモリ・システム。
  6. 複数のメモリセルから成るアレイ(12)を含むメモリ・システムの動作を制御する方法であって、
    プログラミング電圧を受け取り、
    もし前記プログラミング電圧が第1電圧を超えていれば、前記アレイ(12)に対するプログラミング動作を始動し、
    もし前記プログラミング電圧が前記第1電圧未満であり且つ少なくとも1つのタイミング信号(110)の状態によって決定される第2電圧よりも大きく維持されていれば、前記プログラミング動作を継続し、
    もし前記プログラミング電圧が前記第2電圧を下回って降下すれば、前記プログラミング動作を終了することを特徴とする方法。
  7. プログラミング動作を始動する前記段階が、プログラムされるべき前記アレイ(12)内のメモリセルに前記プログラミング電圧を印加することを特徴としている、請求項6に記載の方法。
  8. もし前記プログラミング電圧が、前記2電圧を下回る第3電圧未満であり且つ第4電圧よりも大きければ、前記アレイ(12)に対するプログラミング動作を始動し、
    前記プログラミング電圧から充電ポンプ回路(310)で押し上げられた電圧を生成し、
    プログラムされるべき前記アレイ(12)内のメモリセルに前記押し上げられた電圧を提供することを特徴とする、請求項6に記載の方法。
  9. もし前記プログラミング電圧が前記第1電圧未満であり且つ前記第3電圧よりも大きければ、前記アレイ(12)に対するプログラミング動作の始動を防止することを特徴とする、請求項8に記載の方法。
  10. 基準電圧を生成し、
    前記プログラミング電圧の第1分割部である第1中間電圧を生成し、
    前記第1中間電圧を前記基準電圧と比較して、前記プログラミング電圧が前記第1電圧を超えているかを決定することを特徴とする、請求項6に記載の方法。
  11. 前記プログラミング電圧の第2分割部である第2中間電圧を生成し、
    前記第2中間電圧を前記基準電圧と比較して、前記プログラミング電圧が前記第2電圧を超えているかを決定することを特徴とする、請求項10に記載の方法。
  12. 前記プログラミング電圧の第3分割部である第3中間電圧を生成し、
    前記第3中間電圧を前記基準電圧と比較して、前記プログラミング電圧が前記第3電圧を超えているかを決定し、
    前記プログラミング電圧の第4分割部である第4中間電圧を生成し、
    前記第4中間電圧を前記基準電圧と比較して、前記プログラミング電圧が前記第4電圧を超えているかを決定することを特徴とする、請求項10に記載の方法。
  13. メモリ・システムであって、
    複数のメモリセルから成るアレイ(12)と、
    前記メモリ・システムに対するプログラミング動作を制御する状態マシン(120)と、
    プログラミング電圧を受け取るべく結合されたプログラミング電圧ノード(VPP)と、
    前記プログラミング電圧ノード(VPP)及び前記状態マシン(120)に結合されると共に、セットアップ状態及びプログラミング状態の間を切り替わり可能な電圧分割器(RA,RB,RC,RD,R1,R2,R3,R4)を具備する電圧検出回路(300)であり、前記プログラミング電圧が前記セットアップ状態において第1電圧よりも大きい際、第1ノード(N1)で第1中間電圧を、第2ノード(N2)で第2中間電圧を、そして第3ノード(N3)で第3中間電圧をそれぞれ生成する要素を有し、そしてまた、前記プログラミング電圧が前記プログラミング状態において前記第1電圧未満であり且つ少なくとも1つのタイミング信号(110)の状態によって決定される第2電圧よりも大きい際、前記第1ノード(N1)で前記第1中間電圧を、前記第2ノード(N2)で前記第2中間電圧を、そして前記第3ノード(N3)で前記第3中間電圧をそれぞれ生成する要素を有する前記電圧分割器(RA,RB,RC,RD,R1,R2,R3,R4)を具備することから成る電圧検出回路(300)と、
    を備えることを特徴とするメモリ・システム。
  14. 前記電圧分割器(RA,RB,RC,RD,R1,R2,R3,R4)の前記第1、第2、並びに第3ノード(N1,N2,N3)に結合された制御回路であり、前記プログラミング電圧が前記第1電圧よりも大きい際、前記セットアップ状態において前記状態マシン(120)をイネーブルに為して、プログラミング動作を始動させ、前記プログラミング電圧が前記第2電圧未満である際、前記プログラミング状態において前記状態マシン(120)に前記プログラミング動作を終了させるように構成された制御回路を含むことを特徴とする、請求項13に記載のメモリ・システム。
  15. 前記セットアップ状態において前記プログラミング電圧が第3電圧未満であると共に第4電圧よりも大きい際であり、前記第3電圧が前記第2電圧未満であると共に該第4電圧よりも大きい際、前記電圧分割器(RA,RB,RC,RD,R1,R2,R3,R4)が前記第2ノード(N2)に前記第2中間電圧を生成すると共に、前記第3ノード(N3)に前記第3中間電圧を生成する要素を含み、前記プログラミング電圧が前記第3及び第4電圧の間にある際、前記制御回路が前記状態マシン(120)をイネーブルに為して、プログラミング動作を実行させる要素を含むことを特徴とする、請求項14に記載のメモリ・システム。
  16. 前記制御回路が、前記第1ノード(N1)に結合された第1入力を有する第1コンパレータ(148)と、前記第2ノード(N2)に結合された第1入力を有する第2コンパレータ(150)と、前記第3ノード(N3)に結合された第1入力を有する第3コンパレータ(152)とを含むことを特徴とする、請求項14に記載のメモリ・システム。
  17. 前記制御回路が、前記第1、第2、並びに第3コンパレータ(148,150,152)の出力に結合して、前記状態マシン(120)をイネーブルに為し、プログラミング動作を始動し、終了する論理回路を含むことを特徴とする、請求項16に記載のメモリ・システム。
  18. 前記第1、第2、並びに第3コンパレータ(148,150,152)の各第2入力に結合された基準電圧を生成する電圧基準回路(170)を含むことを特徴とする、請求項17に記載のメモリ・システム。
  19. 前記電圧分割器(RA,RB,RC,RD,R1,R2,R3,R4)が二重抵抗ラダーであり、該二重抵抗ラダーが、
    前記プログラミング電圧ノード(VPP)及び前記第3ノード(N3)の間に結合された第1インピーダンス(RD)と、前記第3ノード(N3)及び前記第2ノード(N2)の間に結合された第2インピーダンス(RC)と、前記第2ノード(N2)及び前記第1ノード(N1)の間に結合された第3インピーダンス(RB)と、前記第1ノード(N1)及びシステム接地の間に結合された第4ピンピーダンス(RA)とを有する低抵抗脚(RA,RB,RC,RD)と、
    前記プログラミング電圧ノード(VPP)及び前記第3ノード(N3)の間に結合された第1インピーダンス(R4)と、前記第3ノード(N3)及び前記第2ノード(N2)の間に結合された第2インピーダンス(R3)と、前記第2ノード(N2)及び前記第1ノード(N1)の間に結合された第3インピーダンス(R2)と、前記第1ノード(N1)及び前記システム接地の間に結合された第4ピンピーダンス(R1)とを有する高抵抗脚(R1,R2,R3,R4)と、
    を含むことを特徴とする、請求項13に記載のメモリ・システム。
  20. 前記電圧分割器(RA,RB,RC,RD,R1,R2,R3,R4)が、
    前記高抵抗脚及び前記低抵抗脚の前記第4インピーダンス(RA,R1)間の前記第1ノード(N1)に接続された第1トランジスタ(134)と、
    前記高抵抗脚及び前記低抵抗脚の前記第3インピーダンス(RB,R2)間の前記第2ノード(N2)に接続された第2トランジスタ(136)と、
    前記高抵抗脚及び前記低抵抗脚の前記第1及び第2インピーダンス(RC,RD,R3,R4)間の前記第3ノード(N3)に接続された第3トランジスタ(138)と、
    前記セットアップ状態において、前記低抵抗脚(RA,RB,RC,RD)を前記高抵抗脚(R1,R2,R3,R4)に結合すべく前記第1、第2、並びに第3トランジスタ(134,136,138)をスイッチ・オンし、前記プログラミング状態において、前記低抵抗脚(RA,RB,RC,RD)を前記高抵抗脚(R1,R2,R3,R4)から結合解除すべく前記第1、第2、並びに第3トランジスタ(134,136,138)をスイッチ・オフするスイッチング回路と、
    前記第4インピーダンス(RA,R1)及び前記システム接地の間にそれぞれ接続された第1及び第2のイネーブリング・トランジスタ(132,140)と、
    を含むことを特徴とする、請求項19に記載のメモリ・システム。
  21. 前記アレイ(12)、前記プログラミング電圧ノード(VPP)、並びに、前記電圧検出回路(300)の間に結合された充電ポンプ回路(310)であり、前記プログラミング電圧が第3電圧未満であり且つ第4電圧より大きい際に前記プログラミング電圧から押し上げられた電圧を生成して、その押し上げられた電圧を前記プログラミング動作中に前記アレイへ提供する充電ポンプ回路(310)を含むことを特徴とする、請求項15に記載のメモリ・システム。
  22. メモリ・システムであって、
    複数のメモリセルから成るアレイ(12)と、
    前記メモリ・システムの動作を制御する状態マシン(120)と、
    プログラミング電圧を受け取るプログラミング電圧ノード(VPP)と、
    電圧検出回路(300)であり、
    各々が前記プログラミング電圧ノード(VPP)及びシステム接地の間に直列結合された4つのインピーダンス(RA,RB,RC,RD),(R1,R2,R3,R4)を有する第1及び第2の電圧分割器であり、これら第1及び第2電圧分割器の各々が、前記4つのインピーダンスの間にそれぞれ接続された第1、第2、並びに第3のノード(N1,N2,N3)を有し、前記プログラミング電圧が当該第1及び第2電圧分割器によって分割されて、前記第1、第2、並びに第3ノード(N1,N2,N3)に前記プログラミング電圧の分割部をそれぞれ生成することから成る第1及び第2電圧分割器と、
    前記第1及び第2電圧分割器の間に接続されると共に、前記状態マシン(120)から制御信号(110)を受信すべく結合されたスイッチング回路(132,134,136,138)であり、前記制御信号(110)が当該スイッチング回路(132,134,136,138)に指図して、前記第1及び第2電圧分割器各々の前記第1、第2、並びに第3ノード(N1,N2,N3)を相互に結合させるかそれらの結合を解除させることから成るスイッチング回路(132,134,136,138)と、
    前記第2電圧分割器の前記第1、第2、並びに第3ノード(N1,N2,N3)に接続されると共に前記状態マシン(120)に接続された制御回路であり、前記状態マシン(120)をイネーブルに為して、もし前記プログラミング電圧が第1電圧を超えればプログラミング動作を始動させ、もし前記プログラミング電圧が前記第1電圧未満であり且つ少なくとも1つのタイミング信号(110)の状態によって決定される第2電圧を超えれば前記プログラミング動作を続行させ、そして、もしプログラミング電圧が前記第2電圧を下回って降下すれば前記プログラミング動作を終了させるように構成された制御回路と、
    を含む電圧検出回路(300)と、
    を備えることを特徴とするメモリ・システム。
  23. 前記制御回路が、前記プログラミング電圧を決定すべく3つのコンパレータ(148,150,152)を有し、各コンパレータが、前記第1、第2,並びに第3ノード(N1,N2,N3)に接続された第1入力と、基準電圧を伴う基準電圧回路に結合された第2入力とを有し、これらコンパレータ(148,150,152)が前記第1、第2、並びに第3ノード(N1,N2,N3)での前記電圧を前記基準電圧と比較することと、
    前記制御回路が、前記プログラミング電圧に基づき信号を前記状態マシン(120)に提供すべく、前記コンパレータ(148,150,152)の出力と前記状態マシン(120)との間に接続された論理回路を具備することを特徴とする、請求項22に記載のメモリ・システム。
  24. 前記プログラミング電圧ノード(VPP)、前記電圧検出回路(300)、並びに、前記アレイ(12)の間に結合された充電ポンプ回路(310)であり、前記電圧検出回路(300)が、前記プログラミング電圧が第3電圧未満であり且つ第4電圧よりも大きいことを検出する際であり、前記第3電圧が前記第2電圧未満である際に該電圧検出回路(300)が当該充電ポンプ回路(310)に、プログラミングのために前記アレイ(12)に対して提供されるべき押し上げられた電圧を生成させる回路を有することから成る充電ポンプ回路(310)を含むことを特徴とする、請求項22に記載のメモリ・システム。
  25. 前記第1電圧分割器(RA,RB,RC,RD)が、前記第2電圧分割器(R1,R2,R3,R4)の直列インピーダンスの少なくとも半分である直列インピーダンスを有することを特徴とする、請求項22に記載のメモリ・システム。
  26. 前記スイッチング回路が、前記第1及び第2電圧分割器の前記第1、第2、並びに第3ノード(N1,N2,N3)各々間にそれぞれ接続された3つの結合トランジスタ(134,136,139)と、前記第1及び第2電圧分割器の一方と前記システム接地との間にそれぞれ接続された2つのイネーブルリング・トランジスタ(132,140)と、を含み、前記結合トランジスタ(134,136,138)及び前記イネーブリング・トランジスタ(132,140)の各々が、前記状態マシンからの制御信号を受信すべく結合された制御端子を有して、前記第1及び第2電圧分割器をイネーブルに為して、それらを一体的に結合することを特徴とする、請求項22に記載のメモリ・システム。
  27. メモリ・システムを制御する方法であって、
    プログラミング電圧ノード(VPP)でプログラミング電圧を受け取り、
    前記プログラミング電圧ノード(VPP)及びシステム接地の間に結合された電圧分割器(RA,RB,RC,RD,R1,R2,R3,R4)に前記プログラミング電圧を印加し、
    前記プログラミング電圧から、前記電圧分割器(RA,RB,RC,RD,R1,R2,R3,R4)内の第1、第2、並びに第3ノード(N1,N2,N3)にそれぞれ第1、第2、並びに第3中間電圧を生成し、
    前記第1、第2、並びに第3中間電圧の各々を基準電圧と比較して、前記プログラミング電圧を評価し、
    もし前記プログラミング電圧が第1電圧によって規定された下限を有する第1電圧範囲内に入れば、前記メモリ・システムにおける複数のメモリセルから成るアレイ(12)内のプログラムされべきセルに対するプログラミング動作を始動し、
    もし前記プログラミング電圧が前記第1電圧未満であり且つ少なくとも1つのタイミング信号(110)の状態によって決定される第2電圧を下回って降下すれば、前記プログラミング動作を終了させることを特徴とする方法。
  28. もし前記プログラミング電圧が第3電圧で規定された上限と第4電圧で規定された下限とを有する第2電圧範囲内に入れば、プログラミング動作を始動し、
    前記プログラミング電圧が前記第2電圧範囲内である際、充電ポンプ回路(310)内で押し上げられた電圧を生成し、
    前記押し上げられた電圧をプログラムされるべき前記セルに印加し、
    もし前記プログラミング電圧が前記第1電圧範囲及び前記第2電圧範囲の両範囲外に入れば、プログラミング動作が生ずることを防止することを特徴とする、請求項27に記載の方法。
  29. 前記プログラミング電圧を電圧分割器に印加することが、一体的に結合されると共に、前記プログラミング電圧ノード(VPP)及び前記システム接地の間に並列に結合された第1電圧分割器(RA,RB,RC,RD)及び第2電圧分割器(R1,R2,R3,R4)に前記プログラミング電圧を印加することを含み、
    第1、第2、並びに第3中間電圧を生成することが、前記プログラミング電圧から、前記第1電圧分割器(RA,RB,RC,RD)及び前記第2電圧分割器(R1,R2,R3,R4)における相互に一体的に結合された第1、第2、並びに第3ノード(N1,N2,N3)にそれぞれ第1、第2、並びに第3中間電圧を生成することを含み、
    前記第1、第2、並びに第3中間電圧の各々を基準電圧を比較して、前記プログラミング電圧を評価し、
    前記第2電圧分割器(R1,R2,R3,R4)を前記第1電圧分割器(RA,RB,RC,RD)から結合解除して、プログラムされるべき前記セルがプログラムされている際、前記第1、第2、並びに第3中間電圧をそれぞれ前記第2電圧分割器(R1,R2,R3,R4)における前記第1、第2、並びに第3ノード(N1,N2,N3)に生成することを特徴とする、請求項27に記載の方法。
  30. プログラムされるべき前記セルがプログラムされている際、前記第1、第2、並びに第3ノード(N1,N2,N3)で前記第1、第2、並びに第3中間電圧を変更することを特徴とする、請求項29に記載の方法。
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