JP3933467B2 - 電圧検出回路制御装置、同装置を有するメモリー制御装置及び同装置を有するメモリーカード - Google Patents

電圧検出回路制御装置、同装置を有するメモリー制御装置及び同装置を有するメモリーカード Download PDF

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    • G11C5/143Detection of memory cassette insertion/removal; Continuity checks of supply and ground lines ; Detection of supply variations/interruptions/levels ; Switching between alternative supplies

Description

【0001】
【発明の属する技術分野】
この発明は電圧検出回路の停止および復帰の制御に関するものである。
【0002】
【従来の技術】
近年、小型で携帯性に優れ、情報のセキュリティーの面でも優れている外部記憶装置としてSDカード(Secure Disk)カードが普及しつつある。このSDカードの物理仕様書によれば、動作電源が2つの段階で定義されており、その動作補償のために2種類の電源検出回路を搭載する必要がある。通常、2つの電圧検出回路は常に動作しているため、動作に伴う電力が常に2つの回路で消費されることになる。
【0003】
すなわち、従来のSDカード等のメモリーカードには、2種類の電圧検出回路のうちどちらか一方、或いは両方を停止させる制御回路が存在しなかった。そのため、メモリーカードが動作していない待機状態の時にもこれらの回路で電力が消費し、効率の面で無駄が生じるという問題があった。
【0004】
これらメモリーカードの低消費電力化という観点で、メモリーカードにおける電池の寿命を長くする技術が特開平5−74136号に提案されている。
【0005】
特開平5−74136号のよれば、メモリーカードにおける電池電圧検出を、メモリーカード外部から電源が加えられている間の短い一定期間のみおこなうようにしている。具体的には、電池をスイッチ動作する素子に接続し、その出力を電池電圧を検出する素子に入力し、電池電圧を検出する素子の出力を、ラッチ回路に接続し、ラッチ回路の出力をメモリーカードのコネクタに接続することでこれを実現している。
【0006】
しかし、上述の先行技術では、検出後、ラッチによって値を保持する方法を取っており、一方の電圧検出回路を停止させる等のフレキシブルな電源制御管理をすることはできず、依然として電力の消費効率をあげることは難しい状況であった。
【0007】
【発明が解決しようとする課題】
上述したように、先行技術では、メモリーカードの電圧検出回路を停止させる制御回路が存在していなかったため、メモリーカードが動作していない待機状態であっても、常に電力を消費しつづけるという問題が残っている。
【0008】
そこで本発明の目的は、上記問題を解決するためになされたものであり、メモリーカードにおいて、電源投入後、当該メモリーカードが動作電圧に安定した時、片側(低い電圧を検出する回路)の電圧検出回路を停止させ、電力の消費を抑えた電圧検出回路制御装置及、同装置を有するメモリー制御装置及び同装置を有するメモリーカードを提供することにある。
【0009】
【課題を解決するための手段】
上記目的を達成するため、本発明にかかる電圧検出回路制御装置は、ホストインターフェース回路と、第1の電圧を検出する第1の電圧検出回路と、前記第1の電圧よりも高い第2の電圧を検出する第2の電圧検出回路と、前記第1、第2の電圧検出回路、および前記ホストインターフェース回路に接続され、前記第2の電圧検出回路からの電圧検出信号に基づき前記第1の電圧検出回路の動作を制御するための信号を生成し、前記第1の電圧検出回路が停止している間、前記第2の電圧検出回路からの電圧検出信号に基づき前記ホストインターフェース回路を駆動する動作信号生成回路とを具備したことを特徴とするものである。
【0010】
即ち、2種類の電圧を検出する必要がある装置、例えばメモリーカード等において、動作時に、低い電圧を検出する側の検出回路(第1の検出回路)のイネーブル信号を高い電圧を検出する回路(第2の検出回路)の検出結果出力信号(これがリセット出力信号に相当する)で生成して、低電圧側の検出回路をディセーブルにする機能を持つことを特徴とするものである。
【0011】
上記のように構成によれば、メモリーカード等、2種類以上の電圧を検出する必要のある装置において、電源投入後、当該メモリーカードが動作電圧に安定した時、片側(低い電圧を検出する回路)の電圧検出回路を停止させ、電力の消費を抑えた電源検出制御回路の提供が可能となる。
【0012】
また、本発明に係るメモリー制御装置は、ホストインターフェース回路と、バックエンド回路とを具備したメモリー制御装置において、第1の電圧を検出して前記ホストインターフェースの駆動信号を生成する第1の電圧検出回路と、前記第1の電圧よりも高い第2の電圧を検出して前記バックエンド回路の駆動信号を生成する第2の電圧検出回路と、前記第1、第2の電圧検出回路に接続され、前記第2の電圧検出回路からのバックエンド回路の駆動信号に基づき前記第1の電圧検出回路の動作を制御するための信号を生成する動作信号生成回路とを具備したことを特徴とするものである。
【0013】
これによっても、メモリーカード等、2種類以上の電圧を検出する必要のある装置において、電源投入後、当該メモリーカードが動作電圧に安定した時、片側(低い電圧を検出する回路)の電圧検出回路を停止させ、電力の消費を抑えた電源検出制御回路の提供が可能となるとともに、パワーダウン機能を無効にすることも可能となる。
【0014】
【発明の実施の形態】
以下、図面を参照しながら、この発明の電圧検出回路制御装置及び同装置を有するメモリー制御装置を不揮発性メモリーカードであるSDカードに適用した実施の形態について詳細に説明する。
【0015】
図1は、SDカードに設けられた不揮発性メモリコントローラの内部に配置されている電圧検出回路周辺の回路構成を示すブロック図である。1は、ホストインタフェース回路であり、接続されるホスト装置との信号のやり取りを司る回路である。
【0016】
2は、SDカード内に設けられた内部動作の制御を司るマイクロコンピュータ(マイコン)がコントロールする幾つかの回路群であり、これらを以降バックエンド回路と称する。3は、イネーブル(res端子)付きの回路で、電源ラインから1.6V電圧の供給の有無を検出するための1.6V電圧検出回路である。4は、これもイネーブル(res端子)付きの回路で、電源ラインから2.7V電圧の供給の有無を検出するための電圧検出回路である。
【0017】
5は、装置電源の投入後、低電圧検出側、即ち1.6V電圧検出回路を後述する本実施例の動作によって自動的にディセーブル(停止)にして低消費電力モードにするという機能を有効にしたり、無効にしたりする選択信号である。
【0018】
6と8は、電源電圧ラインからの電源入力信号線であり、1.6Vから3.6Vの電圧がかかる。7と9は、グランド信号線(GND)である。
【0019】
11は、1.6V電圧検出回路3の動作を停止(ディセーブル)あるいは駆動(イネーブル)するためのディセーブル信号(16)を生成するための回路である1.6V電圧検出回路の動作信号生成回路である。この1.6V電圧検出回路の動作信号生成回路11は、18のホストインタフェース回路1へのリセット信号に1.6V電圧検出回路3の検出信号を出力するか、この1.6V電圧検出回路の動作信号生成回路11のロジック出力を出すかを選択するセレクタを含んでいる。
【0020】
17は、2.7V電圧検出回路4からの信号線であり、バックエンド回路2へのリセット信号線(−BE_RES)である。
【0021】
次に、図2を用いて1.6V電圧検出回路の動作信号生成回路11の他の回路との接続関係、即ち接続信号線と内部回路構造について詳細に説明する。
【0022】
図2は1.6V電圧検出回路の動作信号生成回路11の回路ブロック図である。
【0023】
図2において、13は、2.7V電圧検出回路4の出力信号(リセット信号)が接続されていて、14は、1.6V電圧検出回路3の出力信号が接続されている。
【0024】
18は、本実施形態の動作モードが有効になったときホストインタフェース回路1をリセットするためのリセット信号線(-HIM_RES)、16は、1.6V電圧検出回路3の動作を停止(ディセーブル)あるいは駆動(イネーブル)制御するための信号線である。
【0025】
19は、2.7V電圧検出回路4の出力信号(リセット信号)13を遅延(ディレイ)させるための遅延素子であり、20は、OR回路、21は、AND回路である。
【0026】
また、22は、2.7V電圧検出回路4の出力信号(リセット信号)13を遅延素子19で遅延(ディレイ)させた遅延信号線である。
【0027】
次に図3の制御シーケンス図と図4のフローチャートを用いて、図1、図2にて説明した本実施形態に係る1.6V電圧検出回路3の制御シーケンスを説明する。
【0028】
図3の[従来1.6V電圧検出回路出力]に示すように、従来は、電源が立ちあがるとき、まず電源ラインからの電圧が1.6Vに達した時点で、1.6V電圧検出回路3が1.6V電圧を検知し、1.6V電圧検出回路出力信号線14に出力を"H"(リセット解除)にする。これによりホストインタフェース回路1に接続される-HIM_RES信号線18が接続されている回路部分が動作を開始する。
【0029】
更に、電圧が上がり、2.7Vに達すると、2.7V電圧検出回路4が2.7V電圧を検出し、2.7V電圧検出回路出力信号線17の出力を、"L"から"H"(リセット解除)に切換える。この時点でバックエンド回路2に接続される-BE_RES信号線17が接続されている回路が動作を開始する。
【0030】
通常この両方のリセットが解除された状態が、システムとして動作している状態となる。また、電源が切れるときは、上記説明と逆のシーケンスとなり、供給電圧が3.6Vから下がって2.7Vに達したときに、バックエンド回路2に接続される-BE_RES信号線17が"H"から"L"に変化し、2.7V電圧検出回路4が動作して、バックエンド回路2に接続される回路がリセット状態となり、更に、供給電圧が下がり1.6Vに達したところで、ホストインタフェース回路1に接続される-HIM_RES信号線18が"L"から"H"にに変化して1.6V電圧検出回路3が動作して、ホストインタフェース回路1に接続される回路がリセット状態となる。
【0031】
次に、本実施形態における1.6V電圧検出回路の制御の動作を説明する。
【0032】
DV_CTL信号線5は、チップ外部で、"H"に固定されている。
【0033】
電源が投入され、電源ラインからの供給電圧が1.6Vに達した時点で、3の1.6電圧検出回路の出力信号14は、"L"から"H"と変化する。更に、電源ラインからの供給電圧が上がり、2.7Vに達した時点で、4の2.7V電圧検出回路の出力信号13と17が"L"から"H"に変化する。
【0034】
そして、図2に示すAND回路21は、2.7V電圧検出回路4の出力信号である13を16へスルーし、1.6V電圧検出回路3のリセット入力(res入力)を"H"とする。これによて1.6V電圧検出回路3をパワーダウンが行われ、今までここで消費されていた電力を削減することができる。
【0035】
このとき、ホストインタフェース回路1に接続される-HIM_RES信号18は、1.6V電圧検出回路3がパワーダウンするまでは、1.6V電圧検出回路の動作信号生成回路11内のOR回路20により1.6V電圧検出回路3からの検出信号14である1.6out信号が効いていて、1.6V電圧検出回路3がパワーダウンしている間は、2.7V電圧検出回路4からの検出信号13である2.7out信号が効いている。この2.7V電圧検出回路4からの検出信号13である2.7outが"H"になってから、1.6V電圧検出回路3がパワーダウンするので、2.7outと1.6outのORでヒゲはでない。
【0036】
次に、動作状態から電源オフに移行する場合の説明をする。
【0037】
電源ラインからの電圧が下がり、2.7Vに達したとき、4の2.7V電圧検出回路4により、検出信号13である2.7V電圧検出回路4の出力信号13が"H"から"L"に変化する。すると、1.6V電圧検出回路3は、復帰動作に入る。ただし、復帰するまでに遅延が生じるため、2.7V電圧検出回路4からの出力信号13である2.7out信号を遅延回路(ディレイ回路)19で遅らせた信号22をOR回路20でORさせることにより、ヒゲが発生せず、ホストインタフェース回路1への-HIM_RES信号(リセット信号)18を作ることが可能となる。
【0038】
ホストインタフェース回路1への−HIM_RES信号18は、2.7out + 1.6out + DLY_2.7で作ることができる(ここで、+は、論理計算式のORを示すものである)。
【0039】
次に、上述の動作を図4、図5に示すフローチャートを用いて順に説明する。
【0040】
図4は1.6V電圧検出回路3のパワーダウン動作を説明するフローチャートであり、電源オンとともに電源ラインから供給される電圧が上昇する(ステップS1)。1.6V電圧検出回路3により、電源ラインからの供給電圧が1.6Vに達したかどうかを検出する(ステップS2)。この動作は供給電圧が1.6Vに達するまで繰り返される(ステップS2のNO)。ここで、供給電圧が1.6Vに達したことが検出された場合(ステップS4のYES)、1.6V側であるホストインタフェース回路1のリセットを解除する(ステップS3)。
【0041】
継続して供給電圧を監視し、2.7V電圧検出回路4により、電源ラインからの供給電圧が2.7Vに達したかどうかを検出する(ステップS4)。この動作は供給電圧が2.7Vに達するまで繰り返される(ステップS4のNO)。ここで、供給電圧が2.7Vに達したことが検出された場合(ステップS4のYES)、2.7V側であるバックエンド回路2のリセットを解除する(ステップS5)。
【0042】
これと同時に2.7V電圧検出回路4の出力信号13を1.6V電圧検出回路の動作信号生成回路11が受け取り、1.6V電圧検出回路3をリセット信号16によりリセットし、1.6V電圧検出回路3のパワーダウンを実行する(ステップS6)。この状態においてシステムとして動作状態(ステップS7)にあり、1.6V電圧検出回路3で消費する電力を抑えることができている。
【0043】
次に、図5のフローチャートを用いて、1.6V電圧検出回路3のパワー復帰動作について説明する。まず、電源オフとともに電源ラインから供給される電圧が下降する(ステップS8)。2.7V電圧検出回路4により、電源ラインからの供給電圧が2.7Vに達したかどうかを検出する(ステップS9)。この動作は供給電圧が2.7Vに達するまで繰り返される(ステップS9のNO)。ここで、供給電圧が2.7Vに達したことが検出された場合(ステップS9のYES)、2.7V側であるバックエンド回路2のリセットを実行する(ステップS10)。これと同時に2.7V電圧検出回路4の出力信号13を1.6V電圧検出回路の動作信号生成回路11が受け取り、1.6V電圧検出回路3を復帰信号16によりリセット状態を解除して復帰状態とする。即ち、1.6V電圧検出回路3へのパワーダウン解除を実行する(ステップS11)。
【0044】
更に継続して供給電圧を監視し、1.6V電圧検出回路3により、電源ラインからの供給電圧が1.6Vに達したかどうかを検出する(ステップS12)。この動作は供給電圧が1.6Vに達するまで繰り返される(ステップS12のNO)。ここで、供給電圧が1.6Vに達したことが検出された場合(ステップS12のYES)、1.6V側であるホストインタフェース回路1のリセットを実行する(ステップS13)。この状態においてシステムとして動作が終了した状態である電源オフが完了する(ステップS14)。
【0045】
次に図6を用いて本実施形態に係る変形例を説明する。
【0046】
図6は図2を簡略化し、複数の電圧検出回路および複数の電圧検出回路の動作信号生成回路を持った例である。
【0047】
動作は、上述の実施形態とまったく同様で、本変形例は、3つの電圧を検出するものである。更に4つ以上の電圧検出回路を接続してもまったく同様に動作する。
【0048】
電源投入時は、電源ラインからの供給電圧が0Vから3.6Vまでの上昇していく間に、電圧検出回路A(LOW_V:低電圧検出用)35→電圧検出回路B(MID_V:中電圧検出用)45→電圧検出回路C(HIGH_V:高電圧検出用)55と検出をはじめ、リセット信号は順次、信号線34→信号線44→信号線54と解除されていく。
【0049】
電源オフ時は、電圧検出回路C(HIGH_V:高電圧検出用)55→電圧検出回路B(MID_V:中電圧検出用)45→電圧検出回路A(LOW_V:低電圧検出用)35の順番に検出し、信号線54→信号線44→信号線34の順に、リセット信号をLow(リセット状態)にしていく。このとき1ランク下の電圧検出回路を停止(イネーブル)にするタイミングは、上述の実施形態の図3に示すタイミングとまったく同様である。すなわち、電圧検出回路C(HIGH_V:高電圧検出用)55の検出電圧に達した場合は、電圧検出回路Bの動作信号生成回路42の出力信号43により電圧検出回路B(MID_V:中電圧検出用)45をイネーブル(パワーダウン/復帰)にし、更に、電圧検出回路B(MID_V:中電圧検出用)45の検出電圧に達した場合、電圧検出回路Aの動作信号生成回路32の出力信号32により電圧検出信号A(LOW_V:低電圧検出用)35をイネーブルにする。
【0050】
以上のような本願実施形態により、定常動作時、即ち、電圧検出回路C(HIGH_V:高電圧検出用)55の検出電圧より高い電圧の状態に、電圧検出回路C(HIGH_V:高電圧検出用)55以外の電圧検出回路、即ち、本変形例では、電圧検出回路B(MID_V:中電圧検出用)45と、電圧検出信号A(LOW_V:低電圧検出用)35をパワーダウンしておくことが可能である。
【0051】
なお、本実施例においてSDメモリーカードを例に構造、動作を説明したが、これに限るものではない。複数の電圧検出回路を持つ装置であれば、上記同様の作用効果を得ることができることは言うまでもない。
【0052】
【発明の効果】
以上詳述したように、本発明によれば、メモリーカードのような複数の電圧検出回路を持つ装置において、電源投入後、当該メモリーカードが動作電圧に安定した時、片側(低い電圧を検出する回路)の電圧検出回路を停止させ、電力の消費を抑えた電圧検出回路制御装置及、同装置を有するメモリー制御装置及び同装置を有するメモリーカードを提供することが可能となる。
【図面の簡単な説明】
【図1】 本発明の実施形態に係る電圧検出回路周辺の回路構成を示すブロック図。
【図2】 本発明の実施形態に係る電圧検出回路の動作信号生成回路の回路構成を示すブロック図。
【図3】 本発明の実施形態に係る電圧検出回路のパワーダウン/復帰シーケンスを説明する図。
【図4】 本発明の実施形態に係る電圧検出回路のパワーダウン処理を説明するフローチャート。
【図5】 本発明の実施形態に係る電圧検出回路のパワー復帰処理を説明するフローチャート。
【図6】 本発明の実施形態に係る変形例の電圧検出回路周辺の回路構成を示すブロック図。
【符号の説明】
1,30,40…ホストインタフェース回路
2,50…バックエンド回路
3,35,45…ホスト側電圧検出回路
4、55…バックエンド側電圧検出回路
11,32,42…電圧検出回路の動作信号生成回路
13,17,51,54…電圧検出出力信号線
14,34,44…電圧検出出力信号線
16,33,43…電圧検出回路制御信号線
19…遅延回路(ディレイ回路)
20…OR回路
21…AND回路
22…電圧検出回路出力信号の遅延信号

Claims (9)

  1. ホストインターフェース回路と、
    第1の電圧を検出する第1の電圧検出回路と、
    前記第1の電圧よりも高い第2の電圧を検出する第2の電圧検出回路と、
    前記第1、第2の電圧検出回路、および前記ホストインターフェース回路に接続され、前記第2の電圧検出回路からの電圧検出信号に基づき前記第1の電圧検出回路の動作を制御するための信号を生成し、前記第1の電圧検出回路が停止している間、前記第2の電圧検出回路からの電圧検出信号に基づき前記ホストインターフェース回路を駆動する動作信号生成回路と
    を具備したことを特徴とする電圧検出回路制御装置。
  2. 前記動作信号生成回路は前記第1の電圧検出回路に動作制御信号を送信するとともに、前記動作制御信号は、前記第1の電圧検出回路の動作
    を停止するための信号である
    ことを特徴とする請求項1記載の電圧検出回路制御装置。
  3. 前記動作信号生成回路は前記第1の電圧検出回路に動作制御信号を送信するとともに、前記動作制御信号は、前記第1の電圧検出回路の動作を復帰するための信号である
    ことを特徴とする請求項1記載の電圧検出回路制御装置。
  4. 前記動作信号生成回路は、前記第2の電圧検出回路からの検出信号遅延させる遅延回路と、
    前記遅延回路の出力信号と前記第2の電圧検出回路からの検出信号とから、前記第1の電圧検出回路の検出信号に相当する信号を生成するOR回路と
    を具備することを特徴とする請求項1記載の電圧検出回路制御装置。
  5. ホストインターフェース回路と、バックエンド回路とを具備
    したメモリー制御装置において、
    第1の電圧を検出して前記ホストインターフェースの駆動信号を生成する第1の電圧検出回路と、
    前記第1の電圧よりも高い第2の電圧を検出して前記バックエンド回路の駆動信号を生成する第2の電圧検出回路と、
    前記第1、第2の電圧検出回路に接続され、前記第2の電圧検出回路からのバックエンド回路の駆動信号に基づき前記第1の電圧検出回路の動作を制御するための信号を生成する動作信号生成回路と
    を具備したことを特徴とするメモリー制御装置。
  6. 前記動作信号生成回路は前記第1の電圧検出回路に動作制御信号を送信するとともに、前記動作制御信号は、前記第1の電圧検出回路の動作を停止するための信号である
    ことを特徴とする請求項5記載のメモリー制御装置。
  7. 前記動作信号生成回路は前記第1の電圧検出回路に動作制御信号を送信するとともに、前記動作制御信号は、前記第1の電圧検出回路の動作を復帰するための信号である
    ことを特徴とする請求項5記載のメモリー制御装置。
  8. 前記動作信号生成回路は、前記第2の電圧検出回路からのバックエンド回路の動作信号を遅延させる遅延回路と、
    前記遅延回路の出力信号と前記第2の電圧検出回路からのバックエンド回路の動作信号とから、前記ホストインターフェース回路の動作信号を生成するOR回路と
    を具備することを特徴とする請求項5記載のメモリー制御装置。
  9. 不揮発性記憶素子と、
    ホストインターフェース回路と、
    バックエンド回路と、
    第1の電圧を検出して前記ホストインターフェースの駆動信号を生成する第1の電圧検出回路と、
    前記第1の電圧よりも高い第2の電圧を検出して前記バックエンド回路の駆動信号を生成する第2の電圧検出回路と、
    前記第1、第2の電圧検出回路に接続され、前記第2の電圧検出回路からのバックエンド回路の駆動信号に基づき前記第1の電圧検出回路の動作を制御するための信号を生成する動作信号生成回路と
    を具備したことを特徴とするメモリーカード。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7212067B2 (en) * 2003-08-01 2007-05-01 Sandisk Corporation Voltage regulator with bypass for multi-voltage storage system
US7164561B2 (en) * 2004-02-13 2007-01-16 Sandisk Corporation Voltage regulator using protected low voltage devices
US7391193B2 (en) * 2005-01-25 2008-06-24 Sandisk Corporation Voltage regulator with bypass mode
JP2012234591A (ja) * 2011-04-28 2012-11-29 Toshiba Corp 不揮発性半導体記憶装置
KR20130093352A (ko) * 2012-02-14 2013-08-22 삼성전자주식회사 전원 공급 회로 및 전원 공급 방법
US9747958B2 (en) * 2015-10-30 2017-08-29 Sandisk Technologies Llc Device soft-start management for enumeration problems with USB hosts

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2842588B2 (ja) * 1987-01-26 1999-01-06 日本電気株式会社 電圧検出回路
US5051995A (en) * 1988-03-14 1991-09-24 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having a test mode setting circuit
JPH04157372A (en) 1990-10-19 1992-05-29 Nec Corp Window type voltage comparator circuit
JPH0574136A (ja) 1991-09-12 1993-03-26 Seiko Epson Corp メモリーカード
JPH05137253A (ja) 1991-11-11 1993-06-01 Mitsubishi Electric Corp 異常電圧検出制御装置
JPH05143802A (ja) * 1991-11-15 1993-06-11 Seiko Epson Corp メモリーカード
JPH10512081A (ja) * 1994-10-19 1998-11-17 インテル・コーポレーション フラッシュ・メモリ用電圧源
JP4299883B2 (ja) 1995-11-13 2009-07-22 レクサー・メディア・インコーポレーテッド 複数電圧印加における自動電圧検出
US5822246A (en) * 1996-09-30 1998-10-13 Intel Corporation Method and apparatus for detecting the voltage on the VCC pin
US5943263A (en) * 1997-01-08 1999-08-24 Micron Technology, Inc. Apparatus and method for programming voltage protection in a non-volatile memory system
JP3230502B2 (ja) 1998-11-20 2001-11-19 日本電気株式会社 電圧検出回路
JP2004297028A (ja) * 2003-02-04 2004-10-21 Sharp Corp 半導体記憶装置

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