JP3230502B2 - 電圧検出回路 - Google Patents
電圧検出回路Info
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- JP3230502B2 JP3230502B2 JP33179298A JP33179298A JP3230502B2 JP 3230502 B2 JP3230502 B2 JP 3230502B2 JP 33179298 A JP33179298 A JP 33179298A JP 33179298 A JP33179298 A JP 33179298A JP 3230502 B2 JP3230502 B2 JP 3230502B2
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- G—PHYSICS
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Description
【０００１】
【発明の属する技術分野】この発明は、電圧検出回路に
関し、特に、シングルチップのマイクロコンピュータ、
ＲＯＭやＲＡＭ等の半導体メモリ、あるいはデジタル・
シグナル・プロセッサ（ＤＳＰ）等の各種電子回路に内
蔵して好適な電圧検出回路に関する。
関し、特に、シングルチップのマイクロコンピュータ、
ＲＯＭやＲＡＭ等の半導体メモリ、あるいはデジタル・
シグナル・プロセッサ（ＤＳＰ）等の各種電子回路に内
蔵して好適な電圧検出回路に関する。
【０００２】
【従来の技術】シングルチップのマイクロコンピュータ
に内蔵された低電圧検出回路は、従来より、マイクロコ
ンピュータに印加されている電源電圧が基準電圧より低
い電圧に低下したことを検出していた。このため、ほと
んどの回路構成を共通にして電源電圧のみを異ならせた
マイクロコンピュータを設計し、例えば、基準電圧を４
Ｖに設定した場合、上記低電圧検出回路は、電源電圧が
５Ｖに設定されたマイクロコンピュータでは、電源電圧
が４Ｖより低下した時にだけそのことを検出するが、電
源電圧が３Ｖに設定されたマイクロコンピュータでは、
マイクロコンピュータ内部の他の回路が正常に動作して
いる場合であっても、常時低電圧であることを検出する
ので、ＣＰＵ（中央処理装置）コアが電源電圧が低下し
たことを認識して、リセット処理等の誤動作防止のため
の処置を施してしまい、マイクロコンピュータ内部の他
の回路の動作も不能になってしまう。
に内蔵された低電圧検出回路は、従来より、マイクロコ
ンピュータに印加されている電源電圧が基準電圧より低
い電圧に低下したことを検出していた。このため、ほと
んどの回路構成を共通にして電源電圧のみを異ならせた
マイクロコンピュータを設計し、例えば、基準電圧を４
Ｖに設定した場合、上記低電圧検出回路は、電源電圧が
５Ｖに設定されたマイクロコンピュータでは、電源電圧
が４Ｖより低下した時にだけそのことを検出するが、電
源電圧が３Ｖに設定されたマイクロコンピュータでは、
マイクロコンピュータ内部の他の回路が正常に動作して
いる場合であっても、常時低電圧であることを検出する
ので、ＣＰＵ（中央処理装置）コアが電源電圧が低下し
たことを認識して、リセット処理等の誤動作防止のため
の処置を施してしまい、マイクロコンピュータ内部の他
の回路の動作も不能になってしまう。
【０００３】そこで、このような不都合を回避するため
に、以下に示す２つの手法が考えられる。 （１） マイクロコンピュータの電源電圧に応じて、低
電圧検出回路を動作可能状態に設定するか、常時動作停
止状態に設定するかをマスクオプションとし、製造の際
にいずれかを選択する。上記の例では、電源電圧が５Ｖ
に設定されたマイクロコンピュータの製造時には、マス
クオプションとして低電圧検出回路を動作可能状態に設
定し、電源電圧が３Ｖに設定されたマイクロコンピュー
タの製造時には、マスクオプションとして低電圧検出回
路を常時動作停止状態に設定する。 （２） 低電圧検出回路の初期状態を常時動作停止状態
に設定してマイクロコンピュータを製造し、マイクロコ
ンピュータを使用する際に、その電源電圧に応じて、Ｃ
ＰＵコアからの命令により低電圧検出回路の動作を許可
したり、不許可のままにする。上記の例では、低電圧検
出回路は、電源電圧が５Ｖに設定されたマイクロコンピ
ュータの使用時には、ＣＰＵコアからの命令により動作
が許可され、動作可能状態となり、電源電圧が３Ｖに設
定されたマイクロコンピュータの使用時には、ＣＰＵコ
アからの命令により動作が許可されないので、常時動作
停止状態のままとなる。
に、以下に示す２つの手法が考えられる。 （１） マイクロコンピュータの電源電圧に応じて、低
電圧検出回路を動作可能状態に設定するか、常時動作停
止状態に設定するかをマスクオプションとし、製造の際
にいずれかを選択する。上記の例では、電源電圧が５Ｖ
に設定されたマイクロコンピュータの製造時には、マス
クオプションとして低電圧検出回路を動作可能状態に設
定し、電源電圧が３Ｖに設定されたマイクロコンピュー
タの製造時には、マスクオプションとして低電圧検出回
路を常時動作停止状態に設定する。 （２） 低電圧検出回路の初期状態を常時動作停止状態
に設定してマイクロコンピュータを製造し、マイクロコ
ンピュータを使用する際に、その電源電圧に応じて、Ｃ
ＰＵコアからの命令により低電圧検出回路の動作を許可
したり、不許可のままにする。上記の例では、低電圧検
出回路は、電源電圧が５Ｖに設定されたマイクロコンピ
ュータの使用時には、ＣＰＵコアからの命令により動作
が許可され、動作可能状態となり、電源電圧が３Ｖに設
定されたマイクロコンピュータの使用時には、ＣＰＵコ
アからの命令により動作が許可されないので、常時動作
停止状態のままとなる。
【０００４】
【発明が解決しようとする課題】ところで、上記した従
来の（１）の手法は、プログラム等がマスクＲＯＭの形
で書き込まれるマスクＲＯＭタイプのマイクロコンピュ
ータなど、マスクオプションの指定が可能なマイクロコ
ンピュータの場合には、有効に使用できるが、汎用性が
高く、プログラム等は個々のユーザが使用時にＥＰＲＯ
Ｍに書き込むＥＰＲＯＭタイプのマイクロコンピュータ
など、マスクオプションの指定が不可能なマイクロコン
ピュータの場合には、有効に使用できないという欠点が
あった。一方、上記した従来の（２）の手法は、マイク
ロコンピュータの電源電圧に応じて、ＣＰＵコアの命令
により低電圧検出回路の動作許可／不許可がなされるの
で、電源電圧に応じてプログラムを変更しなければなら
ず、プログラムの共通化ができないという欠点があっ
た。
来の（１）の手法は、プログラム等がマスクＲＯＭの形
で書き込まれるマスクＲＯＭタイプのマイクロコンピュ
ータなど、マスクオプションの指定が可能なマイクロコ
ンピュータの場合には、有効に使用できるが、汎用性が
高く、プログラム等は個々のユーザが使用時にＥＰＲＯ
Ｍに書き込むＥＰＲＯＭタイプのマイクロコンピュータ
など、マスクオプションの指定が不可能なマイクロコン
ピュータの場合には、有効に使用できないという欠点が
あった。一方、上記した従来の（２）の手法は、マイク
ロコンピュータの電源電圧に応じて、ＣＰＵコアの命令
により低電圧検出回路の動作許可／不許可がなされるの
で、電源電圧に応じてプログラムを変更しなければなら
ず、プログラムの共通化ができないという欠点があっ
た。
【０００５】この発明は、上述の事情に鑑みてなされた
もので、マイクロコンピュータ等の本体の製造後であっ
ても、設定される電源電圧に応じて、低電圧検出回路の
動作状態を制御することができ、プログラムの共通化を
図ることができる電圧検出回路を提供することを目的と
している。
もので、マイクロコンピュータ等の本体の製造後であっ
ても、設定される電源電圧に応じて、低電圧検出回路の
動作状態を制御することができ、プログラムの共通化を
図ることができる電圧検出回路を提供することを目的と
している。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明に係る電圧検出回路は、電源電
圧が予め設定された第１の基準低電圧以下になったこと
を検出して、第１の低電圧検出信号を出力する第１の低
電圧検出回路と、上記電源電圧が予め設定された、上記
第１の基準低電圧より低い少なくとも１個の第２の基準
低電圧以下になったことを検出して、少なくとも１個の
第２の低電圧検出信号を出力する少なくとも１個の第２
の低電圧検出回路と、上記電源電圧が予め設定された、
上記第１の基準低電圧より高い少なくとも１個の基準高
電圧以上になったことを検出して、少なくとも１個の高
電圧検出信号を出力する少なくとも１個の高電圧検出回
路と、上記少なくとも１個の高電圧検出信号に基づい
て、上記第１の低電圧検出回路及び上記少なくとも１個
の第２の低電圧検出回路をそれぞれ、動作可能状態及び
動作停止状態又は動作停止状態及び動作可能状態に設定
する動作状態設定手段とを備えてなることを特徴として
いる。
に、請求項１記載の発明に係る電圧検出回路は、電源電
圧が予め設定された第１の基準低電圧以下になったこと
を検出して、第１の低電圧検出信号を出力する第１の低
電圧検出回路と、上記電源電圧が予め設定された、上記
第１の基準低電圧より低い少なくとも１個の第２の基準
低電圧以下になったことを検出して、少なくとも１個の
第２の低電圧検出信号を出力する少なくとも１個の第２
の低電圧検出回路と、上記電源電圧が予め設定された、
上記第１の基準低電圧より高い少なくとも１個の基準高
電圧以上になったことを検出して、少なくとも１個の高
電圧検出信号を出力する少なくとも１個の高電圧検出回
路と、上記少なくとも１個の高電圧検出信号に基づい
て、上記第１の低電圧検出回路及び上記少なくとも１個
の第２の低電圧検出回路をそれぞれ、動作可能状態及び
動作停止状態又は動作停止状態及び動作可能状態に設定
する動作状態設定手段とを備えてなることを特徴として
いる。
【０００７】請求項２記載の発明に係る電圧検出回路
は、電源電圧が予め設定された第１の基準低電圧以下に
なったことを検出して、第１の低電圧検出信号を出力す
る第１の低電圧検出回路と、上記電源電圧が予め設定さ
れた、上記第１の基準低電圧より低い第２の基準低電圧
以下になったことを検出して、第２の低電圧検出信号を
出力する第２の低電圧検出回路と、上記電源電圧が予め
設定された、上記第１の基準低電圧より高い基準高電圧
以上になったことを検出して、高電圧検出信号を出力す
る高電圧検出回路と、上記高電圧検出信号に基づいて、
上記第１及び第２の低電圧検出回路をそれぞれ、動作可
能状態及び動作停止状態又は動作停止状態及び動作可能
状態に設定する動作状態設定手段とを備えてなることを
特徴としている。
は、電源電圧が予め設定された第１の基準低電圧以下に
なったことを検出して、第１の低電圧検出信号を出力す
る第１の低電圧検出回路と、上記電源電圧が予め設定さ
れた、上記第１の基準低電圧より低い第２の基準低電圧
以下になったことを検出して、第２の低電圧検出信号を
出力する第２の低電圧検出回路と、上記電源電圧が予め
設定された、上記第１の基準低電圧より高い基準高電圧
以上になったことを検出して、高電圧検出信号を出力す
る高電圧検出回路と、上記高電圧検出信号に基づいて、
上記第１及び第２の低電圧検出回路をそれぞれ、動作可
能状態及び動作停止状態又は動作停止状態及び動作可能
状態に設定する動作状態設定手段とを備えてなることを
特徴としている。
【０００８】請求項３記載の発明は、請求項１又は２記
載の電圧検出回路に係り、上記第１の低電圧検出信号又
は上記少なくとも１個の第２の低電圧検出信号に基づい
て、リセット処理を促すためのリセット信号を生成する
リセット信号生成回路を備えてなることを特徴としてい
る。
載の電圧検出回路に係り、上記第１の低電圧検出信号又
は上記少なくとも１個の第２の低電圧検出信号に基づい
て、リセット処理を促すためのリセット信号を生成する
リセット信号生成回路を備えてなることを特徴としてい
る。
【０００９】請求項４記載の発明は、請求項１又は２記
載の電圧検出回路に係り、上記第１の低電圧検出信号又
は上記少なくとも１個の第２の低電圧検出信号に基づい
て、割込処理を促すための割込要求信号を生成する割込
要求信号生成回路を備えてなることを特徴としている。
載の電圧検出回路に係り、上記第１の低電圧検出信号又
は上記少なくとも１個の第２の低電圧検出信号に基づい
て、割込処理を促すための割込要求信号を生成する割込
要求信号生成回路を備えてなることを特徴としている。
【００１０】請求項５記載の発明は、請求項１又は２記
載の電圧検出回路に係り、上記第１の低電圧検出信号又
は上記少なくとも１個の第２の低電圧検出信号に基づい
てセットされる、命令により読み取り可能なフラグを備
えてなることを特徴としている。
載の電圧検出回路に係り、上記第１の低電圧検出信号又
は上記少なくとも１個の第２の低電圧検出信号に基づい
てセットされる、命令により読み取り可能なフラグを備
えてなることを特徴としている。
【００１１】請求項６記載の発明は、請求項１又は２記
載の電圧検出回路に係り、上記第１の低電圧検出信号又
は上記少なくとも１個の第２の低電圧検出信号に基づい
て、リセット処理を促すためのリセット信号を生成する
リセット信号生成回路と、上記第１の低電圧検出信号又
は上記少なくとも１個の第２の低電圧検出信号に基づい
てセットされる、命令により読み取り可能なフラグとを
備え、上記リセット信号生成回路又は上記フラグのいず
れか一方の使用が命令により選択可能に構成されている
ことを特徴としている。
載の電圧検出回路に係り、上記第１の低電圧検出信号又
は上記少なくとも１個の第２の低電圧検出信号に基づい
て、リセット処理を促すためのリセット信号を生成する
リセット信号生成回路と、上記第１の低電圧検出信号又
は上記少なくとも１個の第２の低電圧検出信号に基づい
てセットされる、命令により読み取り可能なフラグとを
備え、上記リセット信号生成回路又は上記フラグのいず
れか一方の使用が命令により選択可能に構成されている
ことを特徴としている。
【００１２】請求項７記載の発明は、請求項１又は２記
載の電圧検出回路に係り、上記第１の低電圧検出信号又
は上記少なくとも１個の第２の低電圧検出信号に基づい
て、割込処理を促すための割込要求信号を生成する割込
要求信号生成回路と、上記第１の低電圧検出信号又は上
記少なくとも１個の第２の低電圧検出信号に基づいてセ
ットされる、命令により読み取り可能なフラグとを備
え、上記割込要求信号生成回路又は上記フラグのいずれ
か一方の使用が命令により選択可能に構成されているこ
とを特徴としている。
載の電圧検出回路に係り、上記第１の低電圧検出信号又
は上記少なくとも１個の第２の低電圧検出信号に基づい
て、割込処理を促すための割込要求信号を生成する割込
要求信号生成回路と、上記第１の低電圧検出信号又は上
記少なくとも１個の第２の低電圧検出信号に基づいてセ
ットされる、命令により読み取り可能なフラグとを備
え、上記割込要求信号生成回路又は上記フラグのいずれ
か一方の使用が命令により選択可能に構成されているこ
とを特徴としている。
【００１３】請求項８記載の発明は、請求項１乃至７の
いずれか１に記載の電圧検出回路に係り、マイクロコン
ピュータ、半導体メモリや電子回路に内蔵されているこ
とを特徴としている。
いずれか１に記載の電圧検出回路に係り、マイクロコン
ピュータ、半導体メモリや電子回路に内蔵されているこ
とを特徴としている。
【００１４】
【００１５】
【作用】この発明の構成によれば、本体の製造後であっ
ても、設定される電源電圧に応じて、第１の低電圧検出
回路及び少なくとも１個の第２の低電圧検出回路の動作
状態を制御することができ、プログラムの共通化を図る
ことができる。
ても、設定される電源電圧に応じて、第１の低電圧検出
回路及び少なくとも１個の第２の低電圧検出回路の動作
状態を制御することができ、プログラムの共通化を図る
ことができる。
【００１６】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、参考例及び実
施例を用いて具体的に行う。 Ａ．参考例 まず、参考例について説明する。図１は、この発明の参
考例である電圧検出回路の電気的構成を示す回路図であ
る。この例の電圧検出回路は、シングルチップのマイク
ロコンピュータに内蔵されており、低電圧検出回路１
と、高電圧検出回路２と、ラッチ３と、レジスタ４と、
ゲート５と、アンドゲート６と、フラグ７と、内部デー
タバス８とから概略構成されている。
の実施の形態について説明する。説明は、参考例及び実
施例を用いて具体的に行う。 Ａ．参考例 まず、参考例について説明する。図１は、この発明の参
考例である電圧検出回路の電気的構成を示す回路図であ
る。この例の電圧検出回路は、シングルチップのマイク
ロコンピュータに内蔵されており、低電圧検出回路１
と、高電圧検出回路２と、ラッチ３と、レジスタ４と、
ゲート５と、アンドゲート６と、フラグ７と、内部デー
タバス８とから概略構成されている。
【００１７】低電圧検出回路１は、一端に電源電圧ＶＤ
Ｄが印加され、他端が接地され、電源電圧ＶＤＤが予め
設定された第１の基準電圧ＶＲＥＦ１以下になったこと
を検出して、"Ｈ"レベルの検出信号ＳＤ１を出力する。
高電圧検出回路２は、一端に電源電圧ＶＤＤが印加さ
れ、他端が接地され、電源電圧ＶＤＤが予め設定され
た、第１の基準電圧ＶＲＥＦ１より高い第２の基準電圧
ＶＲＥＦ２以上になったことを検出して、"Ｈ"レベルの
検出信号ＳＤ２を出力する。
Ｄが印加され、他端が接地され、電源電圧ＶＤＤが予め
設定された第１の基準電圧ＶＲＥＦ１以下になったこと
を検出して、"Ｈ"レベルの検出信号ＳＤ１を出力する。
高電圧検出回路２は、一端に電源電圧ＶＤＤが印加さ
れ、他端が接地され、電源電圧ＶＤＤが予め設定され
た、第１の基準電圧ＶＲＥＦ１より高い第２の基準電圧
ＶＲＥＦ２以上になったことを検出して、"Ｈ"レベルの
検出信号ＳＤ２を出力する。
【００１８】ラッチ３は、検出信号ＳＤ２を一時保持し
てデータＤＴ２として低電圧検出回路１に供給するが、
検出信号ＳＤ２が一旦"Ｈ"レベルになると、それを保持
し続ける。低電圧検出回路１は、データＤＴ２が"Ｈ"レ
ベルの場合には動作可能状態に設定され、データＤＴ２
が"Ｌ"レベルの場合には動作停止状態に設定される。レ
ジスタ４は、入力端が内部データバス８に接続され、内
部データバス８を介して供給された図示せぬＣＰＵコア
からの命令により、その内容が"Ｈ"レベル又は"Ｌ"レベ
ルのいずれか一方に設定される。
てデータＤＴ２として低電圧検出回路１に供給するが、
検出信号ＳＤ２が一旦"Ｈ"レベルになると、それを保持
し続ける。低電圧検出回路１は、データＤＴ２が"Ｈ"レ
ベルの場合には動作可能状態に設定され、データＤＴ２
が"Ｌ"レベルの場合には動作停止状態に設定される。レ
ジスタ４は、入力端が内部データバス８に接続され、内
部データバス８を介して供給された図示せぬＣＰＵコア
からの命令により、その内容が"Ｈ"レベル又は"Ｌ"レベ
ルのいずれか一方に設定される。
【００１９】ゲート５は、第１の入力端に検出信号ＳＤ
１が入力され、第２の入力端にレジスタ４の出力信号が
反転入力され、検出信号ＳＤ１とレジスタ４の出力信号
の反転信号との論理積をとって、その結果が"Ｈ"レベル
の場合にフラグ７を"Ｈ"レベルにセットする。アンドゲ
ート６は、第１の入力端に検出信号ＳＤ１が入力され、
第２の入力端にレジスタ４の出力信号が入力され、検出
信号ＳＤ１とレジスタ４の出力信号との論理積をとっ
て、その結果を内部リセット信号ＳＲとして出力する。
１が入力され、第２の入力端にレジスタ４の出力信号が
反転入力され、検出信号ＳＤ１とレジスタ４の出力信号
の反転信号との論理積をとって、その結果が"Ｈ"レベル
の場合にフラグ７を"Ｈ"レベルにセットする。アンドゲ
ート６は、第１の入力端に検出信号ＳＤ１が入力され、
第２の入力端にレジスタ４の出力信号が入力され、検出
信号ＳＤ１とレジスタ４の出力信号との論理積をとっ
て、その結果を内部リセット信号ＳＲとして出力する。
【００２０】フラグ７は、例えば、セット・リセット型
のフリップフロップ等からなり、ゲート５の"Ｈ"レベル
の出力信号によって"Ｈ"レベルにセットされ、内部デー
タバス８を介して供給される図示せぬＣＰＵコアからの
命令によって"Ｌ"レベルにリセットされる。また、フラ
グ７の内容は、内部データバス８を介して供給される図
示せぬＣＰＵコアからの命令により読み出すことができ
る。
のフリップフロップ等からなり、ゲート５の"Ｈ"レベル
の出力信号によって"Ｈ"レベルにセットされ、内部デー
タバス８を介して供給される図示せぬＣＰＵコアからの
命令によって"Ｌ"レベルにリセットされる。また、フラ
グ７の内容は、内部データバス８を介して供給される図
示せぬＣＰＵコアからの命令により読み出すことができ
る。
【００２１】次に、上記構成の電圧検出回路の動作につ
いて説明する。以下の説明では、動作モードを、初期の
電源電圧ＶＤＤＢが第２の基準電圧ＶＲＥＦ２以上に設
定される第１のモードと、初期の電源電圧ＶＤＤＢが第
２の基準電圧ＶＲＥＦ２以下に設定される第２のモード
とに分けて説明する。
いて説明する。以下の説明では、動作モードを、初期の
電源電圧ＶＤＤＢが第２の基準電圧ＶＲＥＦ２以上に設
定される第１のモードと、初期の電源電圧ＶＤＤＢが第
２の基準電圧ＶＲＥＦ２以下に設定される第２のモード
とに分けて説明する。
【００２２】（ａ）第１のモード 第１の初期状態 まず、初期状態として、ラッチ３のデータＤＴ２が"Ｌ"
レベルに設定されていて低電圧検出回路１は動作停止状
態であり、また、内部データバス８を介して供給された
図示せぬＣＰＵコアからの命令により、フラグ７が"Ｌ"
レベルにリセットされていると共に、レジスタ４の内容
が"Ｌ"レベルに設定されている場合について、説明す
る。まず、初期の電源電圧ＶＤＤＢが第２の基準電圧Ｖ
ＲＥＦ２以上に設定されると、高電圧検出回路２がその
ことを検出して"Ｈ"レベルの検出信号ＳＤ２を出力する
ので、ラッチ３は、"Ｈ"レベルの検出信号ＳＤ２を一時
保持して"Ｈ"レベルのデータＤＴ２として低電圧検出回
路１に供給する。これにより、低電圧検出回路１は、動
作可能状態に設定される。
レベルに設定されていて低電圧検出回路１は動作停止状
態であり、また、内部データバス８を介して供給された
図示せぬＣＰＵコアからの命令により、フラグ７が"Ｌ"
レベルにリセットされていると共に、レジスタ４の内容
が"Ｌ"レベルに設定されている場合について、説明す
る。まず、初期の電源電圧ＶＤＤＢが第２の基準電圧Ｖ
ＲＥＦ２以上に設定されると、高電圧検出回路２がその
ことを検出して"Ｈ"レベルの検出信号ＳＤ２を出力する
ので、ラッチ３は、"Ｈ"レベルの検出信号ＳＤ２を一時
保持して"Ｈ"レベルのデータＤＴ２として低電圧検出回
路１に供給する。これにより、低電圧検出回路１は、動
作可能状態に設定される。
【００２３】次に、電源電圧ＶＤＤが初期の電源電圧Ｖ
ＤＤＢより下降し、第２の基準電圧ＶＲＥＦ２以下にな
ると、高電圧検出回路２がそのことを検出して"Ｌ"レベ
ルの検出信号ＳＤ２を出力するが、ラッチ３は、検出信
号ＳＤ２が一旦"Ｈ"レベルになっているので、それを保
持し続けて、"Ｈ"レベルのデータＤＴ２を低電圧検出回
路１に供給し続ける。さらに、電源電圧ＶＤＤが下降
し、第１の基準電圧ＶＲＥＦ１以下になると、低電圧検
出回路１がそのことを検出して"Ｈ"レベルの検出信号Ｓ
Ｄ１を出力するので、"Ｈ"レベルの検出信号ＳＤ１がゲ
ート５を通過し、フラグ７が"Ｈ"レベルにセットされ
る。したがって、図示せぬＣＰＵコアは、内部データバ
ス８を介して命令によりフラグ７の内容を読み出し、電
源電圧ＶＤＤの低下を認識することができる。これによ
り、図示せぬＣＰＵコアは、リセット処理等の誤動作を
防止するための処置を施すことができる。なお、初期状
態として、レジスタ４の内容が"Ｌ"レベルに設定されて
いるので、"Ｈ"レベルの検出信号ＳＤ１はアンドゲート
６を通過せず、内部リセット信号ＳＲは"Ｌ"レベルのま
まである。
ＤＤＢより下降し、第２の基準電圧ＶＲＥＦ２以下にな
ると、高電圧検出回路２がそのことを検出して"Ｌ"レベ
ルの検出信号ＳＤ２を出力するが、ラッチ３は、検出信
号ＳＤ２が一旦"Ｈ"レベルになっているので、それを保
持し続けて、"Ｈ"レベルのデータＤＴ２を低電圧検出回
路１に供給し続ける。さらに、電源電圧ＶＤＤが下降
し、第１の基準電圧ＶＲＥＦ１以下になると、低電圧検
出回路１がそのことを検出して"Ｈ"レベルの検出信号Ｓ
Ｄ１を出力するので、"Ｈ"レベルの検出信号ＳＤ１がゲ
ート５を通過し、フラグ７が"Ｈ"レベルにセットされ
る。したがって、図示せぬＣＰＵコアは、内部データバ
ス８を介して命令によりフラグ７の内容を読み出し、電
源電圧ＶＤＤの低下を認識することができる。これによ
り、図示せぬＣＰＵコアは、リセット処理等の誤動作を
防止するための処置を施すことができる。なお、初期状
態として、レジスタ４の内容が"Ｌ"レベルに設定されて
いるので、"Ｈ"レベルの検出信号ＳＤ１はアンドゲート
６を通過せず、内部リセット信号ＳＲは"Ｌ"レベルのま
まである。
【００２４】第２の初期状態 次に、初期状態として、ラッチ３のデータＤＴ２が"Ｌ"
レベルに設定されていて低電圧検出回路１は動作停止状
態であり、また、内部データバス８を介して供給された
図示せぬＣＰＵコアからの命令により、フラグ７が"Ｌ"
レベルにリセットされていると共に、レジスタ４の内容
が"Ｈ"レベルに設定されている場合について、説明す
る。なお、初期の電源電圧ＶＤＤＢが設定されてから電
源電圧ＶＤＤが第２の基準電圧ＶＲＥＦ２以下になる場
合の動作については、上記した第１の初期状態の場合
と略同様であるので、その説明を省略する。
レベルに設定されていて低電圧検出回路１は動作停止状
態であり、また、内部データバス８を介して供給された
図示せぬＣＰＵコアからの命令により、フラグ７が"Ｌ"
レベルにリセットされていると共に、レジスタ４の内容
が"Ｈ"レベルに設定されている場合について、説明す
る。なお、初期の電源電圧ＶＤＤＢが設定されてから電
源電圧ＶＤＤが第２の基準電圧ＶＲＥＦ２以下になる場
合の動作については、上記した第１の初期状態の場合
と略同様であるので、その説明を省略する。
【００２５】そして、電源電圧ＶＤＤがさらに下降し、
第１の基準電圧ＶＲＥＦ１以下になると、低電圧検出回
路１がそのことを検出して"Ｈ"レベルの検出信号ＳＤ１
を出力するので、"Ｈ"レベルの検出信号ＳＤ１がアンド
ゲート６を通過し、"Ｈ"レベルの内部リセット信号ＳＲ
として出力される。したがって、図示せぬＣＰＵコアや
マイクロコンピュータ内部の他の回路は、"Ｈ"レベルの
内部リセット信号ＳＲに基づいて、電源電圧ＶＤＤの低
下を認識することができ、リセット処理等の誤動作を防
止するための処置を施すことができる。なお、初期状態
として、レジスタ４の内容が"Ｈ"レベルに設定されてい
るので、"Ｈ"レベルの検出信号ＳＤ１はゲート５を通過
せず、フラグ７は"Ｌ"レベルにリセットされたままであ
る。
第１の基準電圧ＶＲＥＦ１以下になると、低電圧検出回
路１がそのことを検出して"Ｈ"レベルの検出信号ＳＤ１
を出力するので、"Ｈ"レベルの検出信号ＳＤ１がアンド
ゲート６を通過し、"Ｈ"レベルの内部リセット信号ＳＲ
として出力される。したがって、図示せぬＣＰＵコアや
マイクロコンピュータ内部の他の回路は、"Ｈ"レベルの
内部リセット信号ＳＲに基づいて、電源電圧ＶＤＤの低
下を認識することができ、リセット処理等の誤動作を防
止するための処置を施すことができる。なお、初期状態
として、レジスタ４の内容が"Ｈ"レベルに設定されてい
るので、"Ｈ"レベルの検出信号ＳＤ１はゲート５を通過
せず、フラグ７は"Ｌ"レベルにリセットされたままであ
る。
【００２６】（ｂ）第２のモード 初期状態として、ラッチ３のデータＤＴ２が"Ｌ"レベル
に設定されていて低電圧検出回路１は動作停止状態であ
り、また、内部データバス８を介して供給された図示せ
ぬＣＰＵコアからの命令により、フラグ７が"Ｌ"レベル
にリセットされているものとする。まず、初期の電源電
圧ＶＤＤＢが第２の基準電圧ＶＲＥＦ２以下に設定され
ると、高電圧検出回路２がそのことを検出して常時"Ｌ"
レベルの検出信号ＳＤ２を出力するので、ラッチ３は、
初期状態のまま"Ｌ"レベルのデータＤＴ２を低電圧検出
回路１に供給し続ける。これにより、低電圧検出回路１
は、動作停止状態に設定されたままである。
に設定されていて低電圧検出回路１は動作停止状態であ
り、また、内部データバス８を介して供給された図示せ
ぬＣＰＵコアからの命令により、フラグ７が"Ｌ"レベル
にリセットされているものとする。まず、初期の電源電
圧ＶＤＤＢが第２の基準電圧ＶＲＥＦ２以下に設定され
ると、高電圧検出回路２がそのことを検出して常時"Ｌ"
レベルの検出信号ＳＤ２を出力するので、ラッチ３は、
初期状態のまま"Ｌ"レベルのデータＤＴ２を低電圧検出
回路１に供給し続ける。これにより、低電圧検出回路１
は、動作停止状態に設定されたままである。
【００２７】このような状態において、電源電圧ＶＤＤ
が下降し、第１の基準電圧ＶＲＥＦ１以下になっても、
低電圧検出回路１は、動作停止状態に設定されたままで
あるので、電源電圧ＶＤＤが第１の基準電圧ＶＲＥＦ１
以下になったことを検出しない。したがって、レジスタ
４にどのような内容が設定されているかに関わらず、フ
ラグ７は"Ｌ"レベルにリセットされたままであり、内部
リセット信号ＳＲは"Ｌ"レベルのままであるので、図示
せぬＣＰＵコアは、ハードウェア的にもソフトウェア的
にも電源電圧ＶＤＤの低下を認識することはなく、マイ
クロコンピュータ内部の他の回路も、電源電圧ＶＤＤの
低下を認識することはなく、リセット処理等の処置を施
すことはない。これにより、マイクロコンピュータ内部
の他の回路は正常に動作し続ける。
が下降し、第１の基準電圧ＶＲＥＦ１以下になっても、
低電圧検出回路１は、動作停止状態に設定されたままで
あるので、電源電圧ＶＤＤが第１の基準電圧ＶＲＥＦ１
以下になったことを検出しない。したがって、レジスタ
４にどのような内容が設定されているかに関わらず、フ
ラグ７は"Ｌ"レベルにリセットされたままであり、内部
リセット信号ＳＲは"Ｌ"レベルのままであるので、図示
せぬＣＰＵコアは、ハードウェア的にもソフトウェア的
にも電源電圧ＶＤＤの低下を認識することはなく、マイ
クロコンピュータ内部の他の回路も、電源電圧ＶＤＤの
低下を認識することはなく、リセット処理等の処置を施
すことはない。これにより、マイクロコンピュータ内部
の他の回路は正常に動作し続ける。
【００２８】このように、この例の構成によれば、初期
の電源電圧ＶＤＤＢを第２の基準電圧ＶＲＥＦ２以上又
は以下に設定することにより、低電圧検出回路１を動作
可能状態又は動作停止状態に設定することができる。こ
のため、マイクロコンピュータを製造した後であっても
低電圧検出回路１を動作可能状態又は動作停止状態に設
定することができるので、マスクＲＯＭタイプのマイク
ロコンピュータなど、マスクオプションの指定が可能な
マイクロコンピュータの場合だけでなく、ＥＰＲＯＭタ
イプのマイクロコンピュータなど、マスクオプションの
指定が不可能なマイクロコンピュータの場合であって
も、この回路を有効に使用できる。また、この例の構成
によれば、低電圧検出回路１の動作可能状態又は動作停
止状態の設定にプログラムが関与しないため、電源電圧
が異なるマイクロコンピュータにおいて、プログラムの
共通化を図ることができる。
の電源電圧ＶＤＤＢを第２の基準電圧ＶＲＥＦ２以上又
は以下に設定することにより、低電圧検出回路１を動作
可能状態又は動作停止状態に設定することができる。こ
のため、マイクロコンピュータを製造した後であっても
低電圧検出回路１を動作可能状態又は動作停止状態に設
定することができるので、マスクＲＯＭタイプのマイク
ロコンピュータなど、マスクオプションの指定が可能な
マイクロコンピュータの場合だけでなく、ＥＰＲＯＭタ
イプのマイクロコンピュータなど、マスクオプションの
指定が不可能なマイクロコンピュータの場合であって
も、この回路を有効に使用できる。また、この例の構成
によれば、低電圧検出回路１の動作可能状態又は動作停
止状態の設定にプログラムが関与しないため、電源電圧
が異なるマイクロコンピュータにおいて、プログラムの
共通化を図ることができる。
【００２９】Ｂ．実施例 次に、一実施例について説明する。図２は、この発明の
一実施例である電圧検出回路の電気的構成を示す回路図
である。この例の電圧検出回路は、シングルチップのマ
イクロコンピュータに内蔵されており、低電圧検出回路
１１及び１２と、高電圧検出回路１３と、ラッチ１４
と、セレクタ１５と、レジスタ１６と、ゲート１７と、
アンドゲート１８と、フラグ１９と、内部データバス２
０とから概略構成されている。
一実施例である電圧検出回路の電気的構成を示す回路図
である。この例の電圧検出回路は、シングルチップのマ
イクロコンピュータに内蔵されており、低電圧検出回路
１１及び１２と、高電圧検出回路１３と、ラッチ１４
と、セレクタ１５と、レジスタ１６と、ゲート１７と、
アンドゲート１８と、フラグ１９と、内部データバス２
０とから概略構成されている。
【００３０】低電圧検出回路１１は、一端に電源電圧Ｖ
ＤＤが印加され、他端が接地され、電源電圧ＶＤＤが予
め設定された第１の基準電圧ＶＲＥＦ１以下になったこ
とを検出して、"Ｈ"レベルの検出信号ＳＤ１を出力す
る。低電圧検出回路１２は、一端に電源電圧ＶＤＤが印
加され、他端が接地され、電源電圧ＶＤＤが予め設定さ
れた、第１の基準電圧ＶＲＥＦ１より低い第２の基準電
圧ＶＲＥＦ２以下になったことを検出して、"Ｈ"レベル
の検出信号ＳＤ２を出力する。高電圧検出回路１３は、
一端に電源電圧ＶＤＤが印加され、他端が接地され、電
源電圧ＶＤＤが予め設定された、第１の基準電圧ＶＲＥ
Ｆ２より高い第３の基準電圧ＶＲＥＦ３以上になったこ
とを検出して、"Ｈ"レベルの検出信号ＳＤ３を出力す
る。
ＤＤが印加され、他端が接地され、電源電圧ＶＤＤが予
め設定された第１の基準電圧ＶＲＥＦ１以下になったこ
とを検出して、"Ｈ"レベルの検出信号ＳＤ１を出力す
る。低電圧検出回路１２は、一端に電源電圧ＶＤＤが印
加され、他端が接地され、電源電圧ＶＤＤが予め設定さ
れた、第１の基準電圧ＶＲＥＦ１より低い第２の基準電
圧ＶＲＥＦ２以下になったことを検出して、"Ｈ"レベル
の検出信号ＳＤ２を出力する。高電圧検出回路１３は、
一端に電源電圧ＶＤＤが印加され、他端が接地され、電
源電圧ＶＤＤが予め設定された、第１の基準電圧ＶＲＥ
Ｆ２より高い第３の基準電圧ＶＲＥＦ３以上になったこ
とを検出して、"Ｈ"レベルの検出信号ＳＤ３を出力す
る。
【００３１】ラッチ１４は、検出信号ＳＤ３を一時保持
してデータＤＴ３として低電圧検出回路１１及び１２並
びにセレクタ１５に供給するが、検出信号ＳＤ３が一
旦"Ｈ"レベルになると、それを保持し続ける。低電圧検
出回路１１は、データＤＴ３が"Ｈ"レベルの場合には動
作可能状態に設定され、データＤＴ３が"Ｌ"レベルの場
合には動作停止状態に設定される。一方、低電圧検出回
路１２は、データＤＴ３が反転入力されるため、データ
ＤＴ３が"Ｈ"レベルの場合には動作停止状態に設定さ
れ、データＤＴ３が"Ｌ"レベルの場合には動作可能状態
に設定される。セレクタ１５は、第１の入力端に検出信
号ＳＤ１が入力され、第２の入力端に検出信号ＳＤ２が
入力され、制御端に供給されたデータＤＴ３が"Ｈ"レベ
ルの場合に検出信号ＳＤ１を選択して出力し、データＤ
Ｔ３が"Ｌ"レベルの場合に検出信号ＳＤ２を選択して出
力する。
してデータＤＴ３として低電圧検出回路１１及び１２並
びにセレクタ１５に供給するが、検出信号ＳＤ３が一
旦"Ｈ"レベルになると、それを保持し続ける。低電圧検
出回路１１は、データＤＴ３が"Ｈ"レベルの場合には動
作可能状態に設定され、データＤＴ３が"Ｌ"レベルの場
合には動作停止状態に設定される。一方、低電圧検出回
路１２は、データＤＴ３が反転入力されるため、データ
ＤＴ３が"Ｈ"レベルの場合には動作停止状態に設定さ
れ、データＤＴ３が"Ｌ"レベルの場合には動作可能状態
に設定される。セレクタ１５は、第１の入力端に検出信
号ＳＤ１が入力され、第２の入力端に検出信号ＳＤ２が
入力され、制御端に供給されたデータＤＴ３が"Ｈ"レベ
ルの場合に検出信号ＳＤ１を選択して出力し、データＤ
Ｔ３が"Ｌ"レベルの場合に検出信号ＳＤ２を選択して出
力する。
【００３２】レジスタ１６は、入力端が内部データバス
２０に接続され、内部データバス２０を介して供給され
た図示せぬＣＰＵコアからの命令により、その内容が"
Ｈ"レベル又は"Ｌ"レベルのいずれか一方に設定され
る。ゲート１７は、第１の入力端にセレクタ１５の出力
信号が入力され、第２の入力端にレジスタ１６の出力信
号が反転入力され、セレクタ１５の出力信号とレジスタ
１６の出力信号の反転信号との論理積をとって、その結
果が"Ｈ"レベルの場合にフラグ１９を"Ｈ"レベルにセッ
トする。
２０に接続され、内部データバス２０を介して供給され
た図示せぬＣＰＵコアからの命令により、その内容が"
Ｈ"レベル又は"Ｌ"レベルのいずれか一方に設定され
る。ゲート１７は、第１の入力端にセレクタ１５の出力
信号が入力され、第２の入力端にレジスタ１６の出力信
号が反転入力され、セレクタ１５の出力信号とレジスタ
１６の出力信号の反転信号との論理積をとって、その結
果が"Ｈ"レベルの場合にフラグ１９を"Ｈ"レベルにセッ
トする。
【００３３】アンドゲート１８は、第１の入力端にセレ
クタ１５の出力信号が入力され、第２の入力端にレジス
タ１６の出力信号が入力され、セレクタ１５の出力信号
とレジスタ１６の出力信号との論理積をとって、その結
果を内部リセット信号ＳＲとして出力する。フラグ１９
は、例えば、セット・リセット型のフリップフロップ等
からなり、ゲート１７の"Ｈ"レベルの出力信号によっ
て"Ｈ"レベルにセットされ、内部データバス２０を介し
て供給される図示せぬＣＰＵコアからの命令によって"
Ｌ"レベルにリセットされる。また、フラグ１９の内容
は、内部データバス２０を介して供給される図示せぬＣ
ＰＵコアからの命令により読み出すことができる。
クタ１５の出力信号が入力され、第２の入力端にレジス
タ１６の出力信号が入力され、セレクタ１５の出力信号
とレジスタ１６の出力信号との論理積をとって、その結
果を内部リセット信号ＳＲとして出力する。フラグ１９
は、例えば、セット・リセット型のフリップフロップ等
からなり、ゲート１７の"Ｈ"レベルの出力信号によっ
て"Ｈ"レベルにセットされ、内部データバス２０を介し
て供給される図示せぬＣＰＵコアからの命令によって"
Ｌ"レベルにリセットされる。また、フラグ１９の内容
は、内部データバス２０を介して供給される図示せぬＣ
ＰＵコアからの命令により読み出すことができる。
【００３４】次に、上記構成の電圧検出回路の動作につ
いて説明する。以下の説明では、動作モードを、初期の
電源電圧ＶＤＤＢが第３の基準電圧ＶＲＥＦ３以上に設
定される第１のモードと、初期の電源電圧ＶＤＤＢが第
３の基準電圧ＶＲＥＦ３以下に設定される第２のモード
とに分けて説明する。
いて説明する。以下の説明では、動作モードを、初期の
電源電圧ＶＤＤＢが第３の基準電圧ＶＲＥＦ３以上に設
定される第１のモードと、初期の電源電圧ＶＤＤＢが第
３の基準電圧ＶＲＥＦ３以下に設定される第２のモード
とに分けて説明する。
【００３５】（ａ）第１のモード 第１の初期状態 まず、初期状態として、ラッチ１４のデータＤＴ３が"
Ｌ"レベルに設定されていて低電圧検出回路１１は動作
停止状態である一方、低電圧検出回路１２は動作可能状
態であり、また、内部データバス２０を介して供給され
た図示せぬＣＰＵコアからの命令により、フラグ１９
が"Ｌ"レベルにリセットされていると共に、レジスタ１
６の内容が"Ｌ"レベルに設定されている場合について、
説明する。まず、初期の電源電圧ＶＤＤＢが第３の基準
電圧ＶＲＥＦ３以上に設定されると、高電圧検出回路１
３がそのことを検出して"Ｈ"レベルの検出信号ＳＤ３を
出力するので、ラッチ１４は、"Ｈ"レベルの検出信号Ｓ
Ｄ３を一時保持して"Ｈ"レベルのデータＤＴ３として低
電圧検出回路１１及び１２並びにセレクタ１５に供給す
る。これにより、低電圧検出回路１１は、動作可能状態
に設定される一方、低電圧検出回路１２は、動作停止状
態に設定される。また、セレクタ１５は、"Ｈ"レベルの
データＤＴ３に基づいて、検出信号ＳＤ１を選択して出
力する状態となる。
Ｌ"レベルに設定されていて低電圧検出回路１１は動作
停止状態である一方、低電圧検出回路１２は動作可能状
態であり、また、内部データバス２０を介して供給され
た図示せぬＣＰＵコアからの命令により、フラグ１９
が"Ｌ"レベルにリセットされていると共に、レジスタ１
６の内容が"Ｌ"レベルに設定されている場合について、
説明する。まず、初期の電源電圧ＶＤＤＢが第３の基準
電圧ＶＲＥＦ３以上に設定されると、高電圧検出回路１
３がそのことを検出して"Ｈ"レベルの検出信号ＳＤ３を
出力するので、ラッチ１４は、"Ｈ"レベルの検出信号Ｓ
Ｄ３を一時保持して"Ｈ"レベルのデータＤＴ３として低
電圧検出回路１１及び１２並びにセレクタ１５に供給す
る。これにより、低電圧検出回路１１は、動作可能状態
に設定される一方、低電圧検出回路１２は、動作停止状
態に設定される。また、セレクタ１５は、"Ｈ"レベルの
データＤＴ３に基づいて、検出信号ＳＤ１を選択して出
力する状態となる。
【００３６】次に、電源電圧ＶＤＤが初期の電源電圧Ｖ
ＤＤＢより下降し、第３の基準電圧ＶＲＥＦ３以下にな
ると、高電圧検出回路１３がそのことを検出して"Ｌ"レ
ベルの検出信号ＳＤ３を出力するが、ラッチ１４は、検
出信号ＳＤ３が一旦"Ｈ"レベルになっているので、それ
を保持し続けて、"Ｈ"レベルのデータＤＴ３を低電圧検
出回路１１及び１２並びにセレクタ１５に供給し続け
る。さらに、電源電圧ＶＤＤが下降し、第１の基準電圧
ＶＲＥＦ１以下になると、低電圧検出回路１１がそのこ
とを検出して"Ｈ"レベルの検出信号ＳＤ１を出力するの
で、"Ｈ"レベルの検出信号ＳＤ１がセレクタ１５及びゲ
ート１７を通過し、フラグ１９が"Ｈ"レベルにセットさ
れる。したがって、図示せぬＣＰＵコアは、内部データ
バス２０を介して命令によりフラグ１９の内容を読み出
し、電源電圧ＶＤＤの低下を認識することができる。こ
れにより、図示せぬＣＰＵコアは、リセット処理等の誤
動作を防止するための処置を施すことができる。なお、
初期状態として、レジスタ１６の内容が"Ｌ"レベルに設
定されているので、"Ｈ"レベルの検出信号ＳＤ１はアン
ドゲート１８を通過せず、内部リセット信号ＳＲは"Ｌ"
レベルのままである。
ＤＤＢより下降し、第３の基準電圧ＶＲＥＦ３以下にな
ると、高電圧検出回路１３がそのことを検出して"Ｌ"レ
ベルの検出信号ＳＤ３を出力するが、ラッチ１４は、検
出信号ＳＤ３が一旦"Ｈ"レベルになっているので、それ
を保持し続けて、"Ｈ"レベルのデータＤＴ３を低電圧検
出回路１１及び１２並びにセレクタ１５に供給し続け
る。さらに、電源電圧ＶＤＤが下降し、第１の基準電圧
ＶＲＥＦ１以下になると、低電圧検出回路１１がそのこ
とを検出して"Ｈ"レベルの検出信号ＳＤ１を出力するの
で、"Ｈ"レベルの検出信号ＳＤ１がセレクタ１５及びゲ
ート１７を通過し、フラグ１９が"Ｈ"レベルにセットさ
れる。したがって、図示せぬＣＰＵコアは、内部データ
バス２０を介して命令によりフラグ１９の内容を読み出
し、電源電圧ＶＤＤの低下を認識することができる。こ
れにより、図示せぬＣＰＵコアは、リセット処理等の誤
動作を防止するための処置を施すことができる。なお、
初期状態として、レジスタ１６の内容が"Ｌ"レベルに設
定されているので、"Ｈ"レベルの検出信号ＳＤ１はアン
ドゲート１８を通過せず、内部リセット信号ＳＲは"Ｌ"
レベルのままである。
【００３７】第２の初期状態 次に、初期状態として、ラッチ１４のデータＤＴ３が"
Ｌ"レベルに設定されていて低電圧検出回路１１は動作
停止状態である一方、低電圧検出回路１２は動作可能状
態であり、また、内部データバス２０を介して供給され
た図示せぬＣＰＵコアからの命令により、フラグ１９
が"Ｌ"レベルにリセットされていると共に、レジスタ１
６の内容が"Ｈ"レベルに設定されている場合について、
説明する。なお、初期の電源電圧ＶＤＤＢが設定されて
から電源電圧ＶＤＤが第３の基準電圧ＶＲＥＦ３以下に
なる場合の動作については、上記した第１の初期状態
の場合と略同様であるので、その説明を省略する。そし
て、電源電圧ＶＤＤがさらに下降し、第１の基準電圧Ｖ
ＲＥＦ１以下になると、低電圧検出回路１１がそのこと
を検出して"Ｈ"レベルの検出信号ＳＤ１を出力するの
で、"Ｈ"レベルの検出信号ＳＤ１がセレクタ１５及びア
ンドゲート１８を通過し、"Ｈ"レベルの内部リセット信
号ＳＲとして出力される。したがって、図示せぬＣＰＵ
コアやマイクロコンピュータ内部の他の回路は、"Ｈ"レ
ベルの内部リセット信号ＳＲに基づいて、電源電圧ＶＤ
Ｄの低下を認識することができ、リセット処理等の誤動
作を防止するための処置を施すことができる。なお、初
期状態として、レジスタ１６の内容が"Ｈ"レベルに設定
されているので、"Ｈ"レベルの検出信号ＳＤ１はゲート
１７を通過せず、フラグ１９は"Ｌ"レベルにリセットさ
れたままである。
Ｌ"レベルに設定されていて低電圧検出回路１１は動作
停止状態である一方、低電圧検出回路１２は動作可能状
態であり、また、内部データバス２０を介して供給され
た図示せぬＣＰＵコアからの命令により、フラグ１９
が"Ｌ"レベルにリセットされていると共に、レジスタ１
６の内容が"Ｈ"レベルに設定されている場合について、
説明する。なお、初期の電源電圧ＶＤＤＢが設定されて
から電源電圧ＶＤＤが第３の基準電圧ＶＲＥＦ３以下に
なる場合の動作については、上記した第１の初期状態
の場合と略同様であるので、その説明を省略する。そし
て、電源電圧ＶＤＤがさらに下降し、第１の基準電圧Ｖ
ＲＥＦ１以下になると、低電圧検出回路１１がそのこと
を検出して"Ｈ"レベルの検出信号ＳＤ１を出力するの
で、"Ｈ"レベルの検出信号ＳＤ１がセレクタ１５及びア
ンドゲート１８を通過し、"Ｈ"レベルの内部リセット信
号ＳＲとして出力される。したがって、図示せぬＣＰＵ
コアやマイクロコンピュータ内部の他の回路は、"Ｈ"レ
ベルの内部リセット信号ＳＲに基づいて、電源電圧ＶＤ
Ｄの低下を認識することができ、リセット処理等の誤動
作を防止するための処置を施すことができる。なお、初
期状態として、レジスタ１６の内容が"Ｈ"レベルに設定
されているので、"Ｈ"レベルの検出信号ＳＤ１はゲート
１７を通過せず、フラグ１９は"Ｌ"レベルにリセットさ
れたままである。
【００３８】（ｂ）第２のモード 第１の初期状態 まず、初期状態として、ラッチ１４のデータＤＴ３が"
Ｌ"レベルに設定されていて低電圧検出回路１１は動作
停止状態である一方、低電圧検出回路１２は動作可能状
態であり、また、内部データバス２０を介して供給され
た図示せぬＣＰＵコアからの命令により、フラグ１９
が"Ｌ"レベルにリセットされていると共に、レジスタ１
６の内容が"Ｌ"レベルに設定されている場合について、
説明する。まず、初期の電源電圧ＶＤＤＢが第３の基準
電圧ＶＲＥＦ３以下に設定されると、高電圧検出回路１
３がそのことを検出して常時"Ｌ"レベルの検出信号ＳＤ
３を出力するので、ラッチ１４は、初期状態のまま"Ｌ"
レベルのデータＤＴ３を低電圧検出回路１１及び１２並
びにセレクタ１５に供給し続ける。これにより、低電圧
検出回路１１は、動作停止状態に設定されたままである
一方、低電圧検出回路１２は、動作可能状態に設定され
たままである。また、セレクタ１５は、"Ｌ"レベルのデ
ータＤＴ３に基づいて、検出信号ＳＤ２を選択して出力
する状態となる。
Ｌ"レベルに設定されていて低電圧検出回路１１は動作
停止状態である一方、低電圧検出回路１２は動作可能状
態であり、また、内部データバス２０を介して供給され
た図示せぬＣＰＵコアからの命令により、フラグ１９
が"Ｌ"レベルにリセットされていると共に、レジスタ１
６の内容が"Ｌ"レベルに設定されている場合について、
説明する。まず、初期の電源電圧ＶＤＤＢが第３の基準
電圧ＶＲＥＦ３以下に設定されると、高電圧検出回路１
３がそのことを検出して常時"Ｌ"レベルの検出信号ＳＤ
３を出力するので、ラッチ１４は、初期状態のまま"Ｌ"
レベルのデータＤＴ３を低電圧検出回路１１及び１２並
びにセレクタ１５に供給し続ける。これにより、低電圧
検出回路１１は、動作停止状態に設定されたままである
一方、低電圧検出回路１２は、動作可能状態に設定され
たままである。また、セレクタ１５は、"Ｌ"レベルのデ
ータＤＴ３に基づいて、検出信号ＳＤ２を選択して出力
する状態となる。
【００３９】次に、電源電圧ＶＤＤが初期の電源電圧Ｖ
ＤＤＢより下降し、第１の基準電圧ＶＲＥＦ１以下であ
って第２の基準電圧ＶＲＥＦ２以上になると、低電圧検
出回路１１は、動作停止状態に設定されたままであるの
で、電源電圧ＶＤＤが第１の基準電圧ＶＲＥＦ１以下に
なったことを検出しない。また、低電圧検出回路１２
は、動作可能状態に設定されているが、電源電圧ＶＤＤ
が第２の基準電圧ＶＲＥＦ２以上であるので、"Ｌ"レベ
ルの検出信号ＳＤ２を出力し続ける。さらに、電源電圧
ＶＤＤが下降し、第２の基準電圧ＶＲＥＦ２以下になる
と、低電圧検出回路１２がそのことを検出して"Ｈ"レベ
ルの検出信号ＳＤ２を出力するので、"Ｈ"レベルの検出
信号ＳＤ２がセレクタ１５及びゲート１７を通過し、フ
ラグ１９が"Ｈ"レベルにセットされる。したがって、図
示せぬＣＰＵコアは、内部データバス２０を介して命令
によりフラグ１９の内容を読み出し、電源電圧ＶＤＤの
低下を認識することができる。これにより、図示せぬＣ
ＰＵコアは、リセット処理等の誤動作を防止するための
処置を施すことができる。なお、初期状態として、レジ
スタ１６の内容が"Ｌ"レベルに設定されているので、"
Ｈ"レベルの検出信号ＳＤ２はアンドゲート１８を通過
せず、内部リセット信号ＳＲは"Ｌ"レベルのままであ
る。
ＤＤＢより下降し、第１の基準電圧ＶＲＥＦ１以下であ
って第２の基準電圧ＶＲＥＦ２以上になると、低電圧検
出回路１１は、動作停止状態に設定されたままであるの
で、電源電圧ＶＤＤが第１の基準電圧ＶＲＥＦ１以下に
なったことを検出しない。また、低電圧検出回路１２
は、動作可能状態に設定されているが、電源電圧ＶＤＤ
が第２の基準電圧ＶＲＥＦ２以上であるので、"Ｌ"レベ
ルの検出信号ＳＤ２を出力し続ける。さらに、電源電圧
ＶＤＤが下降し、第２の基準電圧ＶＲＥＦ２以下になる
と、低電圧検出回路１２がそのことを検出して"Ｈ"レベ
ルの検出信号ＳＤ２を出力するので、"Ｈ"レベルの検出
信号ＳＤ２がセレクタ１５及びゲート１７を通過し、フ
ラグ１９が"Ｈ"レベルにセットされる。したがって、図
示せぬＣＰＵコアは、内部データバス２０を介して命令
によりフラグ１９の内容を読み出し、電源電圧ＶＤＤの
低下を認識することができる。これにより、図示せぬＣ
ＰＵコアは、リセット処理等の誤動作を防止するための
処置を施すことができる。なお、初期状態として、レジ
スタ１６の内容が"Ｌ"レベルに設定されているので、"
Ｈ"レベルの検出信号ＳＤ２はアンドゲート１８を通過
せず、内部リセット信号ＳＲは"Ｌ"レベルのままであ
る。
【００４０】第２の初期状態 次に、初期状態として、ラッチ１４のデータＤＴ３が"
Ｌ"レベルに設定されていて低電圧検出回路１１は動作
停止状態である一方、低電圧検出回路１２は動作可能状
態であり、また、内部データバス２０を介して供給され
た図示せぬＣＰＵコアからの命令により、フラグ１９
が"Ｌ"レベルにリセットされていると共に、レジスタ１
６の内容が"Ｈ"レベルに設定されている場合について、
説明する。なお、初期の電源電圧ＶＤＤＢが設定されて
から電源電圧ＶＤＤが第１の基準電圧ＶＲＥＦ１以下で
あって第２の基準電圧ＶＲＥＦ２以上になる場合の動作
については、上記した第１の初期状態の場合と略同様
であるので、その説明を省略する。そして、電源電圧Ｖ
ＤＤがさらに下降し、第２の基準電圧ＶＲＥＦ２以下に
なると、低電圧検出回路１２がそのことを検出して"Ｈ"
レベルの検出信号ＳＤ２を出力するので、"Ｈ"レベルの
検出信号ＳＤ２がセレクタ１５及びアンドゲート１８を
通過し、"Ｈ"レベルの内部リセット信号ＳＲとして出力
される。したがって、図示せぬＣＰＵコアやマイクロコ
ンピュータ内部の他の回路は、"Ｈ"レベルの内部リセッ
ト信号ＳＲに基づいて、電源電圧ＶＤＤの低下を認識す
ることができ、リセット処理等の誤動作を防止するため
の処置を施すことができる。なお、初期状態として、レ
ジスタ１６の内容が"Ｈ"レベルに設定されているの
で、"Ｈ"レベルの検出信号ＳＤ２はゲート１７を通過せ
ず、フラグ１９は"Ｌ"レベルにリセットされたままであ
る。
Ｌ"レベルに設定されていて低電圧検出回路１１は動作
停止状態である一方、低電圧検出回路１２は動作可能状
態であり、また、内部データバス２０を介して供給され
た図示せぬＣＰＵコアからの命令により、フラグ１９
が"Ｌ"レベルにリセットされていると共に、レジスタ１
６の内容が"Ｈ"レベルに設定されている場合について、
説明する。なお、初期の電源電圧ＶＤＤＢが設定されて
から電源電圧ＶＤＤが第１の基準電圧ＶＲＥＦ１以下で
あって第２の基準電圧ＶＲＥＦ２以上になる場合の動作
については、上記した第１の初期状態の場合と略同様
であるので、その説明を省略する。そして、電源電圧Ｖ
ＤＤがさらに下降し、第２の基準電圧ＶＲＥＦ２以下に
なると、低電圧検出回路１２がそのことを検出して"Ｈ"
レベルの検出信号ＳＤ２を出力するので、"Ｈ"レベルの
検出信号ＳＤ２がセレクタ１５及びアンドゲート１８を
通過し、"Ｈ"レベルの内部リセット信号ＳＲとして出力
される。したがって、図示せぬＣＰＵコアやマイクロコ
ンピュータ内部の他の回路は、"Ｈ"レベルの内部リセッ
ト信号ＳＲに基づいて、電源電圧ＶＤＤの低下を認識す
ることができ、リセット処理等の誤動作を防止するため
の処置を施すことができる。なお、初期状態として、レ
ジスタ１６の内容が"Ｈ"レベルに設定されているの
で、"Ｈ"レベルの検出信号ＳＤ２はゲート１７を通過せ
ず、フラグ１９は"Ｌ"レベルにリセットされたままであ
る。
【００４１】このように、この例の構成によれば、初期
の電源電圧ＶＤＤＢを第３の基準電圧ＶＲＥＦ３以上又
は以下に設定することにより、低電圧検出回路１１及び
１２を動作可能状態及び動作停止状態又は動作停止状態
及び動作可能状態に設定することができる。このため、
上記した参考例の効果に加えて、初期の電源電圧ＶＤＤ
Ｂを第３の基準電圧ＶＲＥＦ３以下に設定した場合であ
っても、電源電圧ＶＤＤが第２の基準電圧ＶＲＥＦ２以
下に下降したことを検出することができるので、図示せ
ぬＣＰＵコアやマイクロコンピュータ内部の他の回路
は、電源電圧ＶＤＤの低下を認識することができ、この
場合も、リセット処理等の誤動作を防止するための処置
を施すことができる。
の電源電圧ＶＤＤＢを第３の基準電圧ＶＲＥＦ３以上又
は以下に設定することにより、低電圧検出回路１１及び
１２を動作可能状態及び動作停止状態又は動作停止状態
及び動作可能状態に設定することができる。このため、
上記した参考例の効果に加えて、初期の電源電圧ＶＤＤ
Ｂを第３の基準電圧ＶＲＥＦ３以下に設定した場合であ
っても、電源電圧ＶＤＤが第２の基準電圧ＶＲＥＦ２以
下に下降したことを検出することができるので、図示せ
ぬＣＰＵコアやマイクロコンピュータ内部の他の回路
は、電源電圧ＶＤＤの低下を認識することができ、この
場合も、リセット処理等の誤動作を防止するための処置
を施すことができる。
【００４２】以上、この発明の実施例を図面を参照して
詳述してきたが、具体的な構成はこの実施例に限られる
ものではなく、この発明の要旨を逸脱しない範囲の設計
の変更等があってもこの発明に含まれる。例えば、上述
の実施例においては、低電圧検出回路１１及び１２を設
けると共に、高電圧検出回路１３を設ける例を示した
が、これに限定されず、低電圧検出回路を３個以上設け
たり、高電圧検出回路を２個以上設けても良い。このよ
うな構成によれば、電源回路以外の回路の共通化やプロ
グラムの共通化を一層図ることができると共に、一方の
高電圧検出回路の検出信号により回路に異常な高電圧が
印加されたことを検出し、その検出信号に基づいて、回
路の破壊を防止する処置を施すように構成すれば、安全
性が向上する。
詳述してきたが、具体的な構成はこの実施例に限られる
ものではなく、この発明の要旨を逸脱しない範囲の設計
の変更等があってもこの発明に含まれる。例えば、上述
の実施例においては、低電圧検出回路１１及び１２を設
けると共に、高電圧検出回路１３を設ける例を示した
が、これに限定されず、低電圧検出回路を３個以上設け
たり、高電圧検出回路を２個以上設けても良い。このよ
うな構成によれば、電源回路以外の回路の共通化やプロ
グラムの共通化を一層図ることができると共に、一方の
高電圧検出回路の検出信号により回路に異常な高電圧が
印加されたことを検出し、その検出信号に基づいて、回
路の破壊を防止する処置を施すように構成すれば、安全
性が向上する。
【００４３】さらに、上述の実施例においては、アンド
ゲート６及び１８の出力信号を内部リセット信号ＳＲと
して用いる例を示したが、これに限定されず、この信号
を割込要求信号として用い、図示せぬＣＰＵコアに誤動
作防止措置だけでなくその他の割込処理を実行させるよ
うに構成しても良い。また、上述の実施例においては、
この発明に係る電圧検出回路がシングルチップのマイク
ロコンピュータに内蔵される例を示したが、これに限定
されず、ＲＡＭやＲＯＭ等の半導体メモリやデジタル・
シグナル・プロセッサ（ＤＳＰ）等の電子回路に内蔵し
ても良い。このように構成すれば、これらの回路におい
ても、電源回路以外の回路の共通化やプログラムの共通
化を図ることができる。
ゲート６及び１８の出力信号を内部リセット信号ＳＲと
して用いる例を示したが、これに限定されず、この信号
を割込要求信号として用い、図示せぬＣＰＵコアに誤動
作防止措置だけでなくその他の割込処理を実行させるよ
うに構成しても良い。また、上述の実施例においては、
この発明に係る電圧検出回路がシングルチップのマイク
ロコンピュータに内蔵される例を示したが、これに限定
されず、ＲＡＭやＲＯＭ等の半導体メモリやデジタル・
シグナル・プロセッサ（ＤＳＰ）等の電子回路に内蔵し
ても良い。このように構成すれば、これらの回路におい
ても、電源回路以外の回路の共通化やプログラムの共通
化を図ることができる。
【００４４】
【発明の効果】以上説明したように、この発明の構成に
よれば、マイクロコンピュータ等の本体の製造後であっ
ても、設定される電源電圧に応じて、第１の低電圧検出
回路及び少なくとも１個の第２の低電圧検出回路の動作
状態を制御することができ、プログラムの共通化を図る
ことができる。したがって、この発明をＥＰＲＯＭタイ
プのマイクロコンピュータなど、マスクオプションの指
定が不可能なマイクロコンピュータ、半導体メモリや電
子回路にも適用できると共に、電源電圧の異なるマイク
ロコンピュータや電子回路においてプログラムの共通化
を図ることができる。
よれば、マイクロコンピュータ等の本体の製造後であっ
ても、設定される電源電圧に応じて、第１の低電圧検出
回路及び少なくとも１個の第２の低電圧検出回路の動作
状態を制御することができ、プログラムの共通化を図る
ことができる。したがって、この発明をＥＰＲＯＭタイ
プのマイクロコンピュータなど、マスクオプションの指
定が不可能なマイクロコンピュータ、半導体メモリや電
子回路にも適用できると共に、電源電圧の異なるマイク
ロコンピュータや電子回路においてプログラムの共通化
を図ることができる。
【図１】この発明の参考例である電圧検出回路の電気的
構成を示す回路図である。
構成を示す回路図である。
【図２】この発明の一実施例である電圧検出回路の電気
的構成を示す回路図である。
的構成を示す回路図である。
１，１１，１２ 低電圧検出回路 １１ 低電圧検出回路（第１の低電圧検出回路） １２ 低電圧検出回路（第２の低電圧検出回路） ２，１３ 高電圧検出回路 ３，１４ ラッチ（動作状態設定手段） ４，１６ レジスタ ５，１７ ゲート ６，１８ アンドゲート（リセット信号生成回路） ７，１９ フラグ １５ セレクタ
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 19/00 - 19/32 G06F 1/28 H03K 17/00 - 17/70
Claims (8)
- 【請求項１】 電源電圧が予め設定された第１の基準低
電圧以下になったことを検出して、第１の低電圧検出信
号を出力する第１の低電圧検出回路と、 前記電源電圧が予め設定された、前記第１の基準低電圧
より低い少なくとも１個の第２の基準低電圧以下になっ
たことを検出して、少なくとも１個の第２の低電圧検出
信号を出力する少なくとも１個の第２の低電圧検出回路
と、 前記電源電圧が予め設定された、前記第１の基準低電圧
より高い少なくとも１個の基準高電圧以上になったこと
を検出して、少なくとも１個の高電圧検出信号を出力す
る少なくとも１個の高電圧検出回路と、 前記少なくとも１個の高電圧検出信号に基づいて、前記
第１の低電圧検出回路及び前記少なくとも１個の第２の
低電圧検出回路をそれぞれ、動作可能状態及び動作停止
状態又は動作停止状態及び動作可能状態に設定する動作
状態設定手段とを備えてなることを特徴とする電圧検出
回路。 - 【請求項２】 電源電圧が予め設定された第１の基準低
電圧以下になったことを検出して、第１の低電圧検出信
号を出力する第１の低電圧検出回路と、 前記電源電圧が予め設定された、前記第１の基準低電圧
より低い第２の基準低電圧以下になったことを検出し
て、第２の低電圧検出信号を出力する第２の低電圧検出
回路と、 前記電源電圧が予め設定された、前記第１の基準低電圧
より高い基準高電圧以上になったことを検出して、高電
圧検出信号を出力する高電圧検出回路と、 前記高電圧検出信号に基づいて、前記第１及び第２の低
電圧検出回路をそれぞれ、動作可能状態及び動作停止状
態又は動作停止状態及び動作可能状態に設定する動作状
態設定手段とを備えてなることを特徴とする電圧検出回
路。 - 【請求項３】 前記第１の低電圧検出信号又は前記少な
くとも１個の第２の低電圧検出信号に基づいて、リセッ
ト処理を促すためのリセット信号を生成するリセット信
号生成回路を備えてなることを特徴とする請求項１又は
２記載の電圧検出回路。 - 【請求項４】 前記第１の低電圧検出信号又は前記少な
くとも１個の第２の低電圧検出信号に基づいて、割込処
理を促すための割込要求信号を生成する割込要求信号生
成回路を備えてなることを特徴とする請求項１又は２記
載の電圧検出回路。 - 【請求項５】 前記第１の低電圧検出信号又は前記少な
くとも１個の第２の低電圧検出信号に基づいてセットさ
れる、命令により読み取り可能なフラグを備えてなるこ
とを特徴とする請求項１又は２記載の電圧検出回路。 - 【請求項６】 前記第１の低電圧検出信号又は前記少な
くとも１個の第２の低電圧検出信号に基づいて、リセッ
ト処理を促すためのリセット信号を生成するリセット信
号生成回路と、 前記第１の低電圧検出信号又は前記少なくとも１個の第
２の低電圧検出信号に基づいてセットされる、命令によ
り読み取り可能なフラグとを備え、 前記リセット信号生成回路又は前記フラグのいずれか一
方の使用が命令により選択可能に構成されていることを
特徴とする請求項１又は２記載の電圧検出回路。 - 【請求項７】 前記第１の低電圧検出信号又は前記少な
くとも１個の第２の低電圧検出信号に基づいて、割込処
理を促すための割込要求信号を生成する割込要求信号生
成回路と、 前記第１の低電圧検出信号又は前記少なくとも１個の第
２の低電圧検出信号に基づいてセットされる、命令によ
り読み取り可能なフラグとを備え、 前記割込要求信号生成回路又は前記フラグのいずれか一
方の使用が命令により選択可能に構成されていることを
特徴とする請求項１又は２記載の電圧検出回路。 - 【請求項８】 マイクロコンピュータ、半導体メモリや
電子回路に内蔵されていることを特徴とする請求項１乃
至７のいずれか１に記載の電圧検出回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33179298A JP3230502B2 (ja) | 1998-11-20 | 1998-11-20 | 電圧検出回路 |
| KR1019990051514A KR100339257B1 (ko) | 1998-11-20 | 1999-11-19 | 전압검출회로 |
| US09/444,906 US6222398B1 (en) | 1998-11-20 | 1999-11-22 | Voltage detecting circuit |
| EP99123157A EP1003046A1 (en) | 1998-11-20 | 1999-11-22 | Voltage detecting circuit |
| CN99123974A CN1118006C (zh) | 1998-11-20 | 1999-11-22 | 电压检测电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33179298A JP3230502B2 (ja) | 1998-11-20 | 1998-11-20 | 電圧検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000155140A JP2000155140A (ja) | 2000-06-06 |
| JP3230502B2 true JP3230502B2 (ja) | 2001-11-19 |
Family
ID=18247701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33179298A Expired - Fee Related JP3230502B2 (ja) | 1998-11-20 | 1998-11-20 | 電圧検出回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6222398B1 (ja) |
| EP (1) | EP1003046A1 (ja) |
| JP (1) | JP3230502B2 (ja) |
| KR (1) | KR100339257B1 (ja) |
| CN (1) | CN1118006C (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100293523B1 (ko) * | 1998-02-25 | 2001-09-17 | 구본준, 론 위라하디락사 | 액정표시장치 |
| KR100351990B1 (ko) * | 2000-09-29 | 2002-09-12 | 주식회사 하이닉스반도체 | 저전압 검출회로 |
| KR100416374B1 (ko) * | 2001-04-26 | 2004-01-31 | 삼성전자주식회사 | 마이크로 컨트롤러용 저전압 리셋 회로 |
| JP3933467B2 (ja) | 2001-12-27 | 2007-06-20 | 株式会社東芝 | 電圧検出回路制御装置、同装置を有するメモリー制御装置及び同装置を有するメモリーカード |
| KR100463201B1 (ko) | 2002-05-28 | 2004-12-23 | 삼성전자주식회사 | 파워 검출 회로, 이를 이용한 플래시 메모리 장치, 그 플래시 메모리 장치의 파워-온 독출 신호 발생 방법 및 플래시 메모리 장치의 안정적인 파워-온 독출 방법 |
| KR100882426B1 (ko) * | 2002-06-24 | 2009-02-05 | 매그나칩 반도체 유한회사 | 전원전압 검출회로 |
| CN101871963A (zh) * | 2010-05-28 | 2010-10-27 | 上海宏力半导体制造有限公司 | 电源电压检测电路 |
| KR102548611B1 (ko) | 2018-09-21 | 2023-06-28 | 양쯔 메모리 테크놀로지스 씨오., 엘티디. | 전압 검출 시스템 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3950175A (en) | 1973-11-05 | 1976-04-13 | Corning Glass Works | Pore size control in cordierite ceramic |
| US4031463A (en) * | 1976-03-01 | 1977-06-21 | Control Data Corporation | Power brown-out detector |
| JPS60211370A (ja) * | 1984-04-05 | 1985-10-23 | Toshiba Corp | 電圧検出回路 |
| JPH0197133A (ja) * | 1987-10-05 | 1989-04-14 | Mitsubishi Electric Corp | 電源保護装置 |
| JP2735838B2 (ja) | 1988-08-10 | 1998-04-02 | 三洋電機株式会社 | ワンチップマイクロコンピュータ |
| JP3082782B2 (ja) | 1991-03-25 | 2000-08-28 | 新日本無線株式会社 | 電圧検知回路 |
| JP2808526B2 (ja) * | 1994-03-31 | 1998-10-08 | 三菱電機株式会社 | モータの駆動制御装置 |
| FI97262C (fi) * | 1994-10-03 | 1996-11-11 | Nokia Mobile Phones Ltd | Tulosignaalin kynnysarvon ylityksen virtaa säästävä ilmaisu |
| US5541551A (en) | 1994-12-23 | 1996-07-30 | Advinced Micro Devices, Inc. | Analog voltage reference generator system |
| US5786717A (en) * | 1995-12-22 | 1998-07-28 | Holtek Microelectronics Inc. | System reset device having level controller for opportunely setting system reset status |
| JPH10198466A (ja) | 1997-01-10 | 1998-07-31 | Nec Home Electron Ltd | 電源電圧監視用ｉｃ |
-
1998
- 1998-11-20 JP JP33179298A patent/JP3230502B2/ja not_active Expired - Fee Related
-
1999
- 1999-11-19 KR KR1019990051514A patent/KR100339257B1/ko not_active IP Right Cessation
- 1999-11-22 EP EP99123157A patent/EP1003046A1/en not_active Withdrawn
- 1999-11-22 CN CN99123974A patent/CN1118006C/zh not_active Expired - Fee Related
- 1999-11-22 US US09/444,906 patent/US6222398B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| CN1118006C (zh) | 2003-08-13 |
| EP1003046A1 (en) | 2000-05-24 |
| KR100339257B1 (ko) | 2002-05-31 |
| US6222398B1 (en) | 2001-04-24 |
| JP2000155140A (ja) | 2000-06-06 |
| CN1254873A (zh) | 2000-05-31 |
| KR20000035580A (ko) | 2000-06-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |