JPH04157372A - ウインド型電圧比較回路 - Google Patents
ウインド型電圧比較回路Info
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- JPH04157372A JPH04157372A JP28120390A JP28120390A JPH04157372A JP H04157372 A JPH04157372 A JP H04157372A JP 28120390 A JP28120390 A JP 28120390A JP 28120390 A JP28120390 A JP 28120390A JP H04157372 A JPH04157372 A JP H04157372A
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- circuit
- comparison circuit
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- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 3
- 101100136092 Drosophila melanogaster peng gene Proteins 0.000 description 1
- 241000750042 Vini Species 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Landscapes
- Measurement Of Current Or Voltage (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電圧比較回路に関し、特にウィンド型電圧比較
回路に関する。
回路に関する。
従来のウィンド型電圧比較回路の一例を第４図に示す。
図において、■は第１の電圧比較回路、２は第２の電圧
比較回路であり、これらの電圧比較回路１．２の各非反
転入力端子ＶＩＮＩ 、 ＶＩＮ＋＋にそれぞれ被比較
アナログ信号■１が入力される。
比較回路であり、これらの電圧比較回路１．２の各非反
転入力端子ＶＩＮＩ 、 ＶＩＮ＋＋にそれぞれ被比較
アナログ信号■１が入力される。
また、第１の電圧比較回路１の反転入力端子Ｖｌ１１に
は上位基準電圧Ｅ１が接続され、第２の電圧比較回路２
０反転入力端子Ｖｌｌ□には下位基準電位Ｅ２が接続さ
れる。そして、第１の電圧比較回路１からは出力Ｖ。１
が、第２の電圧比較回路２からは出力■。２がそれぞれ
取り出される。
は上位基準電圧Ｅ１が接続され、第２の電圧比較回路２
０反転入力端子Ｖｌｌ□には下位基準電位Ｅ２が接続さ
れる。そして、第１の電圧比較回路１からは出力Ｖ。１
が、第２の電圧比較回路２からは出力■。２がそれぞれ
取り出される。
この回路構成によれば、被比較アナログ信号■１と上位
基準電位Ｅ１とが第１の電圧比較回路１で比較され、ま
た被比較アナログ信号■、と下位基準電位Ｅ２とが第２
の電圧比較回路２で比較される。そして、常にＥ、＞Ｅ
ｚ であれば、Ｌ ＞Ｅ、。
基準電位Ｅ１とが第１の電圧比較回路１で比較され、ま
た被比較アナログ信号■、と下位基準電位Ｅ２とが第２
の電圧比較回路２で比較される。そして、常にＥ、＞Ｅ
ｚ であれば、Ｌ ＞Ｅ、。
の時、第１の電圧比較回路ｌの出力Ｖ。、は°’ Ｈ”
レベル、第２の電圧比較回路２の出力■。２は“Ｈ″゛
゛レヘルる。また、Ｅ ＋ ＞ Ｖ ＋ ＞ Ｅ ｚで
あれば、Ｖ ０１は゛′Ｌ″″レベル、ＶＯ２は“Ｈ”
レベルとなる。
レベル、第２の電圧比較回路２の出力■。２は“Ｈ″゛
゛レヘルる。また、Ｅ ＋ ＞ Ｖ ＋ ＞ Ｅ ｚで
あれば、Ｖ ０１は゛′Ｌ″″レベル、ＶＯ２は“Ｈ”
レベルとなる。
さらに、Ｅ２＞Ｖ、では、ＶＯＩはＩＩ Ｌ Ｉ＋レベ
ル、Ｖ ０２は“Ｌ°″レベルとなる。
ル、Ｖ ０２は“Ｌ°″レベルとなる。
したがって、ＶＯＩと■。２の各出力レベルから、被比
較アナログ信号の電位が基準電位Ｅ、、Ｅ。
較アナログ信号の電位が基準電位Ｅ、、Ｅ。
よりも大きいか、小さいかを検出することができる。
上述した従来のウィンド型電圧比較回路においては、第
１および第２の電圧比較回路１，２を使用しており、し
かもこれらの電圧比較回路が常時動作されているために
、各電圧比較回路１．２の回路電流により消費電力が大
きいという問題がある。
１および第２の電圧比較回路１，２を使用しており、し
かもこれらの電圧比較回路が常時動作されているために
、各電圧比較回路１．２の回路電流により消費電力が大
きいという問題がある。
したがって、３以上の電圧比較回路で構成されるウィン
ド型電圧比較回路の場合には、その消費電力がさらに大
きくなる。
ド型電圧比較回路の場合には、その消費電力がさらに大
きくなる。
本発明の目的は消費電力の低減を図ったウィンド型電圧
比較回路を提供することにある。
比較回路を提供することにある。
本発明のウィンド型電圧比較回路は、ウィンド型電圧比
較回路を構成する複数個の電圧比較回路のすくなくとも
一の電圧比較回路をパワーダウン端子を有するもので構
成し、このパワーダウン端子に他の電圧比較回路の出力
を入力させるように接続している。
較回路を構成する複数個の電圧比較回路のすくなくとも
一の電圧比較回路をパワーダウン端子を有するもので構
成し、このパワーダウン端子に他の電圧比較回路の出力
を入力させるように接続している。
例えば、被比較アナログ信号を上位基準電位と比較する
第１の電圧比較回路と、被比較アナログ信号を下位基準
電位と比較する第２の電圧比較回路とをそれぞれパワー
ダウン端子を有する電圧比較回路で構成し、前記第１の
電圧比較回路の出力を第２の電圧比較回路のパワーダウ
ン端子に入力させ、第２の電圧比較回路の出力を反転し
て第１の電圧比較回路のパワーダウン端子に入力させる
ように構成する。
第１の電圧比較回路と、被比較アナログ信号を下位基準
電位と比較する第２の電圧比較回路とをそれぞれパワー
ダウン端子を有する電圧比較回路で構成し、前記第１の
電圧比較回路の出力を第２の電圧比較回路のパワーダウ
ン端子に入力させ、第２の電圧比較回路の出力を反転し
て第１の電圧比較回路のパワーダウン端子に入力させる
ように構成する。
［作用］
本発明によれば、他の電圧比較回路で所定の出力が得ら
れたときには、もはや被比較アナログ信号との比較を行
う必要がない一の電圧比較回路のパワーダウン端子に信
号を入力させてその動作を停止させ、一の電圧比較回路
における消費電力を低減させる。
れたときには、もはや被比較アナログ信号との比較を行
う必要がない一の電圧比較回路のパワーダウン端子に信
号を入力させてその動作を停止させ、一の電圧比較回路
における消費電力を低減させる。
（実施例〕
次に、本発明を図面を参照して説明する。
第１図は本発明の第１実施例の回路図であり、１は第１
の電圧比較回路、２は第２の電圧比較回路であり、ここ
ではこれらの電圧比較回路１．２にはパワーダウン端子
Ｐ Ｄｌ＋ Ｐ Ｄ２をそれぞれ有するものを用いて
いる。このパワーダウン端子Ｐ□。
の電圧比較回路、２は第２の電圧比較回路であり、ここ
ではこれらの電圧比較回路１．２にはパワーダウン端子
Ｐ Ｄｌ＋ Ｐ Ｄ２をそれぞれ有するものを用いて
いる。このパワーダウン端子Ｐ□。
ｐｎｚは、信号が入力されたとき、ここでは“Ｈ′”レ
ベルの信号が入力されたときに、その電圧比較回路の動
作を停止させるものである。
ベルの信号が入力されたときに、その電圧比較回路の動
作を停止させるものである。
゛ 前記第１の電圧比較回路１の非反転入力端子ＶＩ
ＮＩ と第２の電圧比較回路２の非反転入力端子ＶＩ８
２には被比較アナログ信号Ｖ、が入力される。
ＮＩ と第２の電圧比較回路２の非反転入力端子ＶＩ８
２には被比較アナログ信号Ｖ、が入力される。
また、第１の電圧比較回路１の反転入力端子Ｖｌｌ＋に
は上位基準電位Ｅ１が接続され、第２の電圧比較回路２
０反転入力端子Ｖ１，２には下位基準電位Ｅ２が接続さ
れている。さらに、第１の電圧比較回路１の出力■。１
は第２の電圧比較回路２のパワーダウン端子ｐｏｚに接
続され、第２の電圧比較回路２の出力■。２がインバー
タ３を介して第１の電圧比較回路１のパワーダウン端子
ＰＤＩに接続されている。
は上位基準電位Ｅ１が接続され、第２の電圧比較回路２
０反転入力端子Ｖ１，２には下位基準電位Ｅ２が接続さ
れている。さらに、第１の電圧比較回路１の出力■。１
は第２の電圧比較回路２のパワーダウン端子ｐｏｚに接
続され、第２の電圧比較回路２の出力■。２がインバー
タ３を介して第１の電圧比較回路１のパワーダウン端子
ＰＤＩに接続されている。
この構成によれば、被比較アナログ信号■、を第１の電
圧比較回路１および第２の電圧比較回路２においてそれ
ぞれ基準電位Ｅｌ、Ｅ２と比較し、各電圧比較回路１．
２からの出力■。Ｉ、 ｖｏｚのレベルに基づいて被
比較アナログ信号■１の電位を検出するできることは、
これまでと同じである。
圧比較回路１および第２の電圧比較回路２においてそれ
ぞれ基準電位Ｅｌ、Ｅ２と比較し、各電圧比較回路１．
２からの出力■。Ｉ、 ｖｏｚのレベルに基づいて被
比較アナログ信号■１の電位を検出するできることは、
これまでと同じである。
これに加えて、この構成では、被比較アナログ信号■１
が上位基準電位Ｅ１より高い時には、第１の電圧比較回
路１の出力■。１は゛Ｈパレベルとなるが、この出力は
同時に第２の電圧比較回路２のパワーダウン端子Ｐ。Ｚ
に入力されるため、このとき第２の電圧比較回路２の動
作は停止され、その分消費電力が低減される。この場合
、被比較アナログ信号■、は明らかに下位基準電位Ｅ２
より高いため、第２の電圧比較回路２を動作させる必要
はなく、動作を停止させることによる弊害はない。
が上位基準電位Ｅ１より高い時には、第１の電圧比較回
路１の出力■。１は゛Ｈパレベルとなるが、この出力は
同時に第２の電圧比較回路２のパワーダウン端子Ｐ。Ｚ
に入力されるため、このとき第２の電圧比較回路２の動
作は停止され、その分消費電力が低減される。この場合
、被比較アナログ信号■、は明らかに下位基準電位Ｅ２
より高いため、第２の電圧比較回路２を動作させる必要
はなく、動作を停止させることによる弊害はない。
また、被比較アナログ信号■１が下位基準電位Ｅ２より
低い時には、第２の電圧比較回路の出力ＶＯ２は°′Ｌ
”°レベルとなるが、この出力はインバータ３によって
反転されて“Ｈ”レベルとなり、第１の電圧比較回路１
のパワーダウン端子Ｐｉ１１に入力されるため、第１の
電圧比較回路１の動作は停止され、その分消費電力が低
減される。この場合には、被比較アナログ信号■、は明
らかに上位基準電位Ｅ１より低いため、第１の電圧比較
回路１を動作させる必要はなく、動作を停止させること
による弊害はない。
低い時には、第２の電圧比較回路の出力ＶＯ２は°′Ｌ
”°レベルとなるが、この出力はインバータ３によって
反転されて“Ｈ”レベルとなり、第１の電圧比較回路１
のパワーダウン端子Ｐｉ１１に入力されるため、第１の
電圧比較回路１の動作は停止され、その分消費電力が低
減される。この場合には、被比較アナログ信号■、は明
らかに上位基準電位Ｅ１より低いため、第１の電圧比較
回路１を動作させる必要はなく、動作を停止させること
による弊害はない。
以上のことから、被比較アナログ信号■１が上位基準電
圧Ｅ、より高い場合および下位基準電位Ｅ２より低い場
合には動作する電圧比較回路が１つとなり、回路全体と
しての消費電力を低くすることができる。
圧Ｅ、より高い場合および下位基準電位Ｅ２より低い場
合には動作する電圧比較回路が１つとなり、回路全体と
しての消費電力を低くすることができる。
第２図は本発明の第２実施例の回路図であり、第１実施
例と同一部分には同一符号を付しである。
例と同一部分には同一符号を付しである。
この実施例では、第２の電圧比較回路２のみパワーダウ
ン端子を有する電圧比較回路を使用しており、第１の電
圧比較回路１はパワーダウン端子が存在しないものを用
いている。
ン端子を有する電圧比較回路を使用しており、第１の電
圧比較回路１はパワーダウン端子が存在しないものを用
いている。
この構成によれば、第１電圧比較回路１は常時動作が継
続され、第２電圧比較回路２はパワーダウン端子ＰＤ２
に第１電圧比較回路】の“トビ°レベル出力が入力され
たときに動作が停止される。
続され、第２電圧比較回路２はパワーダウン端子ＰＤ２
に第１電圧比較回路】の“トビ°レベル出力が入力され
たときに動作が停止される。
この構成において、今、第３図のように、下位基準電位
Ｅ２付近で変動する被比較アナログ信号■１が与えられ
た場合について考える。このような信号の場合、前記第
１実施例の回路では被比較アナログ信号■１に合わせて
第２の電圧比較回路２の出力■。２が変化され、これに
応じて第１の電圧比較回路１が通常動作状態とパワーダ
ウン状態を繰返す。これに対し、この第２実施例では、
第２の電圧比較回路２の出力の変化にかかわらず第１の
電圧比較回路１は常に動作状態にある。
Ｅ２付近で変動する被比較アナログ信号■１が与えられ
た場合について考える。このような信号の場合、前記第
１実施例の回路では被比較アナログ信号■１に合わせて
第２の電圧比較回路２の出力■。２が変化され、これに
応じて第１の電圧比較回路１が通常動作状態とパワーダ
ウン状態を繰返す。これに対し、この第２実施例では、
第２の電圧比較回路２の出力の変化にかかわらず第１の
電圧比較回路１は常に動作状態にある。
このため、一般に電圧比較回路がパワーダウン状態から
通常動作状態へ変化する際に過渡的に大電流が流れるが
、この第２実施例では第１の電圧比較回路１における状
態の変化が生じないため、過渡電流による消費電力の増
加を防くことができる。
通常動作状態へ変化する際に過渡的に大電流が流れるが
、この第２実施例では第１の電圧比較回路１における状
態の変化が生じないため、過渡電流による消費電力の増
加を防くことができる。
なお、前記実施例では２つの電圧比較回路で構成したウ
ィンド型電圧比較回路を例示したが、３個以上の電圧比
較回路で構成される回路の場合にも同様に適用すること
ができる。この場合には、上位の出力によりそれよりも
下位の電圧比較回路の動作を停止させ、また下位の出力
によりそれよりも上位の電圧比較回路の動作を停止させ
るようにパワーダウン端子に接続される回路を論理構成
すればよい。
ィンド型電圧比較回路を例示したが、３個以上の電圧比
較回路で構成される回路の場合にも同様に適用すること
ができる。この場合には、上位の出力によりそれよりも
下位の電圧比較回路の動作を停止させ、また下位の出力
によりそれよりも上位の電圧比較回路の動作を停止させ
るようにパワーダウン端子に接続される回路を論理構成
すればよい。
以上説明したように本発明は、複数個の電圧比較回路の
すくなくとも一の電圧比較回路をパワーダウン端子を有
するもので構成し、このパワーダウン端子に他の電圧比
較回路の出力を入力させるように接続しているので、他
の電圧比較回路で所定の出力が得られたときに、もはや
被比較アナログ信号との比較を行う必要がない一の電圧
比較回路のパワーダウン端子に信号を入力させてその動
作を停止させることができ、その分一の電圧比較回路に
おける消費電力を低減させ、回路全体の消費電力を低減
することができる効果がある。
すくなくとも一の電圧比較回路をパワーダウン端子を有
するもので構成し、このパワーダウン端子に他の電圧比
較回路の出力を入力させるように接続しているので、他
の電圧比較回路で所定の出力が得られたときに、もはや
被比較アナログ信号との比較を行う必要がない一の電圧
比較回路のパワーダウン端子に信号を入力させてその動
作を停止させることができ、その分一の電圧比較回路に
おける消費電力を低減させ、回路全体の消費電力を低減
することができる効果がある。
第１図は本発明の第１実施例の回路図、第２図は本発明
の第２実施例の回路図、第３図は第２実施例の効果を説
明するための被比較アナログ信号の一例を示す図、第４
図は従来のウィンド型電圧比較回路の回路図である。 １・・・第１電圧比較回路、２・・・第２電圧比較回路
、３・・・インバータ、Ｖ、Ｎ・・・被比較アナログ信
号、ＶＩＮ＋ ＋ ■ＩＮ□・・・非反転入力端子、
Ｅ、・・・上位基準電位、Ｅ２・・・下位基準電位、■
。ＩＩ ｖｏｗ・・・電圧比較回路出力、ＰＤＩ＋
ＰＤ＊・・・パワーダウン端子鵬ゝ
の第２実施例の回路図、第３図は第２実施例の効果を説
明するための被比較アナログ信号の一例を示す図、第４
図は従来のウィンド型電圧比較回路の回路図である。 １・・・第１電圧比較回路、２・・・第２電圧比較回路
、３・・・インバータ、Ｖ、Ｎ・・・被比較アナログ信
号、ＶＩＮ＋ ＋ ■ＩＮ□・・・非反転入力端子、
Ｅ、・・・上位基準電位、Ｅ２・・・下位基準電位、■
。ＩＩ ｖｏｗ・・・電圧比較回路出力、ＰＤＩ＋
ＰＤ＊・・・パワーダウン端子鵬ゝ
Claims (1)
- 【特許請求の範囲】 １、それぞれ異なる基準電位を有する複数個の電圧比較
回路を有し、これらの電圧比較回路にそれぞれ被比較ア
ナログ信号を入力させるようにしたウインド型電圧比較
回路において、すくなくとも一の電圧比較回路をパワー
ダウン端子を有するもので構成し、このパワーダウン端
子に他の電圧比較回路の出力を入力させるように接続し
たことを特徴とするウインド型電圧比較回路。 ２、被比較アナログ信号を上位基準電位と比較する第１
の電圧比較回路と、被比較アナログ信号を下位基準電位
と比較する第２の電圧比較回路とをそれぞれパワーダウ
ン端子を有する電圧比較回路で構成し、前記第１の電圧
比較回路の出力を第２の電圧比較回路のパワーダウン端
子に入力させ、第２の電圧比較回路の出力を反転して第
１の電圧比較回路のパワーダウン端子に入力させるよう
に構成してなるウインド型電圧比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28120390A JPH04157372A (ja) | 1990-10-19 | 1990-10-19 | ウインド型電圧比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28120390A JPH04157372A (ja) | 1990-10-19 | 1990-10-19 | ウインド型電圧比較回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04157372A true JPH04157372A (ja) | 1992-05-29 |
Family
ID=17635791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28120390A Pending JPH04157372A (ja) | 1990-10-19 | 1990-10-19 | ウインド型電圧比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04157372A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0706263A1 (en) * | 1994-08-31 | 1996-04-10 | Nec Corporation | Comparator circuit operating on variable current |
| US7196944B2 (en) | 2001-12-27 | 2007-03-27 | Kabushiki Kaisha Toshiba | Voltage detection circuit control device, memory control device with the same, and memory card with the same |
| WO2008142812A1 (ja) * | 2007-05-22 | 2008-11-27 | Murata Manufacturing Co., Ltd. | レベルメータ装置およびセンサ |
| CN106771518A (zh) * | 2016-12-09 | 2017-05-31 | 圣邦微电子（北京）股份有限公司 | 一种降低功耗的级联触发式电流比较电路 |
| CN110673190A (zh) * | 2019-09-06 | 2020-01-10 | 宁波大学 | 一种简单的SiPM PET成像系统接口电路 |
-
1990
- 1990-10-19 JP JP28120390A patent/JPH04157372A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0706263A1 (en) * | 1994-08-31 | 1996-04-10 | Nec Corporation | Comparator circuit operating on variable current |
| US5642062A (en) * | 1994-08-31 | 1997-06-24 | Nec Corporation | Comparator circuit operating on variable current |
| US7196944B2 (en) | 2001-12-27 | 2007-03-27 | Kabushiki Kaisha Toshiba | Voltage detection circuit control device, memory control device with the same, and memory card with the same |
| WO2008142812A1 (ja) * | 2007-05-22 | 2008-11-27 | Murata Manufacturing Co., Ltd. | レベルメータ装置およびセンサ |
| CN106771518A (zh) * | 2016-12-09 | 2017-05-31 | 圣邦微电子（北京）股份有限公司 | 一种降低功耗的级联触发式电流比较电路 |
| CN110673190A (zh) * | 2019-09-06 | 2020-01-10 | 宁波大学 | 一种简单的SiPM PET成像系统接口电路 |
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