JPS6333013A - アナログ／デイジタル変換器 - Google Patents
アナログ／デイジタル変換器Info
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- JPS6333013A JPS6333013A JP17474186A JP17474186A JPS6333013A JP S6333013 A JPS6333013 A JP S6333013A JP 17474186 A JP17474186 A JP 17474186A JP 17474186 A JP17474186 A JP 17474186A JP S6333013 A JPS6333013 A JP S6333013A
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- 239000000284 extract Substances 0.000 claims 1
- 230000002194 synthesizing effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 238000013139 quantization Methods 0.000 description 4
- 230000008094 contradictory effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアナログ／ディジタル（以後Ａ ／ Ｄと略す
）変換器に関し、さらに詳しくは複数の入力を同時にＡ
／ Ｄ変換するとともに、モードの切シ換えによって
単一の入力をよシ高い精庵でＡ ／ Ｄ変換するＡ ／
Ｄ変換器に関する。
）変換器に関し、さらに詳しくは複数の入力を同時にＡ
／ Ｄ変換するとともに、モードの切シ換えによって
単一の入力をよシ高い精庵でＡ ／ Ｄ変換するＡ ／
Ｄ変換器に関する。
従来、低い分解能のＡ ／ Ｄ変換器を複数用いて。
よ９分解能の高いＡ ／ Ｄ変換器を得る一つの方法と
して、２つのＡ ／ ｖ変換器全縦列接続する方法があ
った。この方法は例えば全並列型と呼ばれるｐ、 ／
Ｄ変換器に使用する事が多い。第３図にそのような従来
のＡ／Ｄ変換器の構成例を示す。第３図の回路において
は、２つの６ビツト分解能のＡ／Ｄ変換器は７ビツトの
分解能を有するＡ／Ｄ変換器を構成するとともに、スイ
ッチを切替える事で独立した２つの６ビツトのＡ／Ｄ変
換器を構成する事も可能である。第３図中、１０１は第
１の入力端子、１０２は第２の入力端子、１ｏ３は第１
の基準電圧端子、１０４は第２の基準電圧端子、１ｏ５
は抵抗性素子Ｒ３０１〜Ｒ３６４よ構成る第１の抵抗網
、１０６は抵抗性素子Ｒ４０１〜Ｒ４６４より成る第２
の抵抗網、１１１〜１１４はスイッチ素子、１ｏ８は抵
抗網１０６によシ発生した基準電圧群と、入力端子１０
１に印加された入力信号とを比較し。
して、２つのＡ ／ ｖ変換器全縦列接続する方法があ
った。この方法は例えば全並列型と呼ばれるｐ、 ／
Ｄ変換器に使用する事が多い。第３図にそのような従来
のＡ／Ｄ変換器の構成例を示す。第３図の回路において
は、２つの６ビツト分解能のＡ／Ｄ変換器は７ビツトの
分解能を有するＡ／Ｄ変換器を構成するとともに、スイ
ッチを切替える事で独立した２つの６ビツトのＡ／Ｄ変
換器を構成する事も可能である。第３図中、１０１は第
１の入力端子、１０２は第２の入力端子、１ｏ３は第１
の基準電圧端子、１０４は第２の基準電圧端子、１ｏ５
は抵抗性素子Ｒ３０１〜Ｒ３６４よ構成る第１の抵抗網
、１０６は抵抗性素子Ｒ４０１〜Ｒ４６４より成る第２
の抵抗網、１１１〜１１４はスイッチ素子、１ｏ８は抵
抗網１０６によシ発生した基準電圧群と、入力端子１０
１に印加された入力信号とを比較し。
６ピントのディジタル出力Ｃ６〜ｃ１とオーバフロー出
力Ｃ６Ｖに変換する第１のＡ／Ｄ変換器、１ｏ７は抵抗
網１０５によシ発生した基準電圧群と、入力端子１０１
又は１０２に印加された入力信号のいずれか一方のスイ
ッチ１１１又は１１４で選ばれた信号とを比較し、６ビ
ツトのディジタル出力Ｄ６〜Ｄ１に変換する第２ＯＡ／
Ｄ変換器、１ｏ９はＡ／Ｄ変換器１０８のディジタル出
力０６〜ＣＩ。
力Ｃ６Ｖに変換する第１のＡ／Ｄ変換器、１ｏ７は抵抗
網１０５によシ発生した基準電圧群と、入力端子１０１
又は１０２に印加された入力信号のいずれか一方のスイ
ッチ１１１又は１１４で選ばれた信号とを比較し、６ビ
ツトのディジタル出力Ｄ６〜Ｄ１に変換する第２ＯＡ／
Ｄ変換器、１ｏ９はＡ／Ｄ変換器１０８のディジタル出
力０６〜ＣＩ。
オーバフロー出力Ｃ８Ｖと、Ａ／Ｄ変換器１０７のディ
ジタル出力Ｄ６〜Ｄ１より、第３のディジタル出力Ｅ７
〜Ｅ１を発生する論理回路、１１０はＡ／Ｄ変換器１０
７．１０８ 、論理回路１０９．スイッチ素子１１１〜
１１４を制御する制御回路である。
ジタル出力Ｄ６〜Ｄ１より、第３のディジタル出力Ｅ７
〜Ｅ１を発生する論理回路、１１０はＡ／Ｄ変換器１０
７．１０８ 、論理回路１０９．スイッチ素子１１１〜
１１４を制御する制御回路である。
以下、同図に従って従来例の回路の動作をより詳細に説
明する。前述したように、第３図の回路には動作モード
として６ビツ）Ａ／Ｄ変換２回路のモードと、７ビツ）
Ａ／Ｄ変換のモードが存在する。
明する。前述したように、第３図の回路には動作モード
として６ビツ）Ａ／Ｄ変換２回路のモードと、７ビツ）
Ａ／Ｄ変換のモードが存在する。
まず、６ビツ）Ａ／Ｄ変換変換路回路モード、制御回路
１１０からの信号により、スイッチ１１１゜１１２は閉
じられ、スイッチ１１４は開かれ、スイッチ１１３は基
準電圧端子１０３に接続され。
１１０からの信号により、スイッチ１１１゜１１２は閉
じられ、スイッチ１１４は開かれ、スイッチ１１３は基
準電圧端子１０３に接続され。
論理回路１０９はＤ６〜Ｄ１をそのままＥ６〜Ｅ１とす
るようになっている。この状態では、入力端子１０１に
印加された第１の変換入力をＡ／Ｄ変換器１０８によシ
ロビットのディジタル出力０６〜Ｃ１に変換すると同時
に、入力端子１０２に印加された第２の変換入力をＡ／
Ｄ変換器１０７により６ビツトのディジタル出力Ｅ６〜
Ｅｌに変換するように回路が動作することがわかる。つ
まり、第３図の回路は互いに独立した２つの６ビツ）Ａ
／Ｄ変換器として動作する。
るようになっている。この状態では、入力端子１０１に
印加された第１の変換入力をＡ／Ｄ変換器１０８によシ
ロビットのディジタル出力０６〜Ｃ１に変換すると同時
に、入力端子１０２に印加された第２の変換入力をＡ／
Ｄ変換器１０７により６ビツトのディジタル出力Ｅ６〜
Ｅｌに変換するように回路が動作することがわかる。つ
まり、第３図の回路は互いに独立した２つの６ビツ）Ａ
／Ｄ変換器として動作する。
次に、７ビツ）ｋ／Ｄ変換器モードの時、制御回路１１
０からの信号によシ、スイッチ１１１．１１２は開かれ
、スイッチ１１４は閉じられ、スイッチ１１３はＲ３６
４側に接続され、論理回路１０９はＡ／Ｄ変換器１０８
のオーバフロー出力ｃ。ｖが′０”の時はＡ ／ Ｄ変
換器１０８のディジタル出力ｃ６〜Ｃ１をＥ６〜Ｅｌと
し、Ｃｏｖがｎ１＃の時はＡ ／ Ｄ変換器１０７のデ
ィジタル出力Ｄ６〜Ｄ１ｉＥ６〜Ｅ１とし、Ｒ７はＣ８
Ｖと同じ出力を常に出力するようになっている。この状
態では、Ａ／Ｄ変換器１０８と、 Ａ／Ｄ変換器１０７
はともに入力端子１０１に印加された変換入力ｉ Ａ
／ Ｄ変換する。
０からの信号によシ、スイッチ１１１．１１２は開かれ
、スイッチ１１４は閉じられ、スイッチ１１３はＲ３６
４側に接続され、論理回路１０９はＡ／Ｄ変換器１０８
のオーバフロー出力ｃ。ｖが′０”の時はＡ ／ Ｄ変
換器１０８のディジタル出力ｃ６〜Ｃ１をＥ６〜Ｅｌと
し、Ｃｏｖがｎ１＃の時はＡ ／ Ｄ変換器１０７のデ
ィジタル出力Ｄ６〜Ｄ１ｉＥ６〜Ｅ１とし、Ｒ７はＣ８
Ｖと同じ出力を常に出力するようになっている。この状
態では、Ａ／Ｄ変換器１０８と、 Ａ／Ｄ変換器１０７
はともに入力端子１０１に印加された変換入力ｉ Ａ
／ Ｄ変換する。
この時、Ａ／Ｄ変換器１０８は変換入力の下半分の範囲
の６ビツト分を受は持ち、Ａ／Ｄ変換器１０７は変換入
力の上半分の範囲の６ビツト分を受は持つ。変換入力が
Ａ／Ｄ変換器１０８の変換の範囲にある時には、Ａ／Ｄ
変換器１０８のオーバフロー出力ＣＯＶは０”で、Ｅ６
〜Ｅ１の出力にはＣ６〜ｃ１が現れる。又、最上位ビッ
トＥ７は０”になる。
の６ビツト分を受は持ち、Ａ／Ｄ変換器１０７は変換入
力の上半分の範囲の６ビツト分を受は持つ。変換入力が
Ａ／Ｄ変換器１０８の変換の範囲にある時には、Ａ／Ｄ
変換器１０８のオーバフロー出力ＣＯＶは０”で、Ｅ６
〜Ｅ１の出力にはＣ６〜ｃ１が現れる。又、最上位ビッ
トＥ７は０”になる。
変換入力がＡ／Ｄ変換器１０７の変換の範囲にあル時に
は、Ａ／Ｄ変換器１０８のオーバフロー出力Ｃ０Ｖは′
１”となり、 Ｅ６〜Ｅ１にはＤ６〜Ｄ１が現れる。又
、最上位ピッ）Ｒ７は′１”となる。この結果、Ａ／Ｄ
変換器１０８とＡ／Ｄ変換器１０７は合わせて７ビツト
のＡ／Ｄ変換器として動作することがわかる。
は、Ａ／Ｄ変換器１０８のオーバフロー出力Ｃ０Ｖは′
１”となり、 Ｅ６〜Ｅ１にはＤ６〜Ｄ１が現れる。又
、最上位ピッ）Ｒ７は′１”となる。この結果、Ａ／Ｄ
変換器１０８とＡ／Ｄ変換器１０７は合わせて７ビツト
のＡ／Ｄ変換器として動作することがわかる。
第３図に示すような抵抗網に、］ｌｌ）漸増する基準電
圧群と変換入力を比較するＡ／Ｄ変換器は９以上のよう
に容易に分解能を上げられる他に、単調性が保証しやす
い、微分非直線性が良い等の利点を持っている。
圧群と変換入力を比較するＡ／Ｄ変換器は９以上のよう
に容易に分解能を上げられる他に、単調性が保証しやす
い、微分非直線性が良い等の利点を持っている。
さて、抵抗網により漸増する基準電圧群を発生するＡ／
Ｄ変換器においては、その抵抗網の設計が重要な要素の
一つとなる。抵抗網はその消費電力は一般に応用回路上
手さいほうが好ましい。又。
Ｄ変換器においては、その抵抗網の設計が重要な要素の
一つとなる。抵抗網はその消費電力は一般に応用回路上
手さいほうが好ましい。又。
信頼性上抵抗性素子で消費される電力には上限があるの
で、大きな電流が流れる場合、その分抵抗性素子の寸法
も大きくしなければならず、小型化が難しくなるため、
やはり消費電力が小さいほうが好ましい。従って、抵抗
性素子の抵抗値は、消費電力及び信頼性の面からは、電
流値が小さくなるよう大きな値に設定しだい。
で、大きな電流が流れる場合、その分抵抗性素子の寸法
も大きくしなければならず、小型化が難しくなるため、
やはり消費電力が小さいほうが好ましい。従って、抵抗
性素子の抵抗値は、消費電力及び信頼性の面からは、電
流値が小さくなるよう大きな値に設定しだい。
一方、Ａ／Ｄ変換器内部の比較回路の入力バイアス電流
もやはシ抵抗網を流れるので、抵抗網を流れる電流には
その分課差が生じる。この誤差は直接基準電圧群の精度
に影響するので、抵抗網を流れる電流はこの入力バイア
ス電流による誤差が十分小さくなるような大きさに設定
しなくてはならない。従って抵抗網の抵抗性素子の抵抗
値は消費電力の点からは大きいほうが良いが、基準電圧
群の精度の点からは小さいほうが良いという相反する面
をもち２両者を考慮しながら抵抗値は決定される。
もやはシ抵抗網を流れるので、抵抗網を流れる電流には
その分課差が生じる。この誤差は直接基準電圧群の精度
に影響するので、抵抗網を流れる電流はこの入力バイア
ス電流による誤差が十分小さくなるような大きさに設定
しなくてはならない。従って抵抗網の抵抗性素子の抵抗
値は消費電力の点からは大きいほうが良いが、基準電圧
群の精度の点からは小さいほうが良いという相反する面
をもち２両者を考慮しながら抵抗値は決定される。
ところで、上述した従来のＡ／Ｄ変換器では基準電圧端
子１０３の電位をｖ１０３＋基準電圧端子１０４の電位
をＶ１０４１抵抗性素子Ｒ３０１〜Ｒ３６４。
子１０３の電位をｖ１０３＋基準電圧端子１０４の電位
をＶ１０４１抵抗性素子Ｒ３０１〜Ｒ３６４。
Ｒ４０１〜Ｒ４６４の抵抗値をすべてＲと仮定すると。
その回路動作の説明から明らかなように、７ビソトＡ／
Ｄ変換モードでは各抵抗性素子を流れる電流■１は Ｉ＋＝（Ｖ２Ｏ３Ｖ２Ｏ３）／１２８Ｒ各抵抗性素子に
かかる電圧Δｖ１は ΔＶｔ ＝（Ｖ２Ｏ３Ｖ２Ｏ３）’１２８であり、各抵
抗性素子で消費される電力はΔ■１． Ｘ ＩＩ” （
Ｖｔｏ３−ｖｌｏ４）Δ６３８４ Ｒとなるのに対して
６ビノトＡ／Ｄ変換２回路モードでは各抵抗性素子を流
れる電流Ｉ２は Ｉ２ ＝（Ｖｔｏ３＝Ｖｘｏ４）／６４Ｒ各抵抗性素子
にかかる電圧Δｖ２は ΔＶ２ ＝（Ｖ２Ｏ３Ｖ２Ｏ３）／６４であり、各抵抗
性素子で消費される電力はΔＶｚ Ｘ Ｉ２ ＝（Ｖ２
Ｏ３−Ｖ２Ｏ３） ／４０９６Ｒとなり４倍になる。従
って抵抗性素子の寸法は６ビノ）Ａ／Ｄ変換変換路回路
モード消費電力により最小値が決まる。
Ｄ変換モードでは各抵抗性素子を流れる電流■１は Ｉ＋＝（Ｖ２Ｏ３Ｖ２Ｏ３）／１２８Ｒ各抵抗性素子に
かかる電圧Δｖ１は ΔＶｔ ＝（Ｖ２Ｏ３Ｖ２Ｏ３）’１２８であり、各抵
抗性素子で消費される電力はΔ■１． Ｘ ＩＩ” （
Ｖｔｏ３−ｖｌｏ４）Δ６３８４ Ｒとなるのに対して
６ビノトＡ／Ｄ変換２回路モードでは各抵抗性素子を流
れる電流Ｉ２は Ｉ２ ＝（Ｖｔｏ３＝Ｖｘｏ４）／６４Ｒ各抵抗性素子
にかかる電圧Δｖ２は ΔＶ２ ＝（Ｖ２Ｏ３Ｖ２Ｏ３）／６４であり、各抵抗
性素子で消費される電力はΔＶｚ Ｘ Ｉ２ ＝（Ｖ２
Ｏ３−Ｖ２Ｏ３） ／４０９６Ｒとなり４倍になる。従
って抵抗性素子の寸法は６ビノ）Ａ／Ｄ変換変換路回路
モード消費電力により最小値が決まる。
一方、抵抗網を流れるＡ／Ｄ変換器内部の比較回路の入
力バイアス電流は、７ピノトＡ／Ｄ変換モ一ド時には、
比較回路１２８個分に達するのに対して、６ビツ）Ａ／
Ｄ変換変換路回路モード比較回路６４個分であるので、
同一の基準電圧群の精度を得るには、７ビソ）Ａ／Ｄ変
換モードのほうが６ビノトＡ／Ｄ変換２回路モードより
難しいことがわかる。さらに、７ビソ）Ａ／Ｄ変換の精
度を得るには１通常基準電圧群の誤差は約０４％（１／
２８＃０．００４）以内である事が要求されるのに対し
て。
力バイアス電流は、７ピノトＡ／Ｄ変換モ一ド時には、
比較回路１２８個分に達するのに対して、６ビツ）Ａ／
Ｄ変換変換路回路モード比較回路６４個分であるので、
同一の基準電圧群の精度を得るには、７ビソ）Ａ／Ｄ変
換モードのほうが６ビノトＡ／Ｄ変換２回路モードより
難しいことがわかる。さらに、７ビソ）Ａ／Ｄ変換の精
度を得るには１通常基準電圧群の誤差は約０４％（１／
２８＃０．００４）以内である事が要求されるのに対し
て。
６ビノトＡ／Ｄ変換の精度を得るには誤差は約０．８％
（１／２ ＝０．００８）で良いので、従来のＡ／Ｄ
変換器では、７ビノ）Ａ／Ｄ変換モード時に要求される
精度を満たすよう抵抗網を設計しなくてはならない。従
って従来のＡ／Ｄ変換器では抵抗網は７ビ：／）Ａ／Ｄ
変換の精度が達成できる程度に抵抗性素子の抵抗値を小
さくするとともに、その寸法は７ビノトＡ／Ｄ変換モ一
ド時の４倍の消費電力に耐えるよう設計されねばならず
、大きなものとなるという問題とともに、６ビノトＡ／
Ｄ変換２回路モードでは消費電力が４倍になるという問
題があった。
（１／２ ＝０．００８）で良いので、従来のＡ／Ｄ
変換器では、７ビノ）Ａ／Ｄ変換モード時に要求される
精度を満たすよう抵抗網を設計しなくてはならない。従
って従来のＡ／Ｄ変換器では抵抗網は７ビ：／）Ａ／Ｄ
変換の精度が達成できる程度に抵抗性素子の抵抗値を小
さくするとともに、その寸法は７ビノトＡ／Ｄ変換モ一
ド時の４倍の消費電力に耐えるよう設計されねばならず
、大きなものとなるという問題とともに、６ビノトＡ／
Ｄ変換２回路モードでは消費電力が４倍になるという問
題があった。
又、従来のＡ／Ｄ変換器においては、抵抗網の接続を切
替えるスイッチが必要であったが、このスイッチは導通
時の抵抗値などが抵抗網の特性に影響を与え、基準電圧
群の精度を損うという問題もあった。
替えるスイッチが必要であったが、このスイッチは導通
時の抵抗値などが抵抗網の特性に影響を与え、基準電圧
群の精度を損うという問題もあった。
本発明はこれらの問題に鑑みてなされたもので。
その目的とする所は複数の入力を同時にＡ／Ｄ変換する
とともに、モードの切替えに二って単一の入力をより高
い精度でＡ／Ｄ変換するＡ／Ｄ変換器において、高い精
度でのＡ／Ｄ変換より低い精度でのＡ／Ｄ変換に移る時
に、基準電正群発生用の抵抗網で消費される電力が変化
せず、従って抵抗網の抵抗性素子の小型が可能で、且つ
、基準電圧群の精度を損ねるようなスイッチを不要とし
たＡ／Ｄ変換器を提供することにある。
とともに、モードの切替えに二って単一の入力をより高
い精度でＡ／Ｄ変換するＡ／Ｄ変換器において、高い精
度でのＡ／Ｄ変換より低い精度でのＡ／Ｄ変換に移る時
に、基準電正群発生用の抵抗網で消費される電力が変化
せず、従って抵抗網の抵抗性素子の小型が可能で、且つ
、基準電圧群の精度を損ねるようなスイッチを不要とし
たＡ／Ｄ変換器を提供することにある。
このような目的を達成するだめの２本発明のＡ／Ｄ変換
器は漸増する基準電圧群を発生する抵抗網と、第１の入
力端子と第２の入力端子と、前記抵抗網の基準電圧群を
漸増する順に交互に取り出し第１と第２の基準電圧群と
する手段と、前記第１の基準電圧群と前記第１の入力端
子に印加された第１の変換入力信号とを比較しＡ／Ｄ変
換を行う第１のＡ／Ｄ変換器と、前記第２の基準電圧群
と第２の変換入力とを比較しＡ／Ｄ変換を行う第２のＡ
／Ｄ変換器と、前記第２の変換入力信号を前記第１の入
力端子に印加された電圧又は前記第２の入力端子に印加
された電圧とするスイッチ手段と、前記第１のＡ／Ｄ変
換器のディジタル出力と前記第２のＡ／Ｄ変換器のデジ
タル出力を合成して第３のディジタル出力を得る論理回
路と、前記第１のＡ／Ｄ変換器、前記第２のＡ／Ｄ変換
器。
器は漸増する基準電圧群を発生する抵抗網と、第１の入
力端子と第２の入力端子と、前記抵抗網の基準電圧群を
漸増する順に交互に取り出し第１と第２の基準電圧群と
する手段と、前記第１の基準電圧群と前記第１の入力端
子に印加された第１の変換入力信号とを比較しＡ／Ｄ変
換を行う第１のＡ／Ｄ変換器と、前記第２の基準電圧群
と第２の変換入力とを比較しＡ／Ｄ変換を行う第２のＡ
／Ｄ変換器と、前記第２の変換入力信号を前記第１の入
力端子に印加された電圧又は前記第２の入力端子に印加
された電圧とするスイッチ手段と、前記第１のＡ／Ｄ変
換器のディジタル出力と前記第２のＡ／Ｄ変換器のデジ
タル出力を合成して第３のディジタル出力を得る論理回
路と、前記第１のＡ／Ｄ変換器、前記第２のＡ／Ｄ変換
器。
前記スイッチ手段及び前記論理回路の動作を制御する制
御回路を含んで構成される。
御回路を含んで構成される。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。第１図にお
いて、１は第１の入力端子、２は第２の入力端子、３は
第１の基準電圧端子、４は第２の基準電圧端子、５は抵
抗性素子ＲＩＯＩ〜Ｒ１６４。
いて、１は第１の入力端子、２は第２の入力端子、３は
第１の基準電圧端子、４は第２の基準電圧端子、５は抵
抗性素子ＲＩＯＩ〜Ｒ１６４。
Ｒ２０１〜Ｒ２６４より成る抵抗網である。６及び７は
６ビツトのＡ／Ｄ変換器であり、おのおの抵抗網５より
取り出された漸増する基準電圧群を交互に基準電圧とし
て取り込んでいる。Ａ／Ｄ変換器６は入力端子１に印加
された電圧を変換入力信号として取り込み、６ビツトの
ディジタル出力Ｂ６〜Ｂ１として出力する。Ａ／Ｄ変換
器７はスイッチ１０により入力端子１又は入力端子２に
印加された電圧の一方を選択して変換入力信号として取
り込み、６ビツトのディジタル出力Ａ６〜Ａ１として出
力する。８はＡ／Ｄ変換器６の出力Ｂ６〜Ｂ１のうちの
最下位ビットであるＢ１と、Ａ／Ｄ変換器７の出力Ａ６
〜Ａ１のうちの最下位ピントであるＡ１との排他的論理
和をとり、 ＡＯとして出力する論理回路である。９は
制御回路で、スイッチ素子１０゜Ａ／Ｄ変換器６ 、Ａ
／Ｄ変換器７及び論理回路８の動作を制御する。
６ビツトのＡ／Ｄ変換器であり、おのおの抵抗網５より
取り出された漸増する基準電圧群を交互に基準電圧とし
て取り込んでいる。Ａ／Ｄ変換器６は入力端子１に印加
された電圧を変換入力信号として取り込み、６ビツトの
ディジタル出力Ｂ６〜Ｂ１として出力する。Ａ／Ｄ変換
器７はスイッチ１０により入力端子１又は入力端子２に
印加された電圧の一方を選択して変換入力信号として取
り込み、６ビツトのディジタル出力Ａ６〜Ａ１として出
力する。８はＡ／Ｄ変換器６の出力Ｂ６〜Ｂ１のうちの
最下位ビットであるＢ１と、Ａ／Ｄ変換器７の出力Ａ６
〜Ａ１のうちの最下位ピントであるＡ１との排他的論理
和をとり、 ＡＯとして出力する論理回路である。９は
制御回路で、スイッチ素子１０゜Ａ／Ｄ変換器６ 、Ａ
／Ｄ変換器７及び論理回路８の動作を制御する。
基準電圧端子３に印加される電位をｖ３．基準電圧端子
４に印加される電位をｖ４とし、抵抗性素子Ｒ１０１〜
Ｒ１６４、Ｒ２０１〜Ｒ２６４の抵抗値がすべて等しい
とすると、抵抗性素子−個描シの電圧降下量Δは Δ＝ （Ｖａ Ｖ４ ）／１２８ となりＡ／Ｄ変換器６及びＡ／Ｄ変換器７の変換特性は
第２図のようになっている。
４に印加される電位をｖ４とし、抵抗性素子Ｒ１０１〜
Ｒ１６４、Ｒ２０１〜Ｒ２６４の抵抗値がすべて等しい
とすると、抵抗性素子−個描シの電圧降下量Δは Δ＝ （Ｖａ Ｖ４ ）／１２８ となりＡ／Ｄ変換器６及びＡ／Ｄ変換器７の変換特性は
第２図のようになっている。
以下第１図と第２図を用いて本発明についてより詳細に
説明する。
説明する。
まず６ビソ）Ａ／Ｄ変換変換路回路モード、制御回路９
からの信号によシスイッチ１０は入力端子２の側に接続
される。このとき、第２図よｐ Ａ／Ｄ変換器６は入力
端子１に印加される変換入力信号を変換入力信号を超え
ない最大のｖ４＋２・ｎＢ・Δ（ｎＢ＝０〜６３）のデ
ィジタル量に量子化する６ビツトのＡ／Ｄ変換器として
動作し、 ｎＢはＢ６〜Ｂ１の２進法として得られる。
からの信号によシスイッチ１０は入力端子２の側に接続
される。このとき、第２図よｐ Ａ／Ｄ変換器６は入力
端子１に印加される変換入力信号を変換入力信号を超え
ない最大のｖ４＋２・ｎＢ・Δ（ｎＢ＝０〜６３）のデ
ィジタル量に量子化する６ビツトのＡ／Ｄ変換器として
動作し、 ｎＢはＢ６〜Ｂ１の２進法として得られる。
又Ａ／Ｄ変換器７は入力端子２に印加される変換入力信
号を変換入力信号を超えない最大のｖ４＋（１＋２・ｎ
Ａ）・Δ（ｎＡ＝。
号を変換入力信号を超えない最大のｖ４＋（１＋２・ｎ
Ａ）・Δ（ｎＡ＝。
〜６３）のディジタル量に量子化する６ビツトのＡ／Ｄ
変換器として動作し、ｎＡはＡ６〜Ａ１の２進数として
得られる。このように６ビツトＡ／Ｄ変換２回路モード
の時は、Ａ／Ｄ変換器６とＡ／Ｄ変換器７はおのおの独
立した６ビツトのＡ／Ｄ変換器として動作する。
変換器として動作し、ｎＡはＡ６〜Ａ１の２進数として
得られる。このように６ビツトＡ／Ｄ変換２回路モード
の時は、Ａ／Ｄ変換器６とＡ／Ｄ変換器７はおのおの独
立した６ビツトのＡ／Ｄ変換器として動作する。
次に、７ピツ）Ａ／Ｄ変換モードの時には、制御回路９
からの信号によりスイッチ１０は入力端子１の側に接続
される。この時Ａ／Ｄ変換器６及びＡ／Ｄ変換器７はと
もに入力端子１に印加された変換入力をＡ／Ｄ交換する
。ところで第２図から理解できるようにＡ／Ｄ変換器６
とＡ／Ｄ変換器７の量子化レベルの間にはΔの差がある
ため、 Ａ／Ｄ変換器６の出力Ｂ６〜Ｂ１のうちの最下
位ピッ）Ｂｌと、Ａ／Ｄ変換器７の出力Ａ６〜Ａ１のう
ちの最下位ビットＡ１を比較することで量子化ステップ
をΔに設定できる。これには７ビツト時の最下位ビット
としてＡＯを設定し第２図よ、９ＡＩとＢ１のどちらか
一方が“０”でもう一方が“１”である時、 ＡＯを“
１”とし、 ＡＩとＢ１がともに°′０“又は“１”の
時ＡＯを”０”とすれば良い。つまりＡＯはＡ１とＢ１
の排他的論理和とすれば良いことがわかる。このように
する事で第１図の回路では入力端子１に印加された変換
入力信号は、変換入力信号を超えない最大のＶ４＋ｎ、
・Δ（ｎｃ＝Ｏ〜１２６）のディジタル量に量子化する
７ビツトのＡ／Ｄ変換器として動作し。
からの信号によりスイッチ１０は入力端子１の側に接続
される。この時Ａ／Ｄ変換器６及びＡ／Ｄ変換器７はと
もに入力端子１に印加された変換入力をＡ／Ｄ交換する
。ところで第２図から理解できるようにＡ／Ｄ変換器６
とＡ／Ｄ変換器７の量子化レベルの間にはΔの差がある
ため、 Ａ／Ｄ変換器６の出力Ｂ６〜Ｂ１のうちの最下
位ピッ）Ｂｌと、Ａ／Ｄ変換器７の出力Ａ６〜Ａ１のう
ちの最下位ビットＡ１を比較することで量子化ステップ
をΔに設定できる。これには７ビツト時の最下位ビット
としてＡＯを設定し第２図よ、９ＡＩとＢ１のどちらか
一方が“０”でもう一方が“１”である時、 ＡＯを“
１”とし、 ＡＩとＢ１がともに°′０“又は“１”の
時ＡＯを”０”とすれば良い。つまりＡＯはＡ１とＢ１
の排他的論理和とすれば良いことがわかる。このように
する事で第１図の回路では入力端子１に印加された変換
入力信号は、変換入力信号を超えない最大のＶ４＋ｎ、
・Δ（ｎｃ＝Ｏ〜１２６）のディジタル量に量子化する
７ビツトのＡ／Ｄ変換器として動作し。
ｎｃは八６〜ＡＯの２進数として得られる。
以上のように２本発明のＡ ／ Ｄ変換器は複数の入力
を同時にＡ／Ｄ変換するとともに、モードの切シ換えに
よって単一の入力をよシ高い精度でＡ ／ Ｄ変換する
ことも可能であることが理解できる。
を同時にＡ／Ｄ変換するとともに、モードの切シ換えに
よって単一の入力をよシ高い精度でＡ ／ Ｄ変換する
ことも可能であることが理解できる。
ところで本発明のＡ ／ Ｄ変換器の場合、第３図の従
来例と異シ、基準電圧群を発生する抵抗網に流れる電流
はその変換モードによらず一定である事が上述の説明よ
シわかる。従って、従来例のような高い精度のＡ／Ｄ変
換モードよフ低い精度のＡ ／ Ｄ変換モードに移る時
に消費電力が増大する事はなく、抵抗性素子の寸法は高
い精度のＡ ／ Ｄ変換モード時に必要な精度と消費電
力２得るための大きさとするだけで十分であシ、小型化
が可能となる。又、第１図の例からもわかるように１本
発明のＡ／Ｄ変換器の抵抗網にはその基準電圧群の精度
を損うようなスイッチは使用されておらず。
来例と異シ、基準電圧群を発生する抵抗網に流れる電流
はその変換モードによらず一定である事が上述の説明よ
シわかる。従って、従来例のような高い精度のＡ／Ｄ変
換モードよフ低い精度のＡ ／ Ｄ変換モードに移る時
に消費電力が増大する事はなく、抵抗性素子の寸法は高
い精度のＡ ／ Ｄ変換モード時に必要な精度と消費電
力２得るための大きさとするだけで十分であシ、小型化
が可能となる。又、第１図の例からもわかるように１本
発明のＡ／Ｄ変換器の抵抗網にはその基準電圧群の精度
を損うようなスイッチは使用されておらず。
精度の向上が可能である。
以上説明したように２本発明によれば複数の入力を同時
にＡ／Ｄ変換するとともに、モードの切替えによって単
一の入力をよシ高い精度でＡ／Ｄ変換するＡ ／ Ｄ変
換器において、高い精度でのＡ／Ｄ変換より低い精度で
のＡ／Ｄ変換に移る時に、基準電正群発生用の抵抗網で
消費される電力が変化せず、従って抵抗網の抵抗性素子
の小型化が可能で。
にＡ／Ｄ変換するとともに、モードの切替えによって単
一の入力をよシ高い精度でＡ／Ｄ変換するＡ ／ Ｄ変
換器において、高い精度でのＡ／Ｄ変換より低い精度で
のＡ／Ｄ変換に移る時に、基準電正群発生用の抵抗網で
消費される電力が変化せず、従って抵抗網の抵抗性素子
の小型化が可能で。
且つ基準電圧群の精度を損ねるようなスイッチを不要と
したＡ／Ｄ変換器を提供することができる。
したＡ／Ｄ変換器を提供することができる。
なお９本発明のＡ／Ｄ変換器は比較回路の入力が差動型
である事、基準電圧群の精度は抵抗性素子の相対精度で
決まる事などによシ、集積回路化するのに極めて適して
いるという特徴も持っておシ、その利用分野は広く、そ
の利益は多大なものである。
である事、基準電圧群の精度は抵抗性素子の相対精度で
決まる事などによシ、集積回路化するのに極めて適して
いるという特徴も持っておシ、その利用分野は広く、そ
の利益は多大なものである。
第１図は本発明のＡ／Ｄ変換器の一実施例の構成図、第
２図は第１図のＡ／Ｄ変換器の変換出力の例を示す図、
第３図は従来のＡ／Ｄ変換器の一例の構成図である。 １・・・第１の入力端子、２・・・第２の入力端子、３
・・・第１の基準電圧端子、４・・・第２の基準電圧端
子。 ５・・・抵抗網、 ＲＩＯＩ 〜Ｒ１６４、Ｒ２０１〜
Ｒ２６４−・・抵抗性素子、６・・・第１のＡ／Ｄ変換
器、７・・・第２のＡ／Ｄ変換器、８・・・論理回路、
９・・・制御回路、１０・・・スイッチ素子、Ａ６〜Ａ
Ｏ、Ｂ６〜Ｂ１・・・−ディジタル出力端子。 ８６〜Ｂ１ Ａ６〜Ａ７ Ａα 酔立災 第２図 ＋２８ 変換入力 ８６〜Ｂ１ Ａ６〜ＡＩ Ａａ
（ｉＢｌＯＡ＋）第３図
２図は第１図のＡ／Ｄ変換器の変換出力の例を示す図、
第３図は従来のＡ／Ｄ変換器の一例の構成図である。 １・・・第１の入力端子、２・・・第２の入力端子、３
・・・第１の基準電圧端子、４・・・第２の基準電圧端
子。 ５・・・抵抗網、 ＲＩＯＩ 〜Ｒ１６４、Ｒ２０１〜
Ｒ２６４−・・抵抗性素子、６・・・第１のＡ／Ｄ変換
器、７・・・第２のＡ／Ｄ変換器、８・・・論理回路、
９・・・制御回路、１０・・・スイッチ素子、Ａ６〜Ａ
Ｏ、Ｂ６〜Ｂ１・・・−ディジタル出力端子。 ８６〜Ｂ１ Ａ６〜Ａ７ Ａα 酔立災 第２図 ＋２８ 変換入力 ８６〜Ｂ１ Ａ６〜ＡＩ Ａａ
（ｉＢｌＯＡ＋）第３図
Claims (1)
- １、漸増する基準電圧群を発生する抵抗網と、第１の入
力端子と第２の入力端子と、前記抵抗網の基準電圧群を
漸増する順に交互に取り出し第１と第２の基準電圧群と
する手段と、前記第１の基準電圧群と前記第１の入力端
子に印加された第１の変換入力信号とを比較しアナログ
・ディジタル変換を行う第１のアナログ／ディジタル変
換器と、前記第２の基準電圧群と第２の変換入力信号と
を比較しアナログ・ディジタル変換を行う第２のアナロ
グ／ディジタル変換器と、前記第２の変換入力信号を前
記第１の入力端子に印加された電圧又は前記第２の入力
端子に印加された電圧とするスイッチ手段と、前記第１
のアナログ／ディジタル変換器のディジタル出力と前記
第２のアナログ／ディジタル変換器のディジタル出力を
合成して第３のディジタル出力を得る論理回路と、前記
第１のアナログ／ディジタル変換器、前記第２のアナロ
グ／ディジタル変換器、前記スイッチ手段及び前記論理
回路の動作を制御する制御回路を含むことを特徴とする
アナログ／ディジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17474186A JPS6333013A (ja) | 1986-07-26 | 1986-07-26 | アナログ／デイジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17474186A JPS6333013A (ja) | 1986-07-26 | 1986-07-26 | アナログ／デイジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6333013A true JPS6333013A (ja) | 1988-02-12 |
Family
ID=15983863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17474186A Pending JPS6333013A (ja) | 1986-07-26 | 1986-07-26 | アナログ／デイジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6333013A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0392015A (ja) * | 1989-09-04 | 1991-04-17 | Yokogawa Electric Corp | アナログ・ディジタル変換器 |
| JP2008042885A (ja) * | 2006-07-11 | 2008-02-21 | Matsushita Electric Ind Co Ltd | Ａｄ変換器 |
| WO2020065694A1 (ja) * | 2018-09-25 | 2020-04-02 | サンケン電気株式会社 | アナログデジタル変換器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60177729A (ja) * | 1984-02-23 | 1985-09-11 | Matsushita Electric Ind Co Ltd | 並列形アナログ・デイジタル変換器 |
-
1986
- 1986-07-26 JP JP17474186A patent/JPS6333013A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60177729A (ja) * | 1984-02-23 | 1985-09-11 | Matsushita Electric Ind Co Ltd | 並列形アナログ・デイジタル変換器 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0392015A (ja) * | 1989-09-04 | 1991-04-17 | Yokogawa Electric Corp | アナログ・ディジタル変換器 |
| JP2008042885A (ja) * | 2006-07-11 | 2008-02-21 | Matsushita Electric Ind Co Ltd | Ａｄ変換器 |
| WO2020065694A1 (ja) * | 2018-09-25 | 2020-04-02 | サンケン電気株式会社 | アナログデジタル変換器 |
| JPWO2020065694A1 (ja) * | 2018-09-25 | 2021-08-30 | サンケン電気株式会社 | アナログデジタル変換器 |
| US11398828B2 (en) | 2018-09-25 | 2022-07-26 | Sanken Electric Co., Ltd. | Analog-to-digital converter |
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