JPS60177729A - 並列形アナログ・デイジタル変換器 - Google Patents
並列形アナログ・デイジタル変換器Info
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- JPS60177729A JPS60177729A JP3340584A JP3340584A JPS60177729A JP S60177729 A JPS60177729 A JP S60177729A JP 3340584 A JP3340584 A JP 3340584A JP 3340584 A JP3340584 A JP 3340584A JP S60177729 A JPS60177729 A JP S60177729A
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- Japan
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- analog
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/004—Reconfigurable analogue/digital or digital/analogue converters
- H03M1/007—Reconfigurable analogue/digital or digital/analogue converters among different resolutions
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
- H03M1/362—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider
- H03M1/365—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider the voltage divider being a single resistor string
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、超高速動作可能な並列型アナログ・ディジタ
ル変換器に関する。
ル変換器に関する。
従来例の構成とその問題点
近年、半導体技術、ディジタル信号処理技術の進歩によ
シアナログ・ディジタル変換器が多く利用されている。
シアナログ・ディジタル変換器が多く利用されている。
並列型アナログ・ディジタル変換器は超高速動作が可能
であるため、波形記憶装置、ビデオ信号処理装置などに
用いられている。
であるため、波形記憶装置、ビデオ信号処理装置などに
用いられている。
第１図は従来の並列形アナログ・ディジタル変換器の構
成図を示すものであり、１はアナログ信号入力端子、２
は基準信号発生回路で、基準電源電圧ｖＲＥＦを抵抗分
割（図中のＲは一定抵抗値を表わす。）して各基準信号
（ここでは一定電位）を作９出している。３はコンパレ
ータ群で、５ｂｔｔ精度の例であるので（２８−１）：
２５５個すなわちコンパレータＣ１〜Ｃ２６５からなる
。各コンパレータの一方の入力端子はすべて端子１に接
続され、他方の入力端子はそれぞ扛基準信号発生回路２
の一対一に対応した基準信号出力に接続されており基準
信号とアナログ信号とが比較される。
成図を示すものであり、１はアナログ信号入力端子、２
は基準信号発生回路で、基準電源電圧ｖＲＥＦを抵抗分
割（図中のＲは一定抵抗値を表わす。）して各基準信号
（ここでは一定電位）を作９出している。３はコンパレ
ータ群で、５ｂｔｔ精度の例であるので（２８−１）：
２５５個すなわちコンパレータＣ１〜Ｃ２６５からなる
。各コンパレータの一方の入力端子はすべて端子１に接
続され、他方の入力端子はそれぞ扛基準信号発生回路２
の一対一に対応した基準信号出力に接続されており基準
信号とアナログ信号とが比較される。
４はエンコーダで６リコンバレータＣ１〜Ｃ２５５の出
力より８ｂｉｔのディジタル信号音発生する。
力より８ｂｉｔのディジタル信号音発生する。
６はディジクル信号の出力端子である。
並列型アナログ・ディジタル変換器は分ｗ４能に応じた
数のコンパレータを持つため、サンプル・アンド・ホー
ルド回路が不用かつ超高速動作が可能であるといった長
所を４１するが、ｎｂｉｔの精度を出すためには（２ｎ
ｌ）個のコノパレータが必要であり、精度を上げるに従
い回路規模が指数関数的に大きくなるといった短所を有
している。従って必要棺度會見極め、回路の無、駄をな
くす努力が必要となる。
数のコンパレータを持つため、サンプル・アンド・ホー
ルド回路が不用かつ超高速動作が可能であるといった長
所を４１するが、ｎｂｉｔの精度を出すためには（２ｎ
ｌ）個のコノパレータが必要であり、精度を上げるに従
い回路規模が指数関数的に大きくなるといった短所を有
している。従って必要棺度會見極め、回路の無、駄をな
くす努力が必要となる。
ところで信号音アナログ・ディジタル変換して処理する
に関し、次のような問題をしばしば生じている。
に関し、次のような問題をしばしば生じている。
第１は、波形記憶装置における場合であって、１つの信
号を精度良く（例えは８ｂｉｔ）観、ｍ１１する場合の
入力形態１と、多少精度は悪してもよく（例えば７ｂｉ
ｔ）、２つの信号ケ同時に観、Ｍｌｊする場合の人力形
態２とをともに許すためには、８ｂｉｔ。
号を精度良く（例えは８ｂｉｔ）観、ｍ１１する場合の
入力形態１と、多少精度は悪してもよく（例えば７ｂｉ
ｔ）、２つの信号ケ同時に観、Ｍｌｊする場合の人力形
態２とをともに許すためには、８ｂｉｔ。
７ｂｉｔのアナログ・ディジタル変換器がそれそ牡１つ
り一つ必要となる。ところか並列形アナログ・ディジタ
ル変換器食用いた場合を考えると、入力形態１を実現し
ている時には７ ｂｉｔ並列形アナログ・ディジタル変
換器（１２７個のコンパレータを有する。）は１史用さ
れておらず、入力形態２を実現している時、８ｂｉｔ並
列形アナログ・ディジタル変換器（２６５個のコンパレ
ータ會有する。）は本来７ｂｉｔの精度で動作していれ
ば良いので２５５１固のコンパレータ中（２５６−１２
７）ｍ１２８個のコンパレータは無駄な動作をしている
ことになる。すなわち、どちらの人力形態においても約
１２８個ものコンパレークが無駄になっているといった
問題点を巾する。
り一つ必要となる。ところか並列形アナログ・ディジタ
ル変換器食用いた場合を考えると、入力形態１を実現し
ている時には７ ｂｉｔ並列形アナログ・ディジタル変
換器（１２７個のコンパレータを有する。）は１史用さ
れておらず、入力形態２を実現している時、８ｂｉｔ並
列形アナログ・ディジタル変換器（２６５個のコンパレ
ータ會有する。）は本来７ｂｉｔの精度で動作していれ
ば良いので２５５１固のコンパレータ中（２５６−１２
７）ｍ１２８個のコンパレータは無駄な動作をしている
ことになる。すなわち、どちらの人力形態においても約
１２８個ものコンパレークが無駄になっているといった
問題点を巾する。
第２は、ビデオ信号の処理装置における場合である。ビ
デオ信号１ｌ−ｊ：ｉａ常、輝度信号と搬送色信号とか
１つに混合された複合ビデオ信号の形で伝送されるが、
輝度信号と搬送色信号との２つの信号に分離して伝送す
る場合もあり、どちらにも対応した入力が可能々構成と
しなければならない場合がある。例えは、家庭用ＶＴＲ
においてＨ己録時のディジクル信号処理回路の入力は複
合ビデオ信号であり、再生時のディジクル信号処理回路
の入力はＦＭ復調さｆ′Ｌだ輝度信号と低周波数帯に周
波数変換さ扛た搬送色信号との２信号とする方式が考え
られるからである。
デオ信号１ｌ−ｊ：ｉａ常、輝度信号と搬送色信号とか
１つに混合された複合ビデオ信号の形で伝送されるが、
輝度信号と搬送色信号との２つの信号に分離して伝送す
る場合もあり、どちらにも対応した入力が可能々構成と
しなければならない場合がある。例えは、家庭用ＶＴＲ
においてＨ己録時のディジクル信号処理回路の入力は複
合ビデオ信号であり、再生時のディジクル信号処理回路
の入力はＦＭ復調さｆ′Ｌだ輝度信号と低周波数帯に周
波数変換さ扛た搬送色信号との２信号とする方式が考え
られるからである。
第２図に複合ビデオ信号の８ ｂｉｔ符合化例を示す。
波形は１００係カラーパー信号を示し、横軸Ｔは時間軸
を、縦軸Ｉ、ＢはそれぞれＩ）（Ｅユノ）、８ｂｉｔバ
イナリ値による振幅を示している。
を、縦軸Ｉ、ＢはそれぞれＩ）（Ｅユノ）、８ｂｉｔバ
イナリ値による振幅を示している。
１ｏｏ％カラーパー信号は輝度信号、搬送色信号のそれ
ぞれについて最大値ヲ宮んでおり、正規の信号ならば、
輝度信号は一４０〜１００ＩＲＥユニットの範囲内にあ
り、複合ビデオ信号は８ｂｉｔの精度は必要とされてい
るから、８ｂｉｔわ活化ず扛は、輝度信号成分は、１２
ｏｇ２２０６＝−７，７ｂｉ ｔの精度で符号化される
ことが第２図よりわかる。
ぞれについて最大値ヲ宮んでおり、正規の信号ならば、
輝度信号は一４０〜１００ＩＲＥユニットの範囲内にあ
り、複合ビデオ信号は８ｂｉｔの精度は必要とされてい
るから、８ｂｉｔわ活化ず扛は、輝度信号成分は、１２
ｏｇ２２０６＝−７，７ｂｉ ｔの精度で符号化される
ことが第２図よりわかる。
ビデオ信号全複合ビデオ信号の形で入力する場合、輝度
信号と搬送色信号（通常６ｂｉｔ梢度必要とさ刹、てい
る。）とに分離した形で入力する場合のどちらの入力形
態にも対応するためには、ｇｂｉ ｔ 。
信号と搬送色信号（通常６ｂｉｔ梢度必要とさ刹、てい
る。）とに分離した形で入力する場合のどちらの入力形
態にも対応するためには、ｇｂｉ ｔ 。
６ ｂｉｔのアナログ・ディジタル変換器がそ肛ぞれ１
個ずつ必要となる。並列形アナログ・ディジタル変換器
を用いれか、複合ビデオ信号の形態で人力する場合には
、搬送色信号用６ｂｉｔ並列形アナログ・ディジタル変
換器（２６−１＝６３個のコンパレータに７ｓする。）
は使用されておらず、またビデオ信号を輝度信号と搬送
色信号とに分けた形態で入力する場合においては、輝度
信号の精度を複合ビデオ信号の形態で入力する場合にお
ける輝度信号の精度と同じであれば十分で、８ ｂｉｔ
並列形アナログ・ディジタル変換器の分解能２６６の内
２０６のみ用いれは良い。すなわち８ｂｉｔアナログ・
ディンタル変換器中あコノパレータ（２”−１）ｍ２５
６ イ固の内、（２５５−２０５）ｍ５０（固のコンパ
レータは無駄になっていることになる。以上のようにど
ちらのビデオ信号の入力形態においても６０個前後のコ
ンパレータか無駄になっているといった問題点を有する
。
個ずつ必要となる。並列形アナログ・ディジタル変換器
を用いれか、複合ビデオ信号の形態で人力する場合には
、搬送色信号用６ｂｉｔ並列形アナログ・ディジタル変
換器（２６−１＝６３個のコンパレータに７ｓする。）
は使用されておらず、またビデオ信号を輝度信号と搬送
色信号とに分けた形態で入力する場合においては、輝度
信号の精度を複合ビデオ信号の形態で入力する場合にお
ける輝度信号の精度と同じであれば十分で、８ ｂｉｔ
並列形アナログ・ディジタル変換器の分解能２６６の内
２０６のみ用いれは良い。すなわち８ｂｉｔアナログ・
ディンタル変換器中あコノパレータ（２”−１）ｍ２５
６ イ固の内、（２５５−２０５）ｍ５０（固のコンパ
レータは無駄になっていることになる。以上のようにど
ちらのビデオ信号の入力形態においても６０個前後のコ
ンパレータか無駄になっているといった問題点を有する
。
発明の目的
本発明は上記従来の問題点を解消するもので、動作速度
を低下させることなく、また構成回路に、無、駄がなく
、アナログ信号大刀の数、必要精度により入力形態の変
更が可能な並列形アナログ・ディジタル変換器全提供す
ること勿目的とする。
を低下させることなく、また構成回路に、無、駄がなく
、アナログ信号大刀の数、必要精度により入力形態の変
更が可能な並列形アナログ・ディジタル変換器全提供す
ること勿目的とする。
発明の構成
本発明は、Ｎ個（ＮはＮ＞２なる整数）のアナログ信号
入力端子と、重複しないＭ個（ＭｉｄＭ≧Ｎなる整数〕
の基準信号を出力する基準信号発生回路と、Ｍ個のコン
パレータからなり、谷コンパレータの２つの入力端子の
一方か前記基準信号発生回路のＭ個の出力と一対一に接
続され、＠コンパレータの２つの入力端子の他方か前記
Ｎ ｆ［Ｉのアナログ信号入力端子のいずれか１つに接
続されたコンパレータ群を備えた並列型アナログ・ディ
ジタル変換器であり、前記Ｎ個のアナログ信号入力端子
のすべて、捷たけいくつかを短絡、またけ開放状態とし
て各コンパレータの信号入力端子の接続を変えることに
より、大幅に素子数を増加させることなく、壕だ動作速
度を低下させることなく、各種形態の入力信号に対応す
ることのできるものである。
入力端子と、重複しないＭ個（ＭｉｄＭ≧Ｎなる整数〕
の基準信号を出力する基準信号発生回路と、Ｍ個のコン
パレータからなり、谷コンパレータの２つの入力端子の
一方か前記基準信号発生回路のＭ個の出力と一対一に接
続され、＠コンパレータの２つの入力端子の他方か前記
Ｎ ｆ［Ｉのアナログ信号入力端子のいずれか１つに接
続されたコンパレータ群を備えた並列型アナログ・ディ
ジタル変換器であり、前記Ｎ個のアナログ信号入力端子
のすべて、捷たけいくつかを短絡、またけ開放状態とし
て各コンパレータの信号入力端子の接続を変えることに
より、大幅に素子数を増加させることなく、壕だ動作速
度を低下させることなく、各種形態の入力信号に対応す
ることのできるものである。
実施例の説明
第３図は本発明の第１の実施例における並夕１１形アナ
ログ・ディジタル変換器の構成図を示すものであり、前
述した第１例の間蹟点を解消するものである。
ログ・ディジタル変換器の構成図を示すものであり、前
述した第１例の間蹟点を解消するものである。
第３図において１１．１２はそれぞれアナログ信号の入
力端子、１３．１４はそれぞれコンパレータ群、１６，
１６，１了はそれぞれエンコーダ、１８．１９はそれぞ
れ７ ｂｉｔのディジタル信号の出力端子である。第１
図に示したものと同一のものには同一の帯号、信号を符
しており説明は省略する。
力端子、１３．１４はそれぞれコンパレータ群、１６，
１６，１了はそれぞれエンコーダ、１８．１９はそれぞ
れ７ ｂｉｔのディジタル信号の出力端子である。第１
図に示したものと同一のものには同一の帯号、信号を符
しており説明は省略する。
以−４二のように構成された本実施例の並列形アナログ
・ディジタル変換器について寸ず２つの７ｂｉｔ並列形
アナログ・ディジタル変換器として動作させる場合につ
いて説明する。
・ディジタル変換器について寸ず２つの７ｂｉｔ並列形
アナログ・ディジタル変換器として動作させる場合につ
いて説明する。
端子１１に入力されたアナログ信号はコンパレータ群１
３の２ −１＝１２了イ固のコンパレータによりレベル
判定が行なわれるので、コンパレータ群１３の出力をエ
ンコーダ１５に入力することによりアｂｉｔ精度のディ
ジタル信号か得られ、端子１８に出力される。同様に端
子１２に入力されたアナログ信号はコンビレータ群１４
の１２７個のコンパレータによりレベル判定が行なわれ
、エンコーダ１６により７ｂｉｔ精度のディジタル信号
か得られ、端子１９に出力される。すなわち２つの７
ｂｉｔ並列形アナログ・ディジタル変換器として動作し
ている。
３の２ −１＝１２了イ固のコンパレータによりレベル
判定が行なわれるので、コンパレータ群１３の出力をエ
ンコーダ１５に入力することによりアｂｉｔ精度のディ
ジタル信号か得られ、端子１８に出力される。同様に端
子１２に入力されたアナログ信号はコンビレータ群１４
の１２７個のコンパレータによりレベル判定が行なわれ
、エンコーダ１６により７ｂｉｔ精度のディジタル信号
か得られ、端子１９に出力される。すなわち２つの７
ｂｉｔ並列形アナログ・ディジタル変換器として動作し
ている。
次に１つの８ｂｉｔ並列形八りとして動作させる場合に
ついて説明する。端子１１．１２を帰路して１つの端子
とし、１つのアナログ信号ケ入力ずれ目１、それぞれ１
２了イ固のコンパレータを有するコンパレータ群トコン
バレークＣ１、合ｉ１’２５５個のコンパレータにより
２５６段階のレベルと比較さ１１．る。コンパレータ群
１３の出力はエンコーダ１６で７ｂｉｔのディジタル信
号どなり、コンパレータｌ祥１４の出力はエンコーダ１
６で７ｂｉｔのディジタル信号となる。エンコーダ１５
．１６の出力に：エンコーダ１７に人力され、端子５に
８ｂｉｌのディジタル信号が得られる。
ついて説明する。端子１１．１２を帰路して１つの端子
とし、１つのアナログ信号ケ入力ずれ目１、それぞれ１
２了イ固のコンパレータを有するコンパレータ群トコン
バレークＣ１、合ｉ１’２５５個のコンパレータにより
２５６段階のレベルと比較さ１１．る。コンパレータ群
１３の出力はエンコーダ１６で７ｂｉｔのディジタル信
号どなり、コンパレータｌ祥１４の出力はエンコーダ１
６で７ｂｉｔのディジタル信号となる。エンコーダ１５
．１６の出力に：エンコーダ１７に人力され、端子５に
８ｂｉｌのディジタル信号が得られる。
以」二のように本実施例忙よれは、並列形アナログ・デ
ィジタル変換器内の各コンパレータの信号入力端子間の
接続関係を入力アナログ信号の入力形態に応じて俊更可
能とし、エンコーダを２段構成とすることにより高速動
作を保った１１１つの８ｂｉｔ並列形アナログ・ディジ
タル変換器としても、２つの７ｂｉｔ並列形アナログ・
ディジタル変換器としても使用可能であり、ともらの使
用状態においても構成回路素子が有効第１」出されるた
め、従来の並列形アナログ・ディジタル変換器による構
成（８ｂｉｔ、７ｂｉｔの並列形アナログ・ディジタル
変換器谷１個で、全コンパレータ１１９３８２）に比へ
大幅に回路規模を減少できる（本実施例における全コン
パレータ数は２６６）ものである。
ィジタル変換器内の各コンパレータの信号入力端子間の
接続関係を入力アナログ信号の入力形態に応じて俊更可
能とし、エンコーダを２段構成とすることにより高速動
作を保った１１１つの８ｂｉｔ並列形アナログ・ディジ
タル変換器としても、２つの７ｂｉｔ並列形アナログ・
ディジタル変換器としても使用可能であり、ともらの使
用状態においても構成回路素子が有効第１」出されるた
め、従来の並列形アナログ・ディジタル変換器による構
成（８ｂｉｔ、７ｂｉｔの並列形アナログ・ディジタル
変換器谷１個で、全コンパレータ１１９３８２）に比へ
大幅に回路規模を減少できる（本実施例における全コン
パレータ数は２６６）ものである。
エンコーダ部の素子数がやや増すか、無視できる８度の
ものである。
ものである。
第４図は本発明の第２の実施例における並列形アナログ
・ディジタル変換器の構成図を示すものであり、前述し
た第２ ｆＩＪの開明点全解消するものである。
・ディジタル変換器の構成図を示すものであり、前述し
た第２ ｆＩＪの開明点全解消するものである。
第４図において２１，２２７ｄそれぞれアナログ信号の
入力端子、２３．２４はそれぞれコンパレーク群、２６
，２６．２７はそれぞれエンコーダ、２８．２９はそれ
ぞれ８ ｂｉｔ （精度７．６ ｂｉｔ ） 。
入力端子、２３．２４はそれぞれコンパレーク群、２６
，２６．２７はそれぞれエンコーダ、２８．２９はそれ
ぞれ８ ｂｉｔ （精度７．６ ｂｉｔ ） 。
６ｂｉｔのディジタル信号の出力端子である。第１図に
示したものと同一のものには同一の番号、記号を符して
おり説明は省略する。
示したものと同一のものには同一の番号、記号を符して
おり説明は省略する。
ツ、上のように構成された本実施例の並列形アナＩコグ
争ディジタル変換器について、１ず７．６ｂｉｔ精度と
６ｂｉｔ精度の２つの並列形アナログ・ディジタル変換
器として動作させる場合について説明する。
争ディジタル変換器について、１ず７．６ｂｉｔ精度と
６ｂｉｔ精度の２つの並列形アナログ・ディジタル変換
器として動作させる場合について説明する。
端子２１に人力されたアナログ信号はコンパレータ群２
３の６３（＝２−１）個のコンパレータによりレベル判
定が行なわれるので、コンパレータ群２３の出力をエン
コーダ２５に入力することによりθｂｉｔ精度のディジ
タル信号か端子２８に出力される。同様に端子２２に入
力されたアナログ信号はコンパレーク群２４の１９２個
のコンパレータによりレベル判定が行なわれ、エンコー
ダ２６によってｆｌ Ｏｑ２１９２−７．６ ｂ ｌ
を精度のディジクル信号が得られ、端子２９に出力され
る。すなわち、了。６ ｂｉｔ 、 ６ ｂｉｔの２つ
の並列形アナログ・ディジタル変換器として動作してい
る。
３の６３（＝２−１）個のコンパレータによりレベル判
定が行なわれるので、コンパレータ群２３の出力をエン
コーダ２５に入力することによりθｂｉｔ精度のディジ
タル信号か端子２８に出力される。同様に端子２２に入
力されたアナログ信号はコンパレーク群２４の１９２個
のコンパレータによりレベル判定が行なわれ、エンコー
ダ２６によってｆｌ Ｏｑ２１９２−７．６ ｂ ｌ
を精度のディジクル信号が得られ、端子２９に出力され
る。すなわち、了。６ ｂｉｔ 、 ６ ｂｉｔの２つ
の並列形アナログ・ディジタル変換器として動作してい
る。
次に１つの８ ｂｉｔ並列形アナログ・ディジタル変換
器として動作させる場合について説明する。
器として動作させる場合について説明する。
端子２１．２２（ｚｆｉ絡して１つの端子とし、１つの
アナログ信号を入力すれは、コンパレータ群２３゜２４
の全コンパレータすなわち（，１９２＋６３）＝２５６
個のコンパレータにより２５６段階のレベルに判］定さ
れる。コンパレータ群２３．２４の出力はそれぞれエン
コーダ２６．２６によりエンコートサレ、エンコーダ２
６．２６の出力はエンコーダ２７により８ｂｉｔ精度の
ディジタル信号となって端子５に出力される。
アナログ信号を入力すれは、コンパレータ群２３゜２４
の全コンパレータすなわち（，１９２＋６３）＝２５６
個のコンパレータにより２５６段階のレベルに判］定さ
れる。コンパレータ群２３．２４の出力はそれぞれエン
コーダ２６．２６によりエンコートサレ、エンコーダ２
６．２６の出力はエンコーダ２７により８ｂｉｔ精度の
ディジタル信号となって端子５に出力される。
以上のように本実施例によれは、並列形アナログ・ディ
ジタル変換器内の各コンパレータの信号入力端子間の接
続関係を入力アナログ信号の入力形態に応して変更ｏＪ
能とし、エンコーダを２段構成とすることに、１、笛速
動作ケ保った１１１つの５ｂｉｔ並列形アナログ・ティ
ンタル変換器としても７．８ｂｉｔ精度と６ｂｉｔｌｉ
Ｊ度の２つの並列形アナログ・ディジタル変換器として
も使用可能であり、どちらの使用状態においても構成回
路素子が有効４゛１」出されるため、従来の並列形アナ
ログ・ディジタル変換器による構成（８ｂｉｔ、６ｂｉ
ｔ並列形アナログ・ディジクル変換器径１個による構成
、全コンパレータ数３１８）に比べ大幅に回路規模を減
少できる（本実施例における全コンパレータ数は２６５
）ものである。なお、厳密にいえば、複合ビデオ信号に
よる”伝送における輝度信号の精度は７．７ ｂｉｔで
あり、輝度信号と搬送信号との２つの信号による伝送に
おける輝度信号の精度は７６ｂｉｔとやや小さいが、こ
れは搬送色信号の伝送部に６ｂｉｔ精度もだ＋！：たこ
とに起因するものであり、実用上無視できるものである
。
ジタル変換器内の各コンパレータの信号入力端子間の接
続関係を入力アナログ信号の入力形態に応して変更ｏＪ
能とし、エンコーダを２段構成とすることに、１、笛速
動作ケ保った１１１つの５ｂｉｔ並列形アナログ・ティ
ンタル変換器としても７．８ｂｉｔ精度と６ｂｉｔｌｉ
Ｊ度の２つの並列形アナログ・ディジタル変換器として
も使用可能であり、どちらの使用状態においても構成回
路素子が有効４゛１」出されるため、従来の並列形アナ
ログ・ディジタル変換器による構成（８ｂｉｔ、６ｂｉ
ｔ並列形アナログ・ディジクル変換器径１個による構成
、全コンパレータ数３１８）に比べ大幅に回路規模を減
少できる（本実施例における全コンパレータ数は２６５
）ものである。なお、厳密にいえば、複合ビデオ信号に
よる”伝送における輝度信号の精度は７．７ ｂｉｔで
あり、輝度信号と搬送信号との２つの信号による伝送に
おける輝度信号の精度は７６ｂｉｔとやや小さいが、こ
れは搬送色信号の伝送部に６ｂｉｔ精度もだ＋！：たこ
とに起因するものであり、実用上無視できるものである
。
なお、本実施例においては８ ｂｉｔ精度の並列形アナ
ログ・ディジタル変換器？収り上けたが８ｂｉ ｔに限
定されるものではない。贅だ、１つの並列形な構成とし
て実施例に示したが、精度の劣化を許せば、３つの並列
形アナログ・ディジタル変換器。
ログ・ディジタル変換器？収り上けたが８ｂｉ ｔに限
定されるものではない。贅だ、１つの並列形な構成とし
て実施例に示したが、精度の劣化を許せば、３つの並列
形アナログ・ディジタル変換器。
４つの並列形アナログ・ディジタル変換器・ ・と多入
力に対応可能なことはもちろんである。３人力形の応用
例として複合ビデオ信号による１信号伝送と、ベースバ
ンド（輝度信号、２つの色差信号）の３信号伝送との両
方に対応可能なアナログ・ディジタル変換器も考えられ
る。
力に対応可能なことはもちろんである。３人力形の応用
例として複合ビデオ信号による１信号伝送と、ベースバ
ンド（輝度信号、２つの色差信号）の３信号伝送との両
方に対応可能なアナログ・ディジタル変換器も考えられ
る。
さらに本実施例においては並列形アナログ・ディジタル
変換器内の各コンパレータの基準信号の入力端子と基阜
イｇ号発生回路との接続関係は固定としたか、変更可能
とすることによＶ）２つ以上の、ｌし列形アナログ・テ
ィンタル変換器に分割した場合に名人力のダイナミック
レンジの変更を可能とする構成も考えられる。
変換器内の各コンパレータの基準信号の入力端子と基阜
イｇ号発生回路との接続関係は固定としたか、変更可能
とすることによＶ）２つ以上の、ｌし列形アナログ・テ
ィンタル変換器に分割した場合に名人力のダイナミック
レンジの変更を可能とする構成も考えられる。
発明の効果
本発明の並列形アナログ・ディジタル変換器は内部コン
パレークの信号入力端子の接続関係を変更可能とするこ
とにより、高速動作を維持したま１．１つの高精度並列
形アナログ・ディジタル変換器として動作させたり、や
や低精度の２つまたは３つ以上の並列形アナログ・ディ
ジタル変換器して動作させる、すなわち入力信号の形態
、使用目的に応じたアナログ・ディジタル変換ケ行なう
ことができ、従来の並列形アナログ・ディジタル変換器
を組み合わせた場合に比べて回路規模を大幅に減少でき
るものである。
パレークの信号入力端子の接続関係を変更可能とするこ
とにより、高速動作を維持したま１．１つの高精度並列
形アナログ・ディジタル変換器として動作させたり、や
や低精度の２つまたは３つ以上の並列形アナログ・ディ
ジタル変換器して動作させる、すなわち入力信号の形態
、使用目的に応じたアナログ・ディジタル変換ケ行なう
ことができ、従来の並列形アナログ・ディジタル変換器
を組み合わせた場合に比べて回路規模を大幅に減少でき
るものである。
第１図は従来の並列形アナログ・ディジタル変換器の構
成図、第２図は複合ビデオ信号の８ ｂｉｔ符号化活化
示す模式図、第３図は本発明の第１の実施例における並
列形アナログ・ディジタル変換器の構成図、第４図は本
発明の第２の実施例における並列形アナログ・ディジタ
ル変換器の構成図である。 ２・・・・基準信号発生回路、１１．１２，２１ 。 ２２−・−アナログ信号人力端子、１３，１４，２３゜
２４・−コンパレータ群、１５ 、’１６ 、１了、２
６゜２６．２７ ・・・エンコーダ、５．１８，１９，
２８゜２９・・−・ディジタル信号出力端子、ＣＩ、Ｃ
２，。 〜、Ｃ２５６・・・・・コンパレータ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第３図 第４図
成図、第２図は複合ビデオ信号の８ ｂｉｔ符号化活化
示す模式図、第３図は本発明の第１の実施例における並
列形アナログ・ディジタル変換器の構成図、第４図は本
発明の第２の実施例における並列形アナログ・ディジタ
ル変換器の構成図である。 ２・・・・基準信号発生回路、１１．１２，２１ 。 ２２−・−アナログ信号人力端子、１３，１４，２３゜
２４・−コンパレータ群、１５ 、’１６ 、１了、２
６゜２６．２７ ・・・エンコーダ、５．１８，１９，
２８゜２９・・−・ディジタル信号出力端子、ＣＩ、Ｃ
２，。 〜、Ｃ２５６・・・・・コンパレータ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第３図 第４図
Claims (1)
- Ｎ個（ＮはＮ＞２なる整数）のアナログ信号入力端子と
、重複しないＭ個（ＭはＭ≧Ｎなる整数）の基準信号を
出力する基準信号発生回路と、Ｍ個のコンパレータから
なり、前記各コンパレータの２つの入力端子の一方が前
記基準信号発生回路のＭ個の出力と一対一に接続され、
前記各コンパレータの２つの入力端子の他方が前記Ｎ個
のアナログ信号入力端子のいずれか１つに接続されたコ
ンパレータ群とを、有することを特徴とする並列形アナ
ログ・ディジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3340584A JPS60177729A (ja) | 1984-02-23 | 1984-02-23 | 並列形アナログ・デイジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3340584A JPS60177729A (ja) | 1984-02-23 | 1984-02-23 | 並列形アナログ・デイジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60177729A true JPS60177729A (ja) | 1985-09-11 |
Family
ID=12385685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3340584A Pending JPS60177729A (ja) | 1984-02-23 | 1984-02-23 | 並列形アナログ・デイジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60177729A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6286918A (ja) * | 1985-10-04 | 1987-04-21 | テクトロニツクス・インコ−ポレイテツド | エンコ−ダ回路 |
| JPS6286919A (ja) * | 1985-10-04 | 1987-04-21 | テクトロニツクス・インコ−ポレイテツド | コ−ド変換回路 |
| JPS6333013A (ja) * | 1986-07-26 | 1988-02-12 | Nec Corp | アナログ／デイジタル変換器 |
-
1984
- 1984-02-23 JP JP3340584A patent/JPS60177729A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6286918A (ja) * | 1985-10-04 | 1987-04-21 | テクトロニツクス・インコ−ポレイテツド | エンコ−ダ回路 |
| JPS6286919A (ja) * | 1985-10-04 | 1987-04-21 | テクトロニツクス・インコ−ポレイテツド | コ−ド変換回路 |
| JPH0253974B2 (ja) * | 1985-10-04 | 1990-11-20 | Tektronix Inc | |
| JPS6333013A (ja) * | 1986-07-26 | 1988-02-12 | Nec Corp | アナログ／デイジタル変換器 |
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