JPS6286918A - エンコ−ダ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、サーモメータコードを隣接２進コードへ変換
するエンコーダ回路に関する。

〔従来の技術〕

第２図は、アナログ電圧信号をこれと等価な大きさのグ
レイコードに変換する従来のＡ／Ｄ変換器（Ｉｏｌのブ
ロック図である。Ａ／Ｄ変換器０Ｉは、アナログ／サー
モメータコード変換回路αυ、サーモメータ／グレイコ
ードエンコーダσｅ、及びコード変換器αＢの出力をエ
ンコーダαＧの入力側に結合する１組のラッチ（１８か
ら成る。

数値はサーモメータコードで表わすことができる。表１
は、８ビツトのサーモメータコードの可能な各状態と１
０進値との対応関係を示すリストである。

表！ グレイコードは、数値の最少増加／減少くより変化スる
ビットが１ピツトのみである非重み付は隣接２進コード
である。表■は、４ビツトのグレイコードのすべての組
合わせと対応する１０進値とを示すリストである。

表■ コードの０最下位ビット”とは、そのビットが変化した
とき、そのコードによって表わされる数値の大きさが最
小量だけ変化するようなビットとして定義される。表■
から判るように、グレイコードワードの最下位ビットは
、重み付け・非隣接２進コードと異なシ、そのビット位
置は常に同じ位置ではなく、またワード中には複数の最
下位ビットがある。例えば、グレイコード０１１０では
、右端のビットと左端から２番目のビットの両方が最下
位ビットである。また、グレイコード０１００では、右
端と左端の両ピットが最下位ビットである。

再び第２図を参照するに、アナログ／サーモメータコー
ド変換回路（Ｉｌｌは、１５個の比較器ａｚ及び分圧回
路網α心から成る。各比較器（１ｚの非反転入力端には
、サンプリングすべきアナログ電圧信号Ｖｉが印加され
る。分圧回路網α４）Ｋは基準電圧Ｖｒｅｆが印加され
、これＫよって各比較器α２の反転入力端に印加される
複数の漸増比較電圧量子レベルが発生する。各比較器α
２は、入力電圧がその比較電圧レベルより充分大きいと
き出力が高（論理１）出力状態に飽和し、入力電圧が比
較電圧レベルよシ充分小さいとき出力が低（論理Ｏ）状
態に飽和する差動増幅器を有する。例えば、入力電圧が
、５番目の比較器（即ち、サーモメータコードの第５下
位ビットＴ５を出力する比較器）に印加された比較電圧
よυ大きく、かつ６番目の比較器に印加された比較電圧
より小さい場合、第１乃至第５比較器の出力（Ｔｌ〜′
ｒ５）はすべて高になり、第６乃至第１５比較器の出力
（７６〜Ｔ１５）はすべて低になる。このようにして、
比較器ａｚの全出力（Ｔｌ−Ｔ１５）は、０を含む１６
個の異なる数値のうちの任意の１数値として入力電圧Ｖ
ｉの大きさを表わす１５ビツトのサーモメータコードと
なる。

アナログ／サーモメータコード変換回路αυのサーモメ
ータコード出力は、エンコー／αｅの入力端において、
クロック（ＣＬＫ）信号に応じてラッチＱＩＫラッチさ
れる。サーモメータコードを、よシ簡潔かつ有用なグレ
イコードに変換する工ンコー／αａは、ＡＮＤｒ−ト■
及び０Ｒｒ−１■から成シ、各ＡＮＤｆｆ−）ｔａｍは
サーモメータコードの各人力ビットに対応し、各ＯＲ）
Ｉａ−１’３はグレイコードの各出力ビットに対応する
。ラッチαｅからのサーモメータコードの各出力ビット
は、対応するＡＮＤゲート■の非反転入力端に印加され
ると共に、下位隣シのサーモメータコードビットがあれ
ばこのピッ）Ｋ対応するＡＮＤゲート（２Ｉの反転入力
端にも印加される。サーモメータコードピッ）　Ｔ１５
を受けるＡＮＤゲート（至）の反転入力端は接地される
。１５個のＡＮＤゲート（至）の出力端は、１つのＯＲ
ゲート（２ｚの出力が変換回路入力端のサーモメータコ
ードに対応するグレイコードの第１（右端）ビットＧ１
となり、他のＯＲグー）（２３の出力が夫々グレイコー
ドの第２乃至第４ビツトＧ２〜Ｇ４となるように、ＯＲ
Ｉ”−）（２３の入力端に接続される。更に具体的には
、ＡＮＤゲート橢とＯｆｔ’−”−）（社）とは、サー
モメータコードとグレイコードのビット間に次のような
プール代数関係が成シ立つように相互接続される。式中
、“＊”及び”＋”印は夫々ＡＮＤ及びＯＲ演算を表わ
し、更にビット参照文字前の”／”印はＮＯＴ演算を表
わす。

Ｇ１＝　（ＴＩ＊／Ｔ２　）　＋　（Ｔ２’／Ｔ３　）
　＋　（Ｔ５＊／Ｔ６　＞　＋　（Ｔ６＊／Ｔ７）＋（
Ｔ９？／Ｔ１０）＋（Ｔ１０＊／Ｔｌ１）＋（Ｔ１３＊
／Ｔ１４）＋（Ｔ１４＊／Ｔ１５） Ｇ２＝　（ｒ２＊／Ｔ３）　＋　（Ｔ３）ｌ／Ｔ４　＞
　＋　（Ｔ４＊／／Ｔ５　）　＋　（Ｔ５”／Ｔ６１＋
　（Ｔ１ｏ／Ｔｘ　１　）　＋　（Ｔｌ　１″／Ｔ１２
　）　＋　（Ｔ１２”／Ｔ　１３　）＋（Ｔ１３＊／Ｔ
１４） Ｇ３＝　（Ｔ４＊／Ｔ５　）　＋　（Ｔ５＊／Ｔ６　）
　＋　（Ｔ６＊／Ｔ７　）　＋　（Ｔ７＊／Ｔ８）＋　
（Ｔ８＊／Ｔ９　）＋　（Ｔ９”／ＴＩＯ）＋　（Ｔ１
０＊／Ｔｌ１１　）　＋（Ｔ１２＊／Ｔ１３） Ｇ４＝（Ｔ８＊／Ｔ９）＋（Ｔ９”／Ｔｌ０）＋（Ｔ１
０＊／Ｔｌ１）＋（Ｔ１１＊／Ｔ１２）＋（Ｔ１２＊／
Ｔ１３）＋（Ｔ１ｆ／Ｔ１４）＋（Ｔ１４”／Ｔ１５）
＋（Ｔ１５） 任意の比較器ｒｉｚに印加される量子比較電圧に比ベア
ナログ入力電圧Ｖｉが十分に大きくない、または十分に
小さくないとき、その比較器の出力は、無効レベル、即
ち高でも低でもなく入力電圧または比較電圧の微小変動
が比較器出力状態を高または低に振るような中間的レベ
ルとなる。ま九、アナログ入力電圧が、比較器の応答時
間よシ速い速度で複数の比較童子レベルをまたいで変化
すると、対応する比較器が低から高へあるいは高から低
へ切替わるとき１個以上の比較器出力が同時に中間的無
効状態になる。ラッチα団は、サーモメータコードノ無
効ピットを、エンコーダαＧの論理ｒ−）部分に印加す
る前に安定化させるためのものである。各ラッチαａは
、入力電圧がスレショールド電圧よりわずかでも高けれ
ば出力を高論理レベルにまで変化させ、逆に入力電圧が
スレショールド電圧よシわずかでも低ければ出力を低論
理レベルにまで変化させるような正帰還回路を有する型
のものである。したがって、比較器（Ｉｚから発生した
サーモメータコードの無効ピットは、ＣＬＫ信号の印加
後、対応するラッテ（１８）の出力端において安定化さ
れる。

仮に、比較器α２のサーモメータコードがラッテされる
ことなく直接ＡＮＤｆｆ−１）Ｋ印加されるとすれば、
サーモメータコードの無効ピットがエンコーダ回路α口
内を伝播し、グレイコードの１ピツト乃至全４ビツトが
無効になる。例えば、Ｔ１３が無効だとするとＧｌ、Ｇ
２．Ｇ４のすべてが無効になる。このグレイコードピッ
トは、エンコーダ回路ａＯの後段にラッチを設ければ安
定化することができるが、その結果得られるグレイコー
ドは、各無効グレイコードピットがラッチされたとき、
たまたまいずれの状態であったかＫよって決まるような
許容できないものと々ってしまう。したがって、この従
来例では、ラッチαｇはグレイコードをラッチするため
にエンコーダ回路αｅの後Ｋ［かれるのではなく、サー
モメータコードを安定化するために比較器（１２１とエ
ンコーダ回路αＧとの間に置かれている。

このように、ラッチａ槌によってＡ／Ｄ変換器α１の出
力ビットは安定化されるが、同時にラッチａ８によって
変換器の動作速度が制限される。クロックサイクルは、
ラッチ内の帰還回路がラッチ出力を安定な高または低状
態に、駆動するに足るだけ長くなければならない。ラッ
チ出力の安定状態への駆動は大抵の場合、高速に行われ
るが、ラッチ入力がそのスレショールドレベルに極めて
近接しているときそのラッチは、有効な高まえは低レベ
ルへ再生されるまでかなシの時間、無安定状態にとどま
る可能性がある。このようなエラーがグレイコード出力
へ伝播しないように、クロックサイクルは、無安定状態
のラッチをも完全に安定するに足るだけの長さを必要と
する。第２図の各ラッチａ８を、直列接続の複数のラッ
チとして、各波形サンプルに対応する順次のサーモメー
タコード出力をラッチからラッテへと〕ぞイブライン式
に伝達するようにすればある程度の速度改善が望める。

即ち、クロック速度が速すぎて１個のラッチが不安定ピ
ットを安定状態にすることができなくても、連続した各
ラッチはそのピットを逐次よ多安定な状態へと変化させ
る。よって、十分な個数のラッチが設けられれば、無安
定ピットは通常その最後段の出力端に達するまでに安定
する。しかし、このパイプライン手法には、サーモメー
タコードの各ピットに対して多数個のラッチを必要とす
る欠点がある。

〔発明が解決しようとする問題点〕

上述したように、数値は、サーモメータコードで表わす
ことができる。サーモメータコードとは、１データワー
ドの隣り合う各ビットに順次漸増する値が割当てられた
コードであシ、全ビットは、論理偽状態（例えば低論理
レベル）の値よシ大きく論理真状態（例えば高論理レベ
ル）の値以下の割当値を有する。典型的なアナログーデ
ソタル（Ａ／Ｄ）変換器においては、基準電圧を１組の
漸増する比較電圧量子レベルに分圧し、この各量子レベ
ルに対応した比較器によって、その電圧量子レベルをア
ナログ入力電圧と比較し、入力電圧が電圧量子レベルよ
シ大きければ真状態を出力するようにしている。この全
比較器の出力を、各比較器の比較電圧量子レベルの大き
さの順に並べたものが、入力電圧の大きさを表わすサー
モメータコードに他ならない。

サーモメータコードは、他の大抵の慣用コードに比べて
、必要なビット数の点で、効率的に数値を表わすものと
はいえない。例えば、８ビツトのサーモメータコードは
９個の異なる数値（０を含む）を表わすことができるが
、典型的な８ピツト２進コードは２５６個もの異なる数
値を表わせる。

したがって、Ａ／Ｄ変換器のサーモメータコード出力は
、通常、データとして外部回路へ転送される前にエンコ
ーダによって、よシ簡潔で有用な２進コードに変換され
る。

サーモメータコードの１個以上のビットが、高及び低論
理レベル間の中間電圧の無効論理レベルにあるとき、サ
ーモメータ対２進変換回路の１個以上の出力ビットに出
力不安定状態が生じる。例えば、Ａ／Ｄ変換器の各比較
器の出力は理想的には入力電圧の大きさに応じた高ま九
は低のいずれかであるが、実際には、比較器に印加され
ている比較電圧に入力電圧が極めて近接している場合、
その比較器の出力は高論理レベルでも低論理レベルでも
ない無効論理レベルになる。また、入力電圧が複数の比
較電圧に亘って急峻に変化した場合にも、複数の比較器
出力が同時に無効になり得る。

無効ビットがコード変換回路を伝播することのないよう
に、Ａ／Ｄ変換器のサーモメータコード出力は通常１組
のクロック駆動ラッチに印加される。

このクロック駆動ラッチは、正帰還回路を有し、入力が
無効の場合にはその出力を安定な高または低論理レベル
に強制する。この各ラッチの安定化出力がコード変換回
路に入力される。

しかしながら、正帰還回路が出力を有効レベルに再生す
るまでのある程度の時間、ラッチは無効（即ち”無安定
″）論理状態にとどまる可能性がある。この無効論理ビ
ットはエンコーダ回路に論理エラーを引き起こし、Ａ／
Ｄ変換器に印加された入力電圧に対応しない出力コード
を発生する虞れがある。したがって、この手法を用いた
Ａ／Ｄ変換器においては、ラッチが完全な再生出力を発
生するに足る時間を与える必要があるので、そのサンプ
リング速度は制限される。比較器とコード変換回路との
間に多段のラッチ”パイプライン”を用いれば、ノぐイ
ブライン内の各ラッチは、１クロツクサイクル内に完全
に状態を切替える必要はなく無安定入力を安定状態にす
るのを助けるので、より高周波の動作が行える。しかし
、この解決法は、ハードウェア量が多くなシ、サーモメ
ータコードの各ビットに対して多数のラッチを必要とし
、しかも、その動作周波数は、実現可能なパイプライン
段数が有限であることＫよって尚、かなシの制限を受け
る。

したがって、無安定レベルビットを含み得るサーモメー
タコードを、無効人力ビットによる論理エラーを引き起
こすことなく、よシ簡潔なコードに高速に変換する装置
があれば有益である。この簡潔なコードは、次に、より
低コストで無安定−ットを除去するためにノぞイブライ
ン処理することができる。

本発明の目的は、サーモメータコードを２進コードに変
換するための新規かつ改良された装置を提供することで
ある。

本発明の他の目的は、最下位の無安定サーモメータビッ
トがその無安定性を等価２進コードの最下位ビットにの
み伝える新規かつ改良されたサーモメータ対２進エンコ
ーダを提供することである。

本発明の更に他の目的は、高速動作の可能なアナログ／
隣接２進コード変換器を提供することである。

〔発明の概要〕

本発明によれば、サーモメータコードは、エンコーダに
よシ非重み付は隣接２進コード（例えば周知のグレイコ
ード９）に変換される。グレイコードは、そのコードの
値の最小限の増加または減少が１ビツトのみの変化によ
って行われるコードである。このエンコーダの論理動作
は、サーモメータコードの任意の１ピツトの無安定状態
が２進コードの最下位ビット（このビットの変化はその
コードの表わす数値の大きさを最小限の大きさだけ変化
させる）のみに伝播するよう配慮される。この無安定２
進コードピツトは次にラッチまたはラッチ・ぐイブライ
ンによシ安定化される。必要なラッチの個数は大幅に削
減される。即ち、高速動作を得るため、従来は入力サー
モメータコードの各ビットに対して多数のラッチを必要
としたが、本発明では、サーモメータコードの各ビット
には１個だけ、そして変換回路の出力２進コードビツト
（ビット数はサーモメータコードよシかなシ少ない）に
対してのみ多数のラッチを必要とする。

〔実施例〕

第１図は、サンプリングされる波形Ｖｉの瞬時値を対応
するグレイコードに変換する本発明に係るＡ／Ｄ変換器
（至）のブロック図である。このＡ／Ｄ変換器（至）は
、アナログ／サーモメータコード変換回路Ｃ３２１，１
組のラッチ（至）、サーモメータ／グレイコードエンコ
ーダ（至）、及び各出力ビットに対して１個以上のラッ
チを含むラッチパイプライン（至）を具える。変換回路
ｃ１３は、第２図の変換回路αυと同様の構成を有し、
同様に動作して比較器（至）の出力端にサンプリングさ
れた波形Ｖｉの大きさに対応した１５ビツトのサーモメ
ータコードを発生する。

エンコーダ回路図は、１組のＡＮＤグー）ｔ４（１（Ａ
ｔ〜Ａ８）、及び第１乃至第４０　Ｒｒ　−トｆ４３　
、１４４　、　［４６）。

（ハ）から成る。ＡＮＤデート（４Ｇの各々は反転入力
端及び非反転入力端を有する。ＡＮＤグー）Ａｌの非反
転入力端にはサーモメータコードの第１ピツ）Ｔ１、反
転入力端には第３ビツトＴ３が印加される。

同様に、ＡＮＤｆ−トＡ２の非反転入力端及び反転入力
端には夫々ピッ）Ｔ５．Ｔ７が印加され、ｙ−）Ａ３に
はビットＴ９　、　Ｔ　１１が、ゲートＡ４にはぎット
Ｔ１３．Ｔ１５が、ｆ　−トＡ５　ＫはヒツトＴ２゜Ｔ
６が、ｆ−トＡ６にはヒツト’ｔ”１０．Ｔ１４が、グ
ー）Ａ７にはピッ）Ｔ４．Ｔ１２が印加される。ゲート
Ａ８の非反転入力端にはピッ）Ｔ８が印加されその反転
入力端は接地される。グー）ＡＩ乃至Ａ４の出力はＯＲ
ゲート（４３の別個の入力端に入力され、ｅ−）Ａ５．
Ａ６の出力はＯＲＩ”−）（ロ）の別個の入力端に入力
される。グー）Ａ７の出力はＯＲゲート（＝ＩＧ）の１
入力端に入力され、ｆ−トＡ８の出力は０Ｒｆ−Ｈ４Ｅ
９ノ１入力端に入力される。ｆ　−）　（４２１，（４
４）。

＋４６１　、　（＜８の出力が、サーモメータコード入
力に対応するグレイコードの第１乃至第４ビツトＧ１〜
Ｇ４を構成し、このグレイコードの各ビットはＣＬＫ／
ｅルスの発生時に別個のラッチ（至）にラッチされる。

ＯＲｆ　−トｆ４６ｉ　、　ｔ４８は、入力信号の状態
を変えることな（ＯＲグー）　＋４２１　、　（４４）
と同量だけ入力信号を遅延させるような任意のものでよ
い。

エンコーダ回路（至）は、サーモメータコードを前述し
た隣接２進コードに変換する。第１図に示した本発明の
好適実施例では、隣接２進コードは周知のグレイコード
であるが、他の型の隣接２進コードであってもよい。第
１図のエンコーダ回路（２）は、次のプール代数式に従
ってサーモメータコートラグレイコードに変換する。

Ｇ１＝（ＴＩ＊／Ｔ３）＋（Ｔ５”／Ｔ７）＋（Ｔ９”
／Ｔｌ１）＋（Ｔ１３ν′Ｔ１５） Ｇ２＝（Ｔ２＊／Ｔ６）＋（ＴＩＯ＊／Ｔ１４）Ｇ３＝
（Ｔ４”／Ｔ１２） Ｇ４＝Ｔ８ このプール代数式は、表■から次のようにして容易に求
められる。即ち、グレイコードの第１ビン）Ｇｌは、対
応するサーモメータコードの値の増加に伴う表Ｈのグレ
イコードの右端の第１ビツトの変化を観察することによ
って得られる。第１ビットＧ１は、サーモメータコード
の値が１になったとき（即ちビットＴ１が高（１）に変
化したとき）高に変化する。第１ピツ）Ｇｌは、サーモ
メータコードが３になったとき再び低（０）に戻る。こ
のことは、ビットＧｌのプール代数式の第１項に反映さ
れている。つまシ、ビットＴ１が高かつピッ）Ｔ３が低
のときビットＧ１は高になる。更に、ビットＧ１は、ビ
ットＴ５が高になったとき高になシ、ピッ）Ｔ７が高く
なったとき再び低に戻る。これはビットＧｌが高になる
他の状況であシ、ビットＧ１の式の第２項に反映されて
いる。よって、Ｇ１式の第１及び第２項は論理和がとら
れる。Ｇ１式の他の項も同様に、グレイコードの増加に
伴ってその第１ピツトのオンオフする点をみつけること
によって求められる。０２式も同様に、グレイコードの
増加に伴ってその第２ピツト（右から２番目）の変化を
観察するととくよって求めることができる。例えば、第
２ビツトＧ２はビットＴ２が高になったとき高になシピ
ットＴ６が高になったとき低く戻るということを０２式
の第１項は示している。グレイコードの第３．第４ビッ
トＧ３．Ｇ４の式も同様にして得られる。同じ方法は、
任意の隣接２進コードの各ビットのプール代数表現の生
成に用いることができ、このようにして求めたプール代
数式はエンコーダ回路で具現することができる。

この方法で得たプール代数式の特徴は、サーモメータコ
ードの各ビットは隣接２進コードの単一ピットのプール
代数式にのみ現われるということである。この特徴は、
サーモメータコードを隣接２進コードに正しく変換する
多くの可能なプール代数表現のすべてが有するものでは
ない。サーモメータコードの１ビツトが不安定であるよ
うな場合に変換回路のサーモメータコード出力を隣接２
進コードに変換するプール代数式を第１図のようなエン
コーダ回路（財）に具体化するとき、上記特徴は有益で
ある。サーモメータコードの無安定ピットがグレイコー
ドにまで伝播する際、エンコーダ回路（財）では、従来
のエンコーダ回路αＧと異なシ、サーモメータコードの
１つの無安定ビットは１つのグレイコードビットにしか
伝播されない。このことは、上記プール代数式において
、サーモメータコードの各ビットは単一のグレイコード
ビット式にしか現われず、よって各サーモメータコード
ビットは１つのグレイコードピットにのみ影響し得ると
いうことから容易に理解されよう。更に、それほど明白
なことではないが、無安定サーモメータビットによって
無安定になるグレイコードビットは常に最下位ピットで
ある。無安定ビットがサーモメータコードの最下位ビッ
トである限シ、そのビットが高状態に安定したとすれば
、低状態に安定する場合に対してそのグレイコードは上
隣りの値になるにすぎない。したがって、その無安定ピ
ットが対応するグレイコードの１ビツトにのみ影響する
ならば、その影響を受けるグレイコードビットも最下位
ビットである筈である。

第１図のラッチ（至）は、変換回路０４の出力端と、エ
ンコーダ回路（２）の入力端との間に設けられ、エンコ
ーダ回路（至）の入力端において多くとも１最下位ビッ
トのみが無効となゑよう保証する。各比較器（至）は、
その出力状態を高及び低論理レベル間で一方から他方へ
完全に変化させるにはある程度の時間を要するので、入
力信号Ｖｉが急速に変化する場合には、複数の比較器＋
３３の出力が、クロック信号に従ってラッチ（至）に書
込まれる時点で同時に無効レベルになることかあ、り得
る。しかし、各ラッチ（至）の再生速度がクロック周波
数に比べて十分に速い場合には、ラッチのスレショール
−レベルに極めて近い１サーモメータコードピツトのみ
がラッチ後も無安定状態として残シ得る。仮に、入力信
号が最大レベルから最小レベルへ高速に変化したとする
と、すべての比較器間はその出力状態を反転する筈であ
る。しかし、ラッチ器が比較器（、濤の出力変化中にク
ロック駆動されれば、且つ比較器（至）がすべて同一構
成であれば、ラッチ（至）がクロック駆動されたときの
比較器（至）の出力ビットの大きさは、最小値から最大
値へ等間隔的に異なる大きさを有すると予想され、ラツ
テスレショールドレベルに極めて近い大きさの多くとも
１ビツトのみが次のクロックまで無安定のまま残ると考
えられる。したがって、この１つの無効ビットのみが出
力ラッテ（至）の動作時にエンコーダ（ロ）のダレイコ
ード出力にまで伝播する可能性がある。

サーモメータコードラッチ側の利得をＧ（通常６１／２
　ｆｒに比例する。ここで、ｆはラッチクロック周波数
、ｒは各ラッチの再生時定数）とすると、入力信号が急
速に変化するとき、ラッチ後に１ビツトが無効のまま残
る確率はＮ／（Ｇ”）である。但し、Ｎはサーモメータ
コードの同時に無効（即ち、古い論理状態から新しい論
理状態へなお変化している）になり得るビット数、ｎは
サーモメータコードビットがエンコーダ回路［有］に達
するまでのラッチ・ぞイブライン段の総数である。典型
的な例として、Ｎ＝１６　、　Ｇ＝　１００　、　ｎ　
＝　１とすれば、不安定ビットは１００クロックサイク
ルＫ１６回生じる可能性がある。第２図に示した従来の
回路では、１つの無効ビットがグレイコードの数ビット
に影響を及ぼし、グレイコード出力釦大きなエラーを引
き起こした。

この種の大きなエラーが、上述のような確率で生じるこ
とは許容できな〜・ので、従来の変換器はサーモメータ
コードの各ビットに対してパイプライン状の複数のサー
モメータコードラッテαｇを設ける（即ち、ｎを増加さ
せる）か、または変換動作の周波数を落とす（即ち、ｆ
を減少させることによりＧを増加させる）かしなければ
ならなかった。

ところが、第１図の本発明による回路では、クロック周
波数を低くすることなく、グレイコード出力の殆んどの
エラーを回避するために各サーモメータコードビットに
対して１個のサーモメータコードラッテ（至）を必要と
するのみである。上述したように、この単一ラッチによ
って、エンコーダ回路（２）に入力されるサーモメータ
コードの多くとも１個の最下位ビットしか無効ビットに
ならないように保証され、また、エンコーダ回路（ロ）
の特別の符号化方法によって、この無効ビットは発生す
るグレイコードの１個の最下位ピッ）ＫＬか伝播しない
ように保証される。任意時点においてはグレイコードの
単一ビットしか無安定に々シ得す、且つ、そのビットは
最下位ビットであるので、エンコーダ回路（ロ）の入力
側ではなく出力側に置かれた対応するラツテノイプライ
ン国によってグレイコードに大きいエラーを生じること
なく、その無安定ビットを安定化することができる。ラ
ツチノイプラインをエンコーダ回路（至）の入力側では
なく出力側に置くことができるということは、サーモメ
ータコード入力よりグレイコード出力の方がはるかにビ
ット数が少ないためラッチの個数を大幅に削減すること
ができる利点を有する。

必要なラッチの個数を削減できるだけでなく、本発明に
おけるエンコーダ回路（ロ）は、第２図の従来のエンコ
ーダ回路（１６１が必要とする約手数のｒ　−トしか必
要とせず、出力段ＯＲゲート（４２〜（ハ）のファンイ
ンは従来回路（Ｉυの出力段ＯＲゲート１２２１のファ
ンインの半分で済み、更に、各サーモメータコードビッ
トは１個の負荷（従来は２個）のみを駆動すればよい。

以上、本発明の好適実施例について説明したが、本発明
の要旨を逸脱することなく多くの変形・変更を行い得る
ことは当業者には明らかであろう。

例えば、エンコーダ（ロ）は１５ビツトのサーモメータ
コードを４ピツトのグレイコードへ変換するものとした
が、１５ビツト以外のサーモメータコードをこれに対応
したビット数のグレイコードに変換スるようにしてもよ
い。

また、エンコーダ回路０３４１はグレイコードを発生す
るようにしたが、上述したように各人力サーモメータコ
ードビットが唯一の出力２進コードビツトに影響する方
法で定めたプール代数式に従って他の非重み付け＠接２
進コードを発生するようにしてもよい。

更に、エンコーダ回路１３４）はＡ／Ｄ変換器に使用す
るものとして説明したが、特に最下位ビットが無安定に
なシ易いサーモメータコードを発生する他の回路と共に
用いることもできる。

〔発明の効果〕

本発明のエンコーダ回路によれば、サーモメータコード
の無安定ビットは１４接２進コードの最下位ビットにし
か伝わらないので、大きなエラーの発生が効果的に防止
できる。したがって、エンコーダ回路の前段の各サーモ
メータコードビットに対して設けるラッチの数が大幅に
削減できるという構成上及び作用上の顕著な効果を有す
る。

【図面の簡単な説明】

第１図は本発明によるエンコーダ回路の一実施例を含む
Ａ／Ｄ変換器の回路図、第２図は従来のＡ／Ｄ変換器の
回路図である。 図中、（ロ）はエンコーダ回路、（４０は第１ｆｆ−）
手段、（４Ｚ乃至（４〜は第２ｒ−ト手段を示す。

Claims (1)

【特許請求の範囲】
1. サーモメータコードを隣接２進コードへ変換するエンコ
   ーダ回路であつて、夫々２入力端を有する複数の第１ゲ
   ート手段を設け、該第１ゲート手段の各入力端は夫々上
   記サーモメータコードの個別のビット信号を受け、更に
   上記第１ゲート手段の出力信号を複数のグループに分け
   、該各グループのビット信号をグループ毎に受ける複数
   の第２ゲート手段を設け、上記第２ゲート手段の各々か
   ら上記隣接２進コードの各ビット出力を得るようにした
   ことを特徴とするエンコーダ回路。