JPH0629852A - フォールディング回路及びそれを利用したａ−ｄ変換器 - Google Patents

Abstract

(57)【要約】 【目的】 フォールディング回路の折り返し波形をシャ
ープ化し、フォールディング回路を利用してＡ−Ｄ変換
器の素子数、消費電力を大幅に削減する。 【構成】 Ａ−Ｄ変換器において、複数のマスター・コ
ンパレータ・ラッチＭＣＬと、マスター−スレーブ間を
接続する一対の配線手段と、スレーブ・ラッチとでフォ
ールディング回路ＦＤを形成する。一対の配線手段は、
基準電圧の高低順に、各マスター・コンパレータ・ラッ
チの非反転，反転出力電流を交互に取り出して重ね合わ
せ、スレーブ・ラッチＳＬの一対の入力部に流し込む。
このスレーブ・ラッチＳＬの出力に応じ、エンコーダＥ
ＣＤにより、グレイコードの信号が直接コーディングさ
れる。これにより、フォールディング回路の出力である
折り返し信号の波形がシャープとなる。フォールディン
グ回路を利用したＡ−Ｄ変換器では、スレーブ・ラッチ
の個数が削減され、論理和ゲートが不要となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アナログ信号を折り返
し信号に変換するフォールディング回路及びそれを利用
したＡ−Ｄ変換器に関する。

【０００２】

【従来の技術】近年、画像処理の高画質化や計測器の高
精度化に伴い、高分解能でかつ高速変換可能なＡ−Ｄ変
換器への要望が高まっている。例えば、ハイビジョンの
オリジナル信号（帯域：３０ＭＨｚ）処理やＢ−ＩＳＤ
Ｎ用のＡ−Ｄ変換器としては、分解能１０ビット、変換
速度７５ＭＳＰＳが要求される。また、ディジタイジン
グ・オシロスコープ等に代表される計測器用としては、
分解能１０ビットで１００ＭＳＰＳ以上の変換速度が必
要とされる。一方、ハイビジョン用やＢ−ＩＳＤＮ用の
Ａ−Ｄ変換器では、低消費電力化の要望が強い。例え
ば、ハイビジョンの伝送システムで用いる場合、Ｙ，Ｐ
ｂ，Ｐｒ信号のそれぞれにＡ−Ｄ変換器が用いられるた
め、Ａ−Ｄ変換器の消費電力が全体の消費電力に占める
割合が大きく、Ａ−Ｄ変換器の低消費電力化は不可欠で
ある。また、ハイビジョンのプロ用のカメラに搭載する
場合、騒音を抑制する必要があるため冷却用ファンを回
して強制空冷することができないので、最低限、自然冷
却が可能な程度に消費電力を削減する必要がある。ま
た、この種のＡ−Ｄ変換器はセラミック・パッケージに
封入されるが、消費電力つまり発熱量を削減してプラス
チック・パッケージに封入できればコストを大幅に削減
することができる。上記理由により、素子数，消費電力
を大幅に削減しうる回路技術が必要となっている。

【０００３】ここで、Ａ−Ｄ変換器には、例えば特開平
３−２７４９１８号公報に開示されるような並列型Ａ−
Ｄ変換方式，直並列型Ａ−Ｄ変換方式、特開昭６２−１
７５０１８号公報に開示されるような逐次比較型Ａ−Ｄ
変換方式等が考えられる。これらの多種あるＡ−Ｄ変換
方式のうちで、並列型Ａ−Ｄ変換方式は最も単純で原理
に忠実で最高速処理が可能な方式であるが、素子数，消
費電力が膨大となる欠点もある。

【０００４】また、高速のＡ−Ｄ変換器では、通常エン
コーダを駆動する前にマスター・スレーブ構成をとるよ
うになされている。これは、エンコーダ・ラインの負荷
が非常に大きいことに加えて、出力信号の振幅を大きく
とらなければならないため、マスター・スレーブ構成を
とって１周期に亘るデジタル・データでもってエンコー
ダを駆動した方が、高速化の点で有利だからである。図
15は、このようなマスター・スレーブ構成を有する並列
型Ａ−Ｄ変換器の例を示す。同図において、１は各基準
抵抗器を直列に配置してなる基準抵抗部、２は複数のプ
リ・アンプＰＡ１〜７からなるプリ・アンプ列、３はプ
リ・アンプＰＡ１〜７と同数のマスター・コンパレータ
・ラッチＭＣＬ１〜７からなるマスター・コンパレータ
・ラッチ列、４はマスター・コンパレータ・ラッチＭＣ
Ｌ１〜７と同数のスレーブ・ラッチＳＬ１〜７からなる
スレーブ・ラッチ列、５は変換すべきアナログ入力電圧
Ｖｉｎが導入されるアナログ入力部、６は複数の排他的
論理和ラッチＥＸＯＲ１〜７からなる排他的論理和ラッ
チ列である。上記各プリ・アンプＰＡ１〜７の一方の入
力端子には共通にアナログ入力電圧Ｖｉｎが入力され、
もう一方の入力端子には、基準抵抗部１の各基準抵抗器
によって分圧され発生した基準電圧がそれぞれ入力され
ている。このように、従来は、各マスター・コンパレー
タ・ラッチＭＣＬ１〜７の出力を同数のスレーブラッチ
ＳＬ１〜７が受ける構成となっている。そして、相隣合
うスレーブ・ラッチの出力間の排他的論理和が排他的論
理和ラッチ列６を介して演算され、その出力によりドッ
ティング・トランジスタ（図示せず）を通してエンコー
ダが駆動され、コーディングが行なわれる。

【０００５】その場合、図示しないが、各マスター・コ
ンパレータ・ラッチＭＣＬは、差動増幅器を内蔵してお
り、コンパレートモードの間にアナログ入力電圧と各基
準電圧との比較を行って、ラッチモードの間に上記コン
パレートモードで生じた差動電圧に正帰還をかけてラッ
チを行うよう構成されている。

【０００６】一方、差動増幅器を利用した信号変換回路
として、例えば「IEEE Transactions on Nuclear Scien
ce,Vol.NS-22,Feb.1975,pp446-45」に開示されるごと
く、図13に示すように、複数の差動増幅器の出力を重ね
合わせるようにしたいわゆるフォールディング回路は公
知の技術である。同図において、各差動増幅器の一方の
入力端子には共通の入力電圧信号Ｖｉｎが供給され、も
う一方の入力端子にはそれぞれ基準電圧Ｖｒ１，Ｖｒ
２，Ｖｒ３が供給されている（Ｖｒ１＜Ｖｒ２＜Ｖｒ
３）。図13に示すフォールディング回路に対応するフォ
ールディング波形は、図14に示すように、入力電圧Ｖｉ
ｎに対して各基準電圧Ｖｒ１，Ｖｒ２，Ｖｒ３の位置で
差動方向が反転し、折り返すように変化する。

【０００７】

【発明が解決しようとする課題】しかしながら、図13に
示す従来のフォールディング回路は、複数の差動増幅器
の出力を重ね合わせる構成となっているが、差動増幅器
の飽和現象を利用しているため、フォールディング波形
は図14に示すようになり、差動増幅器の基準電圧点Ｖｒ
１，Ｖｒ２，Ｖｒ３における切り替わり目で、シャープ
な折返し波形を得ることができない。また、差動増幅器
の基準電圧間隔が飽和電圧より小さくなると、全く折返
し波形が得られなくなるという問題がある。

【０００８】一方、図15に示すマスタースレーブ構成を
利用したもの、つまりプリ・アンプ列２の出力をマスタ
ー・コンパレータ・ラッチ列３及びスレーブ・ラッチ列
４で受ける構成のＡ−Ｄ変換器では、各マスター・コン
パレータ・ラッチＭＣＬ１〜７の出力を個別にスレーブ
・ラッチＳＬ１〜７で受ける構成をとるため、マスター
・コンパレータ・ラッチＭＣＬ１〜７と同数のスレーブ
・ラッチＳＬ１〜７が必要となる。このため、Ａ−Ｄ変
換器の分解能が高くなって基準抵抗部１の分割用抵抗器
の数が増大すると、それに対応して、マスター・コンパ
レータ・ラッチだけでなくスレーブ・ラッチの数や、隣
接するスレーブ・ラッチの出力間の排他的論理和をとる
論理和ゲートの数が大幅に増え、素子数、消費電力が膨
大になるという問題があった。

【０００９】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、アナログ信号を折り返し信号に変換
するフォールディング回路を、差動増幅器を内蔵するコ
ンパレータ・ラッチの差動ごと取り出された出力電流を
順次反転となる出力同士を重ね合わせて一対の負荷に流
し込むように構成することにより、フォールディング波
形のシャープ化を図るとともに、かかるフォールディン
グ回路を利用してアナログ信号をデジタル信号に変換す
るＡ−Ｄ変換器を構成することにより、Ａ−Ｄ変換器の
素子数，消費電力の大幅な削減を図ることにある。

【００１０】

【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明の講じた手段は、フォールディング
回路として、一方の入力部が共通のアナログ信号を受
け、もう一方の入力部が順次所定の電圧差で設定された
基準電圧を受けるとともに、コンパレートモードの間に
アナログ入力電圧と各基準電圧との比較を行い、ラッチ
モードの間に上記コンパレートモードで生じた差電圧に
正帰還をかけてラッチを行って一対の出力部から非反転
出力及び反転出力として電流を出力するよう構成された
複数のコンパレータ・ラッチと、一対の入力端子を介し
て上記複数のコンパレータ・ラッチの出力を同時に受け
る負荷部材と、上記各コンパレータ・ラッチに入力され
る基準電圧の高低に従った順に、コンパレータ・ラッチ
の非反転出力，反転出力を交互に取り出して重ね合わ
せ、上記負荷部材の一対の入力部に流通させる一対の配
線手段とを設け、入力アナログ信号を各基準電圧の位置
で折り返す折り返し信号に変換するように構成したもの
である。

【００１１】請求項２の発明の講じた手段は、上記請求
項１の発明において、上記各コンパレータ・ラッチと基
準電圧及びアナログ入力電圧との間に、プリアンプを介
設したものである。

【００１２】請求項３の発明の講じた手段は、上記請求
項１又は２の発明において、上記負荷部材を、電流信号
を電圧信号に変換するための抵抗部材としたものであ
る。

【００１３】請求項４の発明の講じた手段は、上記請求
項１又は２の発明において、上記各コンパレータ・ラッ
チをマスター・コンパレータ・ラッチとし、上記負荷部
材を電流比較型スレーブ・ラッチとしたものである。

【００１４】請求項５の発明の講じた手段は、上記請求
項１又は２の発明において、上記各コンパレータ・ラッ
チはマスター・コンパレータ・ラッチとし、上記負荷部
材を、電流信号を電圧信号に変換するための抵抗部材
と、該抵抗部材に並列に接続される電圧比較型スレーブ
・ラッチとで構成したものである。

【００１５】請求項６の発明の講じた手段は、一方の入
力部が共通のアナログ信号を受け、もう一方の入力部が
順次所定の電圧差で設定された基準電圧を受ける複数個
のコンパレータと、該コンパレータの出力を受け、デジ
タル信号をコーディングするコーディング手段とを備え
たＡ−Ｄ変換器を対象とする。

【００１６】そして、上記複数のコンパレータのうちの
１群のコンパレータを、コンパレートモードの間にアナ
ログ入力電圧と各基準電圧との比較を行い、ラッチモー
ドの間に上記コンパレートモードで生じた差電圧に正帰
還をかけてラッチを行って、一対の出力部から非反転出
力，反転出力として電流を出力するよう構成された複数
のマスター・コンパレータ・ラッチと、該各マスター・
コンパレータ・ラッチの出力を受ける一対の入力部を有
するスレーブ・ラッチとで構成されるものとする。さら
に、上記各コンパレータ・ラッチに入力される基準電圧
の高低に従った順に、各マスター・コンパレータ・ラッ
チの非反転出力，反転出力を交互に取り出して重ね合わ
せ、上記スレーブ・ラッチの各入力部に流し込む一対の
配線手段を設ける。そして、上記１群のマスター・コン
パレータ・ラッチと、配線手段とにより、入力アナログ
信号を各基準電圧の位置で折り返す折り返し信号に変換
するフォールディング回路を形成したものである。

【００１７】請求項７の発明の講じた手段は、上記請求
項６の発明において、上記各マスター・コンパレータ・
ラッチの配列位置を、デジタル出力信号のコードの切り
替わり目に合わせ、上記スレーブ・ラッチを、少なくと
もデジタル出力のビット数だけ配置し、上記コーディン
グ手段を上記スレーブ・ラッチの出力で直接コーディン
グするように構成したものである。

【００１８】請求項８の発明の講じた手段は、上記請求
項７の発明において、デジタル出力信号の最上位ビット
を除く各位のビット毎に少なくとも１個のフォールディ
ング回路を設ける。そして、最下位ビットをコーディン
グするフォールディング回路内のマスター・コンパレー
タ・ラッチを、出力される折り返し信号が基準電圧の２
つ毎に周期的に折り返すように配列し、最下位ビットよ
りも上位のビットをコーディングするフォールディング
回路内のマスター・コンパレータ・ラッチを、出力され
る折り返し信号がその直下位ビットのフォールディング
回路から出力される折り返し信号の折り返し点間の中間
点で、かつ２倍の周期で折り返すように配列する。そし
て、コーディング手段を、グレイコードで表示されるデ
ジタル信号をコーディングするように構成したものであ
る。

【００１９】請求項９の発明の講じた手段は、上記請求
項６の発明において、デジタル出力信号を、上位コード
と下位コードとに２分割し、上位コードをコーディング
するためのスレーブ・ラッチに、上位コードの切り替わ
り目に相当するマスター・コンパレータ・ラッチの出力
間の排他的論理和からなる信号を入力させる一方、下位
コードをコーディングするためのスレーブ・ラッチを、
フォールディング回路の出力を受けるように構成したも
のである。

【００２０】請求項１０の発明の講じた手段は、上記請
求項６，７，８又は９の発明において、上記スレーブ・
ラッチを電圧比較型スレーブ・ラッチとし、スレーブ・
ラッチの一対の入力部に、電流信号を電圧信号に変換す
る一対の抵抗部材を並列に接続する構成としたものであ
る。

【００２１】請求項１１の発明の講じた手段は、上記請
求項１０の発明において、一つのフォールディング回路
に配置されるマスター・コンパレータ・ラッチの数を、
所定値以下に制限したものである。

【００２２】請求項１２の発明の講じた手段は、上記請
求項６，７，８，９，１０又は１１の発明において、各
フォールディング回路の出力側に配置されるスレーブ・
ラッチの２つの入力部の電位を、非反転出力信号及び反
転出力信号の振幅レベルが一致するよう相対的にオフセ
ットさせるように構成したものである。

【００２３】請求項１３の発明の講じた手段は、上記請
求項６，７，８，９，１０，１１又は１２の発明におい
て、上記各マスター・コンパレータ・ラッチと基準電圧
及びアナログ入力電圧との間に、それぞれプリアンプを
介設したものである。

【００２４】

【作用】以上の構成により、請求項１の発明では、コン
パレータ・ラッチの一対の出力部から差動の出力電流が
出力される。すなわち、ラッチ・モードで、非反転出力
あるいは反転出力のどちらか一方の出力に全ての電流が
流れ、もう一方の出力には全く流れないという完全なデ
ジタル電流が得られる。このため、ラッチ・モード期間
中のフォールディング波形は、コンパレータ・ラッチの
基準電圧点における切り替わり目で完全に折り返す極め
て信頼性の高い波形となる。また、コンパレータ・ラッ
チの基準電圧間の電位差が、差動増幅器の飽和電圧より
も小さい場合でも、ラッチ・モード時には完全な折返し
波形が得られる。

【００２５】請求項２の発明では、コンパレータ・ラッ
チに入力される基準電圧とアナログ電圧信号間の差電圧
がプリアンプによっていったん増幅されるので、フォー
ルディング回路を高速化した場合にも、良好な精度が得
られることになる。

【００２６】請求項３の発明では、簡素な構成で電流信
号から電圧信号が得られることになる。

【００２７】請求項４及び請求項５の発明では、マスタ
ー・コンパレータ・ラッチのクロック１周期に亘ってデ
ジタル化された折り返し信号が得られるので、負荷に対
する駆動力が増大し、高速化が可能となる。

【００２８】請求項６の発明では、Ａ−Ｄ変換器におい
て、フォールディング回路を利用しているので、マスタ
ー・コンパレータ・ラッチの出力側に同数のスレーブ・
ラッチを設ける必要がなく、最小限ビット数だけのスレ
ーブ・ラッチがあればデジタル出力信号が得られる。し
たがって、素子数及び消費電力が大幅に低減されること
になる。

【００２９】請求項７の発明では、出力するデジタル信
号のコードの切り替わり目に相当するマスター・コンパ
レータ・ラッチの作動の出力電流つまり反転出力，非反
転出力が交互に重ね合わされているので、ラッチ・モー
ド時の重畳電流は、コードの切り替わり目で順次完全に
折り返す差動のデジタル電流となる。この差動のデジタ
ル電流に応じてスレーブ・ラッチによりコーディング手
段が駆動され、コーディングが行われる。したがって、
排他的論理和を演算するための素子も不要となるととも
に、折り返し信号を利用した迅速なコーディングが可能
となる。

【００３０】請求項８の発明では、Ａ−Ｄ変換器内の各
フォールディング回路から出力される折り返し信号がグ
レイコードの各位のビットに対応するので、容易かつ迅
速にグレイコードで表示されるデジタル出力信号が得ら
れることになる。

【００３１】請求項９の発明では、特にビット数の大き
なデジタル信号を出力する場合に、配線数の増大が抑制
されるとともに、マスター・コンパレータ・ラッチ間の
距離の拡大に起因する変換エラーが防止される。したが
って、高分解能のＡ−Ｄ変換が可能となる。

【００３２】請求項１０の発明では、一対の抵抗部材の
抵抗値の設定によって、容易に電圧比較型スレーブ・ラ
ッチの動作が円滑化されることになる。

【００３３】請求項１１の発明では、フォールディング
回路からの出力振幅が所定値以上に維持されるので、ス
レーブ・ラッチの誤動作に起因するコーディングエラー
の発生が防止されることになる。

【００３４】請求項１２の発明では、特にビット数の大
きなデジタル信号を出力する場合に、配線数の増大が抑
制されるとともに、マスター・コンパレータ・ラッチ間
の距離の拡大に起因する変換エラーが防止される。した
がって、高分解能のＡ−Ｄ変換が可能となる。

【００３５】請求項１３の発明では、各フォールディン
グ回路から出力される折り返し信号の非反転出力信号及
び反転出力信号の振幅レベルが一致することで、スレー
ブ・ラッチの差動が円滑となる。

【００３６】請求項１４の発明では、マスター・コンパ
レータ・ラッチに入力される基準電圧とアナログ電圧信
号間の差電圧がプリアンプによっていったん増幅される
ので、Ａ−Ｄ変換器を高速化した場合にも、良好な精度
が得られることになる。

【００３７】

【実施例】以下、本発明の実施例について説明する。

【００３８】（実施例１）まず、請求項１及び２の発明
に係る実施例１について説明する。図１は、４つのマス
ター・コンパレータ・ラッチの出力電流を重ね合わせる
ようにしたフォールディング回路ＦＤの構成を示す。図
１において、１は４個の抵抗を直列に配置し、第１〜第
４基準電圧Ｖｒ１〜４を生ぜしめるようにした基準電圧
部、２は４個の第１〜第４プリ・アンプＰＡ１〜４から
なるプリ・アンプ列、３は４個の第１〜第４マスター・
コンパレータ・ラッチＭＣＬ１〜４からなるマスター・
コンパレータ・ラッチ列、４は負荷部材としてのスレー
ブ・ラッチＳＬ（ここでは単数）を配置してなるスレー
ブ・ラッチ部、５はアナログ電圧信号Ｖｉｎが入力され
る信号入力部である。また、Ｒ１，Ｒ２は、電流信号を
電圧信号に変換する負荷部材としての抵抗部材である。

【００３９】ここで、上記各プリ・アンプＰＡ１〜４の
一方の入力部は信号入力部５に接続されて、共通のアナ
ログ電圧信号Ｖinが入力されている。また、各プリ・ア
ンプＰＡ１〜４のもう一方の入力部は基準抵抗部１の各
抵抗間の部位に接続されて、各抵抗によって分圧された
第１〜第４基準電圧Ｖｒ１〜４（Ｖｒ４＜Ｖｒ３＜Ｖｒ
２＜Ｖｒ１）がそれぞれ入力されている。そして、各プ
リ・アンプＰＡ１〜４で、アナログ電圧信号Ｖｉｎと各
基準電圧Ｖｒ１〜４とが比較され、両者の差圧信号が増
幅されて出力される。

【００４０】上記各マスター・コンパレータ・ラッチＭ
ＣＬ１〜４の一対の入力部は、それぞれ各プリ・アンプ
ＰＡ１〜４の各出力端子に接続されていて、各プリ・ア
ンプＰＡ１〜４から増幅された差圧信号が入力される。
そして、各マスター・コンパレータ・ラッチＭＣＬには
差動増幅器が内蔵されていて、コンパレートモードの間
にアナログ電圧信号Ｖｉｎと各基準電圧Ｖｒ１〜４との
比較を行い、ラッチモードの間に上記コンパレートモー
ドで生じた差電圧に正帰還をかけてラッチを行う。そし
て、各マスター・コンパレータ・ラッチＭＣＬ１〜４の
内部で生成された差動電流を、ベース接地トランジスタ
とのカスコード接続によって取り出すようになされてい
る。

【００４１】その場合、第１マスター・コンパレータ・
ラッチＭＣＬ１の非反転出力Ｑと、第２マスター・コン
パレータ・ラッチＭＣＬ２の反転出力ＱＢと、第３マス
ター・コンパレータ・ラッチＭＣＬ３の非反転出力Ｑ
と、第４マスター・コンパレータ・ラッチＭＣＬ４の反
転出力ＱＢとが抵抗Ｒ１に接続される配線ＣＮａに出力
され、第１マスター・コンパレータ・ラッチＭＣＬ１の
反転出力ＱＢと、第２マスター・コンパレータ・ラッチ
ＭＣＬ２の非反転出力Ｑと、第３マスター・コンパレー
タ・ラッチＭＣＬ３の反転出力ＱＢと、第４マスター・
コンパレータ・ラッチＭＣＬ４の非反転出力Ｑとが抵抗
Ｒ２に接続される配線ＣＮｂに出力される。すなわち、
マスター・コンパレータ・ラッチＭＣＬの基準電圧の高
低に従った順に、各マスター・コンパレータ・ラッチの
非反転出力，反転出力を交互に取り出して重ね合わせ、
スレーブ・ラッチＳＬの一対の入力部に流し込むように
接続する構成としている。この各配線ＣＮａ，ＣＮｂに
より、請求項１の発明にいう一対の配線手段が構成され
ている。ここで、抵抗Ｒ１は、マスター・コンパレータ
・ラッチに使用される電流源と同じ電流源に接続されて
いる（重ね合わせるマスター・コンパレータ・ラッチＭ
ＣＬの数が奇数の場合には、電流源を接続する必要はな
い）。上記マスター・コンパレータ・ラッチＭＣＬ１〜
４、配線手段ＣＮａ，ＣＮｂ及びスレーブ・ラッチＳＬ
により、フォールディング回路ＦＤが構成されている。

【００４２】なお、この図では、４個のマスター・コン
パレータ・ラッチＭＣＬ１〜４の出力信号を単一のスレ
ーブ・ラッチＳＬに入力させるように構成しているが、
２個のスレーブ・ラッチを配設し、各スレーブ・ラッチ
にそれぞれ２個のマスター・コンパレータ・ラッチの出
力信号を入力させるように構成してもよい。その場合、
２つのフォールディング回路が配設されていることにな
る。

【００４３】また、負荷部材は、上記実施例では、抵抗
部材Ｒ１，Ｒ２とスレーブ・ラッチＳＬとを設けたが、
電流比較型スレーブ・ラッチでは抵抗部材Ｒ１，ｒ２は
不要である。また、マスター・スレーブ構造を取らない
場合には、上記スレーブ・ラッチは不要である。さら
に、負荷部材は、抵抗部材でなくトランジスタ等の素子
であってもよい。

【００４４】次に、上記フォールディング回路ＦＤの差
動を説明する。今、アナログ電圧信号Ｖｉｎが第４マス
ター・コンパレータ・ラッチＭＣＬ４の第４基準電圧Ｖ
ｒ４より低い場合、ラッチ・モードにおいて全てのマス
ター・コンパレータ・ラッチの反転出力ＱＢ側に電流が
流れる。従って、マスター・コンパレータ・ラッチ列３
の定電流源の電流値をＩ0 とすると、抵抗Ｒ２には電流
２Ｉ0 が流れる一方、抵抗Ｒ１には、接続されている定
電流源の電流Ｉ0 を含めて合計電流３Ｉ0 が流れる。次
に、アナログ電圧信号Ｖｉｎが第４基準電圧Ｖｒ４を越
えると、第４マスター・コンパレータ・ラッチＭＣＬ４
の出力が反転するため、抵抗Ｒ１と抵抗Ｒ２の間で電流
Ｉ0 の交換が行われる。すなわち、今度は抵抗Ｒ１に電
流２Ｉ0が流れ、抵抗Ｒ２に電流３Ｉ0 が流れる。更
に、アナログ電圧信号Ｖｉｎが第３基準電圧Ｖｒ３を越
えると第３マスター・コンパレータ・ラッチＭＣＬ３の
出力が反転するため、抵抗Ｒ１とＲ２の間で先とは逆向
きに電流Ｉ0 の交換が行われる。従って、抵抗Ｒ２に電
流２Ｉ0 が流れ、抵抗Ｒ１に電流３Ｉ0 が流れる。以
降、同様にして抵抗Ｒ１, Ｒ２に発生する電圧ＶＲ１,
ＶＲ２は、入力電圧Ｖｉｎに対して図２に示すように変
化する。すなわち、電圧信号ＶＲ１は、アナログ入力電
圧信号Ｖｉｎの変化に対し、Ｖｒ４＜Ｖｉｎ＜Ｖｒ３及
びＶｒ２＜Ｖｉｎ＜Ｖｒ１の時にＨレベルとなり、その
他ではＬレベルとなり、入力アナログ電圧が各基準電圧
Ｖｒ１〜Ｖｒ４を越える点で折り返すように変化する。
同図からわかるように、重ね合わせるマスター・コンパ
レータ・ラッチＭＣＬの数が偶数の場合、出力はアナロ
グ入力電圧Ｖｉｎ方向に対称形となる。一方、奇数の場
合は逆に非対称形となる。

【００４５】図１に示すように、本発明によるフォール
ディング回路は、マスター・コンパレータ・ラッチＭＣ
Ｌから電流信号として出力される非反転出力，反転出力
を交互に取り出して重ね合わせる構成となっている。コ
ンパレータ・ラッチＭＣＬの出力電流は、ラッチ・モー
ド時において、非反転出力か反転出力かどちらか一方に
電流が流れ、もう一方には全く流れないという完全なデ
ジタル電流となる。従って、ラッチ・モード時には、プ
リ・アンプＰＡの基準電圧点で完全に折り返す理想的な
波形が得られる。また、コンパレータ・ラッチＭＣＬの
基準電圧間の電位差が、差動増幅器の飽和電圧に比べて
小さい場合でも、ラッチ・モード時にはほぼ完全な折返
し波形が得られる。しかも、得られる電圧は差動である
ので、高速性にすぐれノイズにも強い。また、この出力
波形を入力としているスレーブ・ラッチＳＬの出力は、
クロック１周期に亘るデジタル・データとなるため、エ
ンコーダＥＣＤの高速化に極めて有利である。

【００４６】（実施例２）次に、請求項４〜６の発明に
係る実施例２について説明する。図３は、重ね合わせる
マスター・コンパレータ・ラッチＭＣＬの組合せを、エ
ンコーダＥＣＤに使用しているコードの切り替わり目に
合わせることによって、スレーブ・ラッチＳＬの出力で
直接コーディングを行うようにしたＡ−Ｄ変換器の構成
を示し、３ビットのグレイ・コードを生成する場合であ
る。すなわち、第１〜第７基準電圧Ｖｒ１〜７からなる
基準電圧部１と、各基準電圧Ｖｒ１〜７及び信号入力部
５のアナログ電圧信号Ｖｉｎを入力とする第１〜第７プ
リ・アンプＰＡ１〜７からなるプリ・アンプ列２と、該
各プリ・アンプＰＡ１〜７の出力をそれぞれ入力とする
第１〜第７マスター・コンパレータ・ラッチＭＣＬ１〜
７からなるマスター・コンパレータ・ラッチ列３と、第
１〜第３スレーブ・ラッチＳＬ１〜３からなるスレーブ
・ラッチ列４とが配設されている。

【００４７】ここで、上記各スレーブ・ラッチＳＬ１〜
３の出力は、後述のごとく、３ビットＤＯ〜Ｄ２のデジ
タル信号をコーディングするようになされている。最下
位ビットＤ０をコーディングするための第３スレーブ・
ラッチＳＬ３には、グレイ・コードの最下位ビットの切
り替わり目に当たる第１，第３，第５，第７マスター・
コンパレータ・ラッチＭＣＬ１，ＭＣＬ３，ＭＣＬ５，
ＭＣＬ７の出力を重ね合わせた信号が配線ＣＮ1a，ＣＮ
1bを介して入力されている。上記各マスター・コンパレ
ータ・ラッチＭＣＬ１，ＭＣＬ３，ＭＣＬ５，ＭＣＬ
７、配線ＣＮ1a，ＣＮ1b及び第３スレーブ・ラッチＳＬ
３で形成される回路により、第１フォールディング回路
ＦＤ１が構成されている。同様に、第２位ビットＤ１を
コーディングするための第２スレーブ・ラッチＳＬ２に
は、第２，第６マスター・コンパレータ・ラッチＭＣＬ
２，ＭＣＬ６の出力を重ね合わせた信号が配線ＣＮ2a，
ＣＮ2bを介して入力されている。上記各マスター・コン
パレータ・ラッチＭＣＬ２，ＭＣＬ６、ＣＮ2a，ＣＮ2b
及び第２スレーブ・ラッチＳＬ２で形成される回路によ
り、第２フォールディング回路ＦＤ２が構成されてい
る。また、最上位ビットＤ２をコーディングするための
第１スレーブ・ラッチＳＬ１には、第４マスター・コン
パレータ・ラッチＭＣＬ４の出力を単独で入力する。こ
こで、上記複数のマスター・コンパレータ・ラッチの出
力を単一のスレーブ・ラッチに入力する場合、各マスタ
ー・コンパレータ・ラッチＭＣＬ間の出力電流を基準電
圧の高い方から交互に非反転出力，反転出力を取り出し
て重ね合わせ、各スレーブ・ラッチＳＬの非反転入力Ｄ
及び反転入力ＤＢとして入力するようになされている。
ただし、第２，第３スレーブ・ラッチＳＬ２，ＳＬ３
は、図10に示すＡタイプのもの（オフセットあり）と
し、第１スレーブ・ラッチＳＬ１は図11に示すＢタイプ
のもの（オフセットなし）とする。

【００４８】そして、上記各スレーブ・ラッチＳＬ１〜
３の出力は、コーディング手段であるエンコーダＥＣＤ
に出力される。該エンコーダＥＣＤにおいて、３ビット
Ｄ０〜Ｄ２の信号をコーディングするために、上記第１
スレーブ・ラッチＳＬ１の出力は最上位ビットＤ２のコ
ード線に第１ドッティングトランジスタＤＲ１を介して
接続され、第２スレーブ・ラッチＳＬ２の出力は第２位
ビットＤ１のコード線に第２ドッティングトランジスタ
ＤＲ２を介して接続され、第３スレーブ・ラッチＳＬ３
の出力は最下位ビットＤ０のコード線に第３ドッティン
グトランジスタＤＲ３を介して接続されている。

【００４９】以上の構成により、それぞれのスレーブ・
ラッチＳＬ１〜３の出力は、アナログ電圧信号Ｖｉｎに
対して図４に示すように変化する。すなわち、最下位ビ
ットＤ０に対応する第３スレーブ・ラッチＳＬ３の出力
はＶｒ７＜Ｖｉｎ＜Ｖｒ５，Ｖｒ３＜Ｖｉｎ＜Ｖｒ１の
時に、第２位ビットＤ１に対応する第２スレーブ・ラッ
チＳＬ２の出力はＶｒ６＜Ｖｉｎ＜Ｖｒ２の時に、最上
位ビットＤ２に対応する第１スレーブ・ラッチＳＬ１の
出力はＶｉｎ＜Ｖｒ４の時に、それぞれＨレベルとな
る。従って、エンコーダＥＣＤにより、Ｖｉｎ＞Ｖｒ１
では「０００」が、Ｖｒ１＞Ｖｉｎ＞Ｖｒ２では「００
１」が、Ｖｒ２＞Ｖｉｎ＞Ｖｒ３では「０１１」が、Ｖ
ｒ３＞Ｖｉｎ＞Ｖｒ４では「０１０」が、Ｖｒ４＞Ｖｉ
ｎ＞Ｖｒ５では「１１０」が、Ｖｒ５＞Ｖｉｎ＞Ｖｒ６
では「１１１」が、Ｖｒ６＞Ｖｉｎ＞Ｖｒ７では「１０
１」が、Ｖｉｎ＞Ｖｒ７では「１００」がそれぞれコー
ディングされることになる。これは、「１」を加算又は
減算するごとに１ビットずつ変化しており、３ビットの
グレイ・コードそのものである。

【００５０】なお、本実施例では、その後、コード変換
器（図示せず）により、グレイコードの信号からバイナ
リコードの信号に変換され、最終的に利用される信号と
なる。ただし、コード変換器は必ずしも必要ではなく、
グレイコードの信号を直接利用してもよい。

【００５１】従来のマスター・スレーブ構造を有するＡ
−Ｄ変換器では、１つのマスター・コンパレータ・ラッ
チＭＣＬの出力を１つのスレーブ・ラッチＳＬで受ける
構成をとるため、マスタ・コンパレータ・ラッチＭＣＬ
と同数のスレーブ・ラッチＳＬが必要となる。それに対
し、上記実施例２のような第１，第２フォールディング
回路ＦＤ１，ＦＤ２を配設したＡ−Ｄ変換器では、複数
のマスター・コンパレータ・ラッチＭＣＬの出力を重ね
合わせて１つのスレーブ・ラッチＳＬに入力するように
接続した分、スレーブ・ラッチＳＬの個数を削減するこ
とができる。

【００５２】特に、上記実施例２のように、スレーブ・
ラッチＳＬの出力で直接コーディングを行なうため、ス
レーブ・ラッチＳＬの出力間の排他的論理和をとる必要
がない。このため、論理和ゲートを全て削減できる。た
とえば、３ビットのＡ−Ｄ変換を行う場合、従来の手法
によれば、図15に示すように、７個のマスター・コンパ
レータ・ラッチＭＣＬとそれと同数のスレーブ・ラッチ
ＳＬ及び排他的論理和ゲートが必要となる。すなわち、
全部で２１ゲート必要となる。一方、本発明によれば、
図３に示すように７個のマスタ・コンパレータ・ラッチ
ＭＣＬと３個のスレーブ・ラッチＳＬの１０ゲートで済
むことになる。すなわち、従来の手法の半分のゲート数
で済むことになる。

【００５３】上記実施例２では、３ビットのディジタル
信号をコーディングする例について説明したが、本発明
はかかる構成に限定されるものではなく、４ビット以上
のディジタル信号を出力するＡ−Ｄ変換器にも適用しう
る。４ビットのＡ−Ｄ変換器の場合、従来の手法ではマ
スター・コンパレータ・ラッチ、スレーブ・ラッチ及び
排他的論理和ゲートがそれぞれ１５個、全部で４５ゲー
ト必要になるが、本発明によれば、図５に示すように、
１５個のマスター・コンパレータ・ラッチＭＣＬと４個
のスレーブ・ラッチＳＬの１９ゲートで済むことになる
（詳細は後述する）。このように、ｎビットのＡ−Ｄ変
換器の場合、本発明によれば、（２ⁿ −１−ｎ）個のス
レーブ・ラッチと（２ⁿ −１）個の排他的論理和ゲート
を削減できる。従って、大幅な素子数、消費電力及び占
有面積の削減が可能となる。

【００５４】図５は、４ビットのコーディングを行うＡ
−Ｄ変換器の構成を示す。すなわち、ビット数４に対応
して、（２⁴ −１）個つまり第１〜第１５基準電圧Ｖｒ
１〜１５からなる基準電圧部１と、各基準電圧Ｖｒ１〜
１５及び信号入力部５のアナログ電圧信号Ｖｉｎを入力
とする第１〜第１５プリ・アンプＰＡ１〜１５からなる
プリ・アンプ列２と、各プリアンプＰＡ１〜１５の出力
を入力とする第１〜第１５マスター・コンパレータ・ラ
ッチＭＣＬ１〜１５からなるマスター・コンパレータ・
ラッチ列３と、第１〜第４スレーブ・ラッチＳＬ１〜４
からなるスレーブ・ラッチ列４とが配置され、各スレー
ブ・ラッチＳＬ１〜４の出力に応じて、エンコーダＥＣ
Ｄにより、４ビットＤ０〜Ｄ３の信号を直接コーディン
グするようになされている。ここで、最下位ビットＤ０
をコーディングする第４スレーブ・ラッチＳＬ４には、
奇数番号のマスター・コンパレータ・ラッチＭＣＬ１，
ＭＣＬ３，ＭＣＬ５，ＭＣＬ７，ＭＣＬ９，ＭＣＬ１
１，ＭＣＬ１３及びＭＣＬ１５の出力が重ね合わされて
入力され、第２位ビットＤ１をコーディングする第３ス
レーブ・ラッチＳＬ３には、第２，第６，第１０，第１
４マスター・コンパレータ・ラッチＭＣＬ２，ＭＣＬ
６，ＭＣＬ１０，ＭＣＬ１４の出力が重ね合わされて出
力され、第３位ビットＤ２をコーディングする第２スレ
ーブ・ラッチＳＬ２には、第４，第１２スレーブ・ラッ
チＳＬ４，ＳＬ１２の出力が重ね合わされて入力され、
最上位ビットＤ３をコーディングする第１スレーブ・ラ
ッチＳＬ１には、第８マスター・コンパレータ・ラッチ
ＭＣＬ８の出力が単独で入力される。その際、各配線Ｃ
Ｎ1a，ＣＮ1b〜ＣＮ3a，ＣＮ3bを介して、各マスター・
コンパレータ・ラッチＭＣＬの出力を基準電圧の高い側
から交互に非反転出力，反転出力を取り出して重ね合わ
せ、スレーブ・ラッチＳＬの各入力部ＤＢに入力させる
ようになされている。つまり、図５に示すＡ−Ｄ変換器
の場合、３つの第１〜第３フォールディング回路ＦＤ１
〜３が配設されていることになる。そして、各スレーブ
・ラッチＳＬ１〜４の出力は、エンコーダＥＣＤに入力
されている。すなわち、第１〜第４スレーブ・ラッチＳ
Ｌ１〜４の出力に応じて、エンコーダＥＣＤにより、第
１〜第３ドッティングトランジスタＤＲ１〜４を介し
て、最上位ビットＤ３から最下位ビットＤ０までの各ビ
ットがコーディングされる。

【００５５】以上の構成によって、図６に示される如
き、「１０００」，「１００１」，「１０１１」，「１
０１０」，「１１１０」，「１１１１」，「１１０１」
「１１００」，「０１００」，「０１０１」，「０１１
１」，「０１１０」，「００１０」，「００１１」「０
００１」，「００００」からなるグレイコードによるデ
ジタル信号をコーディングするようになされている。こ
の場合も、上記と同様の効果を発揮することができる。

【００５６】なお、この実施例２では、スレーブ・ラッ
チＳＬの出力で全体がグレイコードで表示されるデジタ
ル信号をコーディングするようにしたが、本発明はかか
る実施例に限定されるものではなく、信号の変わり目が
重ならないコードであれば、どのようなパターンでも生
成しうる。

【００５７】（実施例３）上記実施例２では、最小限の
スレーブ・ラッチ数でＡ−Ｄ変換器を構成する例につい
て説明したが、フォールディング回路ＦＤ内で出力電流
を重ね合わせるマスター・コンパレータ・ラッチＭＣＬ
の数が増えてくると、特に下位コード側の出力振幅を適
正に維持するのが困難となる。そこで、請求項７の発明
のように、一つのフォールディング回路ＦＤ内において
重ね合わせるマスター・コンパレータ・ラッチＭＣＬの
数を制限するようにしてもよい、図７は、請求項７の発
明に係る実施例３のＡ−Ｄ変換器の構成を示し、４ビッ
トの場合で、重ね合わせるマスター・コンパレータ・ラ
ッチＭＣＬの数を最大４個に制限し、最下位ビットＤ０
をコーディングするためのフォールディング回路ＦＤを
２個に分割したものである。

【００５８】すなわち、１５個のマスター・コンパレー
タ・ラッチＭＣＬ１〜１５の出力側に、５個のスレーブ
・ラッチＳＬ１〜５を配設し、そのうち第４スレーブ・
ラッチＳＬ４には、第１，第３，第５，第７マスター・
コンパレータ・ラッチＭＣＬ１，ＭＣＬ３，ＭＣＬ５，
ＭＣＬ７の出力が重ね合わされて配線ＣＮ3a，ＣＮ3bを
介して入力され、第５スレーブ・ラッチＳＬ５には、第
９，第１１，第１３，第１５マスター・コンパレータ・
ラッチＭＣＬ９，ＭＣＬ１１，ＭＣＬ１３，ＭＣＬ１５
の出力が重ね合わされて配線ＣＮ4a，ＣＮ4bを介して入
力されている。つまり、上記図５における第３フォール
ディング回路ＦＤ３を第３，第４フォールディング回路
ＦＤ３，ＦＤ４に分割したことになる。また、エンコー
ダＥＣＤには、第１〜第５ドッティングトランジスタＤ
Ｒ１〜５が配設されている。すなわち、エンコーダＥＣ
Ｄにより、第４，第５ドッティングトランジスタＤＲ
４，ＤＲ５を介して、最下位ビットＤ０をコーディング
するようになされている。その他の構成は上記図５と同
じである。そして、この場合にも、各ビットＤ０〜Ｄ３
により、上記図６と同様に、グレイコードでコーディン
グされた４ビットのディジタル信号が得られる（図示は
省略する）。

【００５９】この場合、上記実施例２に比較して、スレ
ーブ・ラッチＳＬの数は増大するが、出力振幅が適正に
維持されるので、出力振幅の不足に起因する誤動作を有
効に防止することができる利点がある。

【００６０】（実施例４）次に、請求項８の発明に係る
実施例４について説明する。上記図３及び図５からわか
るように、分解能が高くなるに従ってつまりビット数が
増大するにしたがって配線の本数が増え、配線の占める
面積が大幅に増加する。また、上位ビットになるに従っ
て、出力電流を重ね合わせるマスター・コンパレータ・
ラッチ間の距離が指数関数的に長くなるので、ビット数
の大きいもの例えば分解能が高く高速なＡ−Ｄ変換器な
どの場合、上位のビットにおいて変換エラーが発生しや
すくなる。そこで、本実施例４では、図８に示すよう
に、コーディングを上位コードと下位コードとに分け
て、上位のコーディングは、各マスター・コンパレータ
・ラッチ間の非反転出力と反転出力とを順序的に接続す
ることによって得られる排他的論理和の信号をスレーブ
・ラッチに入力し、各スレーブ・ラッチの出力をドッテ
ィングトランジスタ（図中黒丸を付した交点に配設され
ている）によって一括して行い、下位のコーディングは
上記実施例３と同様に行うようになされている。

【００６１】すなわち、４ビットのディジタル信号をコ
ーディングする場合、７つの第１〜第７スレーブ・ラッ
チＳＬ１〜７をマスター・コンパレータ・ラッチＭＣＬ
１〜１５の出力側に配置し、最下位ビットＤ０及び第３
位ビットＤ１は、第５〜第７スレーブ・ラッチＳＬ５〜
７及びマスター・コンパレータ・ラッチＭＣＬによる３
つのフォールディング回路ＦＤ１〜３及びエンコーダＥ
ＣＤの各ドッティングトランジスタＤＲ５〜ＤＲ７を介
して、グレイコードで表示されるデジタル信号が直接コ
ーディングされる（図９参照）。

【００６２】一方、最上位ビットＤ３及び第２位ビット
Ｄ２については、以下のように、コーディングが行われ
る。すなわち、上位コードＤ２，Ｄ３の切り替わり目に
相当するマスター・コンパレータ・ラッチＭＣＬ４、Ｍ
ＣＬ８、ＭＣＬ12の間で、基準電圧が高電位側のマスタ
ー・コンパレータ・ラッチＭＣＬの非反転出力Ｑと低電
位側のマスター・コンパレータ・ラッチＭＣＬの反転出
力ＱＢとの間が順序的に接続されている。このようにし
て発生したマスター・コンパレータ・ラッチＭＣＬの出
力信号間の排他的論理和出力を受けるスレーブ・ラッチ
ＳＬ１、ＳＬ２、ＳＬ３、ＳＬ４は、図12に示すＣタイ
プのスレーブ・ラッチとする。また、これらのスレーブ
・ラッチのもう一方の入力には、共通に参照電圧Ｖｓが
与えられている。例えば、入力電圧ＶｉｎがＶｒ８＜Ｖ
ｉｎ＜Ｖｒ４の範囲にある場合、第４マスター・コンパ
レータ・ラッチＭＣＬ４は反転出力ＱＢ側に電流が流
れ、マスター・コンパレータ・ラッチＭＣＬ８、ＭＣＬ
12は非反転出力Ｑ側に電流が流れるため、第２スレーブ
・ラッチＳＬ２のみＨレベルとなり他のスレーブ・ラッ
チＳＬ１、ＳＬ３、ＳＬ４はＬレベルとなる。すなわ
ち、各マスター・コンパレータ・ラッチＭＣＬの出力信
号間の排他的論理和がとられたことになる。図９は、各
スレーブ・ラッチの出力波形及び各位のビットＤ０〜Ｄ
３の波形を示し、最終的には、上記図６と同様に、エン
コーダＥＣＤにより、各ドッティングトランジスタＤＲ
１〜ＤＲ４を介して、グレイコードで表されるデジタル
信号が得られる。

【００６３】従って、上記第４実施例では、デジタル出
力信号の上位側コードが、フォールディング回路ではな
く、各マスター・コンパレータ・ラッチＭＣＬの出力信
号間の排他的論理和を入力とするスレーブ・ラッチＳＬ
の出力信号からコーディングされるので、ビット数が増
大した場合にも、フォールディング回路の場合のごと
く、上位ビットにおけるマスター・コンパレータ・ラッ
チＭＣＬ間の距離の増大による変換エラーを生じること
がない。従って、分解能が高く特に高速なＡ−Ｄ変換器
においても、信頼性を良好に維持しながら、大幅な素子
数、消費電力及び占有面積の削減が可能となる。

【００６４】なお、上記各実施例では、各マスター・コ
ンパレータ・ラッチの入力側にマスター・コンパレータ
・ラッチＭＣＬと同数のプリ・アンプＰＡからなるプリ
・アンプ列を配設したが、このプリ・アンプ列４は必ず
しも必要ではない。ただし、プリ・アンプ列４を介設す
ることによって、信号がさらに高速化され、かつ精度が
向上する利点がある。

【００６５】

【発明の効果】以上説明したように、請求項１の発明に
よれば、フォールディング回路として、共通のアナログ
信号と基準電圧とを受け、コンパレートモードの間に各
電圧の比較を行い、ラッチモードの間にラッチを行っ
て、一対の出力部から非反転出力，非反転出力と低電流
を出力するよう構成された複数のコンパレータ・ラッチ
と、一対の入力部を介して各コンパレータ・ラッチの出
力を受ける負荷部材と、各コンパレータ・ラッチの差動
の出力電流を基準電圧の高低に従って交互に非反転出
力，反転出力を取り出して重ね合わせ、一対の入力部に
流し込む一対の配線手段とを設け、入力アナログ信号を
各基準電圧の位置で折り返す折り返し信号に変換するよ
うに構成したので、コンパレータ・ラッチの基準電圧点
における切り替わり目でほぼ完全に折り返すシャープな
極めて信頼性の高い波形を得ることができる。

【００６６】請求項２の発明によれば、上記請求項１の
発明において、各コンパレータ・ラッチと基準電圧及び
アナログ入力電圧との間に、それぞれプリアンプを介設
するように構成したので、コンパレータ・ラッチに入力
される基準電圧とアナログ電圧信号間の差圧がプリアン
プによっていったん増幅されることで、高速状態におけ
るフォールディング回路の精度の向上を図ることができ
る。

【００６７】請求項３の発明によれば、上記請求項１又
は２の発明において、負荷部材を、電流信号を電圧信号
に変換する抵抗部材としたので、簡素な構成で電流信号
から電圧信号への変換を行うことができる。

【００６８】請求項４及び５の発明によれば、上記請求
項１又は２の発明において、コンパレータ・ラッチをマ
スター・スレーブ構造としたので、マスター・コンパレ
ータ・ラッチのクロック１周期に亘ってデジタル化され
た折り返し信号が得られるので、負荷に対する駆動力が
増大し、高速化が可能となる。

【００６９】請求項６の発明によれば、Ａ−Ｄ変換器の
構成として、１群のコンパレータを複数のマスター・コ
ンパレータ・ラッチとその出力を受ける単一のスレーブ
・ラッチとからなるマスター・スレーブ構造とし、かつ
各マスター・コンパレータ・ラッチとその出力をスレー
ブ・ラッチに接続する一対の配線手段とで上記請求項１
の発明であるフォールディング回路を形成したので、ス
レーブ・ラッチの個数を削減し、排他的論理和を演算す
る素子を不要とすることができ、よって、素子数及び消
費電力の大幅な低減を図ることができる。

【００７０】請求項７の発明によれば、上記請求項４の
発明において、各マスター・コンパレータ・ラッチの配
列位置を、デジタル出力信号のコードの切り替わり目に
合わせ、少なくともデジタル出力のビット数だけ設けた
スレーブ・ラッチの出力で直接コーディングするように
したので、折り返し信号を利用した迅速なコーディング
を行うことができる。

【００７１】請求項８の発明によれば、上記請求項７の
発明において、デジタル出力の最上位ビットを除く各位
のビット毎に少なくとも１個のフォールディング回路を
設け、各フォールディング回路内のマスター・コンパレ
ータ・ラッチを、グレイコードで表示されるデジタル信
号をコーディングするように配置したので、出力される
折り返し信号がグレイコードの各位のビットに対応する
ことで、容易かつ迅速なデジタル信号のコーディングを
行うことができる。

【００７２】請求項９の発明によれば、上記請求項６，
７又は８の発明において、デジタル出力信号を上位コー
ドと下位コードとに２分割し、上位コードをコーディン
グするためのスレーブ・ラッチには、上位コードの切り
替わり目に相当するマスター・コンパレータ・ラッチの
出力間の排他的論理和からなる信号を入力する一方、下
位コードをコーディングするためのスレーブ・ラッチ
は、フォールディング回路の出力を受けるように構成し
たので、特にビット数の大きなデジタル信号を出力する
場合にも、配線数の増大を抑制し、かつマスター・コン
パレータ・ラッチ間の距離の拡大に起因する変換エラー
を防止することができ、よって、Ａ−Ｄ変換器の分解能
の向上を図ることができる。

【００７３】請求項１０の発明によれば、上記請求項
６，７，８又は９の発明において、スレーブ・ラッチを
電圧比較型とし、スレーブ・ラッチの一対の入力部に一
対の抵抗部材を並列に接続する構成としたので、一対の
抵抗部材の抵抗値の設定によって、簡素な構成で電圧比
較型スレーブ・ラッチの動作の円滑化を図ることができ
る。

【００７４】請求項１１の発明によれば、上記請求項１
０の発明において、一つのフォールディング回路に配置
されるマスター・コンパレータ・ラッチの数を所定値以
下にに制限したので、コーディング手段の駆動力の不足
に起因する誤動作を有効に防止することができる。

【００７５】請求項１２の発明によれば、上記請求項
６，７，８，９，１０又は１１の発明において、各フォ
ールディング回路の出力側に配置されるスレーブ・ラッ
チの２つの入力部の電位を、非反転出力信号及び反転出
力信号の振幅レベルが一致するよう相対的にオフセット
させるようにしたので、各フォールディング回路から出
力される折り返し信号の非反転出力信号及び反転出力信
号の振幅レベルを一致させることで、スレーブ・ラッチ
の差動の円滑化を図ることができる。

【００７６】請求項１３の発明によれば、上記請求項
６，７，８，９，１０，１１又は１２の発明において、
各マスター・コンパレータ・ラッチと基準電圧及びアナ
ログ入力電圧との間に、それぞれプリアンプを介設した
ので、マスター・コンパレータ・ラッチに入力される基
準電圧とアナログ電圧信号間の差圧がプリアンプによっ
ていったん増幅されることで、高速型Ａ−Ｄ変換器にお
いても、良好な精度を得ることができる。

【図面の簡単な説明】

【図１】実施例１におけるフォールディング回路の電気
配線図である。

【図２】図１のフォールディング回路から出力される折
り返し信号の波形を示す図である。

【図３】実施例２における３ビットのデジタル信号を出
力するためのＡ−Ｄ変換器の電気配線図である。

【図４】図３のＡ−Ｄ変換器により生成される３ビット
のグレイコードをコーディングするデジタル信号の波形
を示す図である。

【図５】実施例２における４ビットのデジタル信号を出
力するためのＡ−Ｄ変換器の電気配線図である。

【図６】図５のＡ−Ｄ変換器により生成される４ビット
のグレイコードをコーディングするデジタル信号の波形
を示す図である。

【図７】実施例３におけるマスター・コンパレータ・ラ
ッチの個数を制限しながら４ビットのデジタル信号を出
力するためのＡ−Ｄ変換器の電気配線図である。

【図８】実施例４における下位ビット側のみフォールデ
ィング回路を配設したＡ−Ｄ変換器の電気配線図であ
る。

【図９】図８のＡ−Ｄ変換器により生成される４ビット
のデジタル信号の波形を示す図である。

【図１０】Ａタイプのスレーブ・ラッチの電気配線図で
ある。

【図１１】Ｂタイプのスレーブ・ラッチの電気配線図で
ある。

【図１２】Ｃタイプのスレーブ・ラッチの電気配線図で
ある。

【図１３】従来のフォールディング回路の電気配線図で
ある。

【図１４】図１２のフォールディング回路により生成さ
れる折り返し信号の波形を示す図である。

【図１５】従来例のマスター・スレーブ構成を有するコ
ンパレータを配置したＡ−Ｄ変換器の電気配線図であ
る。

【符号の説明】

１ 基準電圧部 ２ プリ・アンプ列 ３ マスター・コンパレータ・ラッチ列 ４ スレーブ・ラッチ列 ５ アナログ信号入力部 ＦＤ フォールディング回路 ＭＣＬ マスター・コンパレータ・ラッチ ＳＬ スレーブ・ラッチ（負荷部材） Ｖｒ 基準電圧 Ｖｉｎ アナログ電圧信号 Ｒ１，Ｒ２ 抵抗部材（負荷部材）

Claims (13)

【特許請求の範囲】
1. 【請求項１】 一方の入力部が共通のアナログ信号を受
   け、もう一方の入力部が順次所定の電圧差で設定された
   基準電圧を受けるとともに、コンパレートモードの間に
   アナログ入力電圧と各基準電圧との比較を行い、ラッチ
   モードの間に上記コンパレートモードで生じた差電圧に
   正帰還をかけてラッチを行って一対の出力部から非反転
   出力，反転出力として電流を出力するよう構成された複
   数のコンパレータ・ラッチと、 一対の入力部を介して上記複数のコンパレータ・ラッチ
   の出力を同時に受ける負荷部材と、 上記各コンパレータ・ラッチに入力される基準電圧の高
   低に従った順に、各コンパレータ・ラッチの非反転出
   力，反転出力を交互に取り出して重ね合わせ、上記負荷
   部材の一対の入力部に流通させる一対の配線手段とを備
   え、 入力アナログ信号を各基準電圧の位置で折り返す折り返
   し信号に変換することを特徴とするフォールディング回
   路。
2. 【請求項２】 請求項１記載のフォールディング回路に
   おいて、 上記各コンパレータ・ラッチと基準電圧及びアナログ入
   力電圧との間には、プリアンプが介設されていることを
   特徴とするフォールディング回路。
3. 【請求項３】 請求項１又は２記載のフォールディング
   回路において、 上記負荷部材は、電流信号を電圧信号に変換するための
   抵抗部材であることを特徴とするフォールディング回
   路。
4. 【請求項４】 請求項１又は２記載のフォールディング
   回路において、 上記各コンパレータ・ラッチはマスター・コンパレータ
   ・ラッチであり、 負荷部材は、電流比較型スレーブ・ラッチであることを
   特徴とするフォールディング回路。
5. 【請求項５】 請求項１又は２記載のフォールディング
   回路において、 上記各コンパレータ・ラッチはマスター・コンパレータ
   ・ラッチであり、 負荷部材は、電流信号を電圧信号に変換するための抵抗
   部材と、該抵抗部材に並列に接続される電圧比較型スレ
   ーブ・ラッチとで構成されることを特徴とするフォール
   ディング回路。
6. 【請求項６】 一方の入力部が共通のアナログ信号を受
   け、もう一方の入力部が順次所定の電圧差で設定された
   基準電圧を受ける複数個のコンパレータと、該コンパレ
   ータの出力を受け、デジタル信号をコーディングするコ
   ーディング手段とを備えたＡ−Ｄ変換器であって、 上記複数のコンパレータのうちの１群のコンパレータ
   は、 コンパレートモードの間にアナログ入力電圧と各基準電
   圧との比較を行い、ラッチモードの間に上記コンパレー
   トモードで生じた差電圧に正帰還をかけてラッチを行っ
   て一対の出力部から非反転出力，反転出力として電流を
   出力するよう構成された複数のマスター・コンパレータ
   ・ラッチと、該各マスター・コンパレータ・ラッチの出
   力を受ける一対の入力部を有するスレーブ・ラッチとか
   らなり、 上記各コンパレータ・ラッチに入力される基準電圧の高
   低に従った順に、各マスター・コンパレータ・ラッチの
   非反転出力，反転出力を交互に取り出して重ね合わせ、
   上記スレーブ・ラッチの各入力部に流し込む一対の配線
   手段が設けられ、 上記１群のマスター・コンパレータ・ラッチと、配線手
   段と、スレーブ・ラッチとにより、入力アナログ信号を
   各基準電圧の位置で折り返す折り返し信号に変換するフ
   ォールディング回路が形成されていることを特徴とする
   Ａ−Ｄ変換器。
7. 【請求項７】 請求項６記載のＡ−Ｄ変換器において、 上記各マスター・コンパレータ・ラッチの配列位置は、
   デジタル出力信号のコードの切り替わり目に合わされて
   おり、 上記スレーブ・ラッチは、少なくともデジタル出力のビ
   ット数だけ配置されていて、 上記コーディング手段は、上記スレーブ・ラッチの出力
   で直接コーディングすることを特徴とするＡ−Ｄ変換
   器。
8. 【請求項８】 請求項７記載のＡ−Ｄ変換器において、 デジタル出力信号の最上位ビットを除く各位のビット毎
   に少なくとも１個のフォールディング回路が設けられて
   いて、 最下位ビットをコーディングするフォールディング回路
   内のマスター・コンパレータ・ラッチは、出力される折
   り返し信号が基準電圧の２つ毎に周期的に折り返すよう
   に配列され、 最下位ビットよりも上位のビットをコーディングするフ
   ォールディング回路内のマスター・コンパレータ・ラッ
   チは、出力される折り返し信号がその直下位ビットのフ
   ォールディング回路から出力される折り返し信号の折り
   返し点間の中間点で、かつ２倍の周期で折り返すように
   配列されていて、 コーディング手段は、グレイコードで表示されるデジタ
   ル信号をコーディングすることを特徴とするＡ−Ｄ変換
   器。
9. 【請求項９】 請求項６，７又は８記載のＡ−Ｄ変換器
   において、 デジタル出力信号は、上位コードと下位コードとに２分
   割されていて、 上位コードをコーディングするためのスレーブ・ラッチ
   には、上位コードの切り替わり目に相当するマスター・
   コンパレータ・ラッチの出力間の排他的論理和からなる
   信号が入力される一方、下位コードをコーディングする
   ためのスレーブ・ラッチは、フォールディング回路の出
   力を受けるように構成されていることを特徴とするＡ−
   Ｄ変換器。
10. 【請求項１０】 請求項６，７，８又は９記載のＡ−Ｄ
    変換器において、 上記スレーブ・ラッチは、電圧比較型スレーブ・ラッチ
    であり、 スレーブ・ラッチの一対の入力部には、電流信号を電圧
    信号に変換する一対の抵抗部材が並列に接続されている
    ことを特徴とするＡ−Ｄ変換器。
11. 【請求項１１】 請求項１０記載のＡ−Ｄ変換器におい
    て、 一つのフォールディング回路に配置されるマスター・コ
    ンパレータ・ラッチの数は、所定値以下に制限されるこ
    とを特徴とするＡ−Ｄ変換器。
12. 【請求項１２】 請求項６，７，８，９，１０又は１１
    記載のＡ−Ｄ変換器において、 各フォールディング回路の出力側に配置されるスレーブ
    ・ラッチの２つの入力部の電位は、非反転出力信号及び
    反転出力信号の振幅レベルが一致するよう相対的にオフ
    セットされていることを特徴とするＡ−Ｄ変換器。
13. 【請求項１３】 請求項６，７，８，９，１０，１１又
    は１２記載のＡ−Ｄ変換器において、 上記各マスター・コンパレータ・ラッチと基準電圧及び
    アナログ入力電圧との間には、プリアンプが介設されて
    いることを特徴とするＡ−Ｄ変換器。