JP3837014B2 - ディジタルアナログ変換装置 - Google Patents
ディジタルアナログ変換装置 Download PDFInfo
- Publication number
- JP3837014B2 JP3837014B2 JP2000267915A JP2000267915A JP3837014B2 JP 3837014 B2 JP3837014 B2 JP 3837014B2 JP 2000267915 A JP2000267915 A JP 2000267915A JP 2000267915 A JP2000267915 A JP 2000267915A JP 3837014 B2 JP3837014 B2 JP 3837014B2
- Authority
- JP
- Japan
- Prior art keywords
- digital
- bits
- value
- input
- analog
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明はディジタル値をアナログ値に変換するディジタルアナログ変換装置に関する。
【０００２】
【従来の技術】
今日ではディジタル値をアナログ値に変換するディジタルアナログ変換器（以後Ｄ／Ａと略す）が広く使用されている。
Ｄ／Ａとしては、例えばｎ＝１０ビットのＤ／Ａならば２10＝１０２４の異なるアナログ値を出力する。
【０００３】
しかし、１０２４値以上の異なるアナログ値の要求が有る場合はｎ＝１０ビットより大なるＤ／Ａ、すなわちｎ＝１１ビットのＤ／Ａを使用して２０４８値の分解能を得るようにしていた。
【０００４】
【発明が解決しようとする課題】
Ｄ／Ａは今日ではｎ＝１０ビット以上のものも市販されているが、ｎが１０以上になると非常に高価になっていた。
【０００５】
本発明は低ビットのＤ／Ａを使用して分解能を向上させるようにしたディジタルアナログ変換装置を提供することを課題とする。
【０００６】
【課題を解決するための手段】
請求項１の発明においては、ｎビットの分解能を有する２m 個のディジタルアナログ変換器と、
前記２m 個のディジタルアナログ変換器の出力を合成する合成器と、
入力されたディジタル値のＬＳＢよりｎビットを第１のディジタルアナログ変換器に入力させ、入力されたディジタル値のｎビットより以上のｍビットが示す値Ｋに基づいて第２より第Ｋ＋１のディジタルアナログ変換器のｎビット全てに１を入力させ、残る第Ｋ＋２より第ｍのディジタルアナログ変換器のｎビット全てに０を入力させる設定器と、
を備える。
【０００７】
請求項２の発明においては、前記設定器が入力されたディジタル値のＬＳＢよりｎビット以上のｍビットが示す値Ｋに基づいて前記入力されたディジタル値にＫを加算した値を入力ディジタル値とする。
【０００８】
請求項３の発明においては、前記合成器を、前記ディジタルアナログ変換器の各出力に所定値の抵抗を直列に接続し、接続された抵抗の出力を合成接続して出力する。
請求項４の発明においては、前記入力されたディジタル値がｎ＋ｍビットとする。
【０００９】
請求項５の発明においては、前記入力されたディジタル値がｎ＋ｍビット以下の場合は、前記設定器が不足するビット数に対応して入力されたディジタル値のＭＳＢより上位のビットを０とした入力ディジタル信号に変換する。
【００１０】
請求項６の発明においては、前記設定器が入力されたディジタル値のＬＳＢに続いてＸ個のビットをケタ上げした入力ディジタル値に変換し、前記ｍ個のディジタルアナログ変換器の最下位よりＸビットを０に設定する。
【００１１】
請求項７の発明においては、前記Ｘ個のビットが前記ディジタルアナログ変換器の直線性の悪い下位ビット数に対応させる。
請求項８の発明においては、前記合成器の出力に出力装置よりの電流の流れ込みを阻止するバッファを設ける。
【００１２】
【発明の実施の形態】
本発明の実施の形態を図１および図２を参照して説明する。図１は本発明の実施例の構成図、図２は本発明の第１の実施例の動作説明図である。
図１において、１〜４はディジタルアナログ変換器（Ｄ／Ａ）、５はＤ／Ａ１〜４の出力を合成する合成器、６は入力ディジタルデータに基づいてＤ／Ａ１〜４にディジタル値を設定する設定器である。
【００１３】
図１ではＤ／Ａ１〜４の４個のＤ／Ａを使用するようにしているが、一般には２m （ｍは正の整数）個のＤ／Ａを使用する。
以後の説明においては、Ｄ／Ａ１〜４はｎ＝８ビットのＤ／Ａであるとし、４個（＝２m ＝２2 ）のＤ／Ａにより１０ビット（＝ｎ＋ｍ）の分解能を有するディジタルアナログ変換装置を得る場合について説明する。
【００１４】
図２（Ａ）は設定器６に入力された入力ディジタルデータで１０ビットのデータで構成される。
設定器６は入力されたディジタルデータ（０１０１０００００１）のＬＳＢよりＤ／Ａ１〜４のビット数であるｎ＝８ビットを抽出（０１０００００１）して図２（Ｂ）に示されるようにＤ／Ａ１に設定する。
【００１５】
また設定器４は、入力ディジタルデータのＬＳＢよりｎ＝８ビット以上の第９および第１０ビットの２ビットのデータを抽出してその２ビットデータが示す値Ｋを読取る。
【００１６】
入力ディジタルデータが図２（Ａ）の場合は、第９および第１０ビットが示すデータは“０１”であるのでＫ＝１となる。
設定器６は読取ったＫ値に対応する個数Ｄ／Ａ２〜４の全てのビットを“１”に設定する。
【００１７】
図２で示す場合はＫ＝１であるので第２のＤ／ＡであるＤ／Ａ２のｎ＝８ビットを全て“１”を設定する。
また設定器６は残りのＤ／Ａの全てのビットを“０”に設定する。
図２の場合はＤ／Ａ３およびＤ／Ａ４のｎ＝８ビットを全て“０”を設定する。
【００１８】
このように設定器６がＤ／Ａ１〜４にデータを設定すると、Ｄ／Ａ１からは“０１０００００１”に対応するアナログ値が、またＤ／Ａ２からは“１１１１１１１１”に対応するアナログ値が出力され、合成器５で合成されて“０１０１００００００”なるアナログ値が出力される。
【００１９】
以上説明した第１の実施例では入力データが“０１０１０００００１”のとき出力されるアナログ値は“１”少ない“０１０１００００００”が出力される。すなわち、第１の実施例では入力データが“００１１１１１１１１”の場合も入力データが“０１００００００００”の場合も、出力されるアナログ値は“００１１１１１１１１”が出力され、不連続が発生する。
【００２０】
第２の実施例は、このような不連続の発生を無くすようにしたものである。
第２の実施例では、図３（Ａ）に示される入力データが入力されると設定器６は、先ずＬＳＢよりｎビットを越えるｍビットの示す値Ｋを読取り、図３（Ｂ）に示すように入力データにＫを加算して変換入力データを得る。
【００２１】
図３（Ａ）で示すｍビットの示す値Ｋは１であるので、図３（Ａ）で示す入力データに１が加算されて、図３（Ｂ）に示すように“０１０１００００１０”なる変換入力データを作成する。
【００２２】
以後は図３（Ｂ）で作成された変換入力データを入力データとして第１の実施例で説明したと同様にＤ／Ａ１に対しては図３（Ｃ）に示されるように“０１００００１０”が、Ｄ／Ａ２には図３（Ｄ）に示されるように全て“１”が、またＤ／Ａ３およびＤ／Ａ４には図３（Ｅ）および（Ｆ）に示されるように全て“０”が設定される。
【００２３】
このようにＤ／Ａ１〜４にデータが設定されることにより、合成器５より出力されるアナログ値は入力データと同じ“０１０１０００００１”が出力され、不連続を無くすことができる。
【００２４】
以上説明した第１および第２の実施例では、ｎビットＤ／Ａを２m 個使用し、入力データとしてはｎ＋ｍビットで構成される場合であった。
第３の実施例は入力データがｎ＋ｍビットより少ないデータで構成されている場合に対処するようにしたものである。
【００２５】
図４（Ａ）に示されるように入力データが７ビットで構成されている場合は、設定器６はｎ＋ｍ（＝１０）ビットに不足する３ビットを“０”とし、図４（Ｂ）に示すように入力データに追加する。
このようにして変換された変換入力データを図２（Ａ）または図３（Ａ）の入力データとし、以後第１または第２の実施例で説明したと同様に設定器６はＤ／Ａ１〜４にデータを設定する。
【００２６】
つぎに第４の実施例について説明する。
図５はＤ／Ａ１〜４のビット番号に対するアナログ出力値を示している。
Ｄ／ＡはＭＳＢのアナログ出力値を１０００とすると、ＭＳＢより次のビットに対する出力は１／２の５００が、以下順次出力値が１／２されたアナログ値が出力され、例えばｎ＝８の場合のＬＳＢでは７．８１２５のアナログ値が出力される。
【００２７】
しかし実際のＤ／ＡにおいてはＬＳＢおよびＬＳＢの次の上位のビットより出力されるアナログ値の精度は悪く、直線性を得ることがむずかしい。
第４の実施例は直線性を良くするようにしたものである。すなわち、第４の実施例では精度の悪いビットを使用しないで精度の良いビットのみを使用するようにしたものである。
【００２８】
第４の実施例を図６を参照して説明する。
第４の実施例では精度の悪いビットをＬＳＢとその上位のビットの２ビットとしている。したがって入力データは図６（Ａ）に示されるようにｎ＋ｍビットより２ビット少ないｎ＋ｍ−２ビットの８ビットとなる。
【００２９】
設定器６は図６（Ａ）に示す入力データを図６（Ｂ）に示すように２ビットケタ上げした変換入力データに変換する。
続いて第２の実施例で説明したと同様に、図６（Ｂ）で示される変換入力データのｍビットが示す値Ｋを変換入力データに加算して図６（Ｃ）に示される再変換入力データに変換する。この再変換入力データが第２の実施例で説明した図３（Ｂ）で示す変換入力データに対応させる。
【００３０】
次に設定器６は第２の実施例で説明したと同様に、Ｄ／Ａ１には図６（Ｃ）に示されるように再変換入力データのｎ−２ビットを、Ｄ／Ａ２には図６（Ｄ）で示されるように全て“１”を、Ｄ／Ａ３およびＤ／Ａ４には図６（Ｅ）および（Ｆ）に示されるように“０”を設定し、全てのＤ／Ａ１〜４の下位２ビットを“０”に設定する。
このようにすることによって精度の良い８ビットのディジタルアナログ変換を行わせることができる。
【００３１】
つぎに図６を参照して合成器５を説明する。
合成器５は各Ｄ／Ａ１〜４の出力に抵抗値Ｒの抵抗５１〜５４をそれぞれ直列に接続し、抵抗５１〜５４の出力を合成接続する。
このようにすることによって正確にアナログ値を合成することができる。
【００３２】
また各Ｄ／Ａ１〜４の出力部には他回路からの電流の流込を防止するためのバッファが設けられているが、Ｄ／Ａ１〜４を並列接続したものに対してはバッファが無いので他回路からの電流の流込が発生する。
そこで図６に示すように合成器５の出力にバッファ７を接続して他回路よりの電流の流込を防止させる。
【００３３】
【発明の効果】
以上説明したように、ｎビットのＤ／Ａを２m 個並列に出力し、入力ディジタル値の下位ｎビットを第１Ｄ／Ａに設定し、入力ディジタル値の上位ｍビットが示す値ＫによってＫ個の第２〜第Ｋ＋１個のＤ／Ａに全て１を設定し、残りの第Ｋ＋２〜第ｍ個のＤ／Ａに全て０を設定して出力させるようにしたので、低ビットのＤ／Ａを使用して分解能を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施例の構成図である。
【図２】第１の実施例の動作説明図である。
【図３】第２の実施例の動作説明図である。
【図４】第３の実施例の動作説明図である。
【図５】Ｄ／Ａの説明図である。
【図６】第４の実施例の動作説明図である。
【図７】合成器の具体例を示す図である。
【符号の説明】
１，２，３，４ ディジタルアナログ変換器（Ｄ／Ａ）
５ 合成器
６ 設定器
７ バッファ
５１〜５４ 抵抗
【発明の属する技術分野】
本発明はディジタル値をアナログ値に変換するディジタルアナログ変換装置に関する。
【０００２】
【従来の技術】
今日ではディジタル値をアナログ値に変換するディジタルアナログ変換器（以後Ｄ／Ａと略す）が広く使用されている。
Ｄ／Ａとしては、例えばｎ＝１０ビットのＤ／Ａならば２10＝１０２４の異なるアナログ値を出力する。
【０００３】
しかし、１０２４値以上の異なるアナログ値の要求が有る場合はｎ＝１０ビットより大なるＤ／Ａ、すなわちｎ＝１１ビットのＤ／Ａを使用して２０４８値の分解能を得るようにしていた。
【０００４】
【発明が解決しようとする課題】
Ｄ／Ａは今日ではｎ＝１０ビット以上のものも市販されているが、ｎが１０以上になると非常に高価になっていた。
【０００５】
本発明は低ビットのＤ／Ａを使用して分解能を向上させるようにしたディジタルアナログ変換装置を提供することを課題とする。
【０００６】
【課題を解決するための手段】
請求項１の発明においては、ｎビットの分解能を有する２m 個のディジタルアナログ変換器と、
前記２m 個のディジタルアナログ変換器の出力を合成する合成器と、
入力されたディジタル値のＬＳＢよりｎビットを第１のディジタルアナログ変換器に入力させ、入力されたディジタル値のｎビットより以上のｍビットが示す値Ｋに基づいて第２より第Ｋ＋１のディジタルアナログ変換器のｎビット全てに１を入力させ、残る第Ｋ＋２より第ｍのディジタルアナログ変換器のｎビット全てに０を入力させる設定器と、
を備える。
【０００７】
請求項２の発明においては、前記設定器が入力されたディジタル値のＬＳＢよりｎビット以上のｍビットが示す値Ｋに基づいて前記入力されたディジタル値にＫを加算した値を入力ディジタル値とする。
【０００８】
請求項３の発明においては、前記合成器を、前記ディジタルアナログ変換器の各出力に所定値の抵抗を直列に接続し、接続された抵抗の出力を合成接続して出力する。
請求項４の発明においては、前記入力されたディジタル値がｎ＋ｍビットとする。
【０００９】
請求項５の発明においては、前記入力されたディジタル値がｎ＋ｍビット以下の場合は、前記設定器が不足するビット数に対応して入力されたディジタル値のＭＳＢより上位のビットを０とした入力ディジタル信号に変換する。
【００１０】
請求項６の発明においては、前記設定器が入力されたディジタル値のＬＳＢに続いてＸ個のビットをケタ上げした入力ディジタル値に変換し、前記ｍ個のディジタルアナログ変換器の最下位よりＸビットを０に設定する。
【００１１】
請求項７の発明においては、前記Ｘ個のビットが前記ディジタルアナログ変換器の直線性の悪い下位ビット数に対応させる。
請求項８の発明においては、前記合成器の出力に出力装置よりの電流の流れ込みを阻止するバッファを設ける。
【００１２】
【発明の実施の形態】
本発明の実施の形態を図１および図２を参照して説明する。図１は本発明の実施例の構成図、図２は本発明の第１の実施例の動作説明図である。
図１において、１〜４はディジタルアナログ変換器（Ｄ／Ａ）、５はＤ／Ａ１〜４の出力を合成する合成器、６は入力ディジタルデータに基づいてＤ／Ａ１〜４にディジタル値を設定する設定器である。
【００１３】
図１ではＤ／Ａ１〜４の４個のＤ／Ａを使用するようにしているが、一般には２m （ｍは正の整数）個のＤ／Ａを使用する。
以後の説明においては、Ｄ／Ａ１〜４はｎ＝８ビットのＤ／Ａであるとし、４個（＝２m ＝２2 ）のＤ／Ａにより１０ビット（＝ｎ＋ｍ）の分解能を有するディジタルアナログ変換装置を得る場合について説明する。
【００１４】
図２（Ａ）は設定器６に入力された入力ディジタルデータで１０ビットのデータで構成される。
設定器６は入力されたディジタルデータ（０１０１０００００１）のＬＳＢよりＤ／Ａ１〜４のビット数であるｎ＝８ビットを抽出（０１０００００１）して図２（Ｂ）に示されるようにＤ／Ａ１に設定する。
【００１５】
また設定器４は、入力ディジタルデータのＬＳＢよりｎ＝８ビット以上の第９および第１０ビットの２ビットのデータを抽出してその２ビットデータが示す値Ｋを読取る。
【００１６】
入力ディジタルデータが図２（Ａ）の場合は、第９および第１０ビットが示すデータは“０１”であるのでＫ＝１となる。
設定器６は読取ったＫ値に対応する個数Ｄ／Ａ２〜４の全てのビットを“１”に設定する。
【００１７】
図２で示す場合はＫ＝１であるので第２のＤ／ＡであるＤ／Ａ２のｎ＝８ビットを全て“１”を設定する。
また設定器６は残りのＤ／Ａの全てのビットを“０”に設定する。
図２の場合はＤ／Ａ３およびＤ／Ａ４のｎ＝８ビットを全て“０”を設定する。
【００１８】
このように設定器６がＤ／Ａ１〜４にデータを設定すると、Ｄ／Ａ１からは“０１０００００１”に対応するアナログ値が、またＤ／Ａ２からは“１１１１１１１１”に対応するアナログ値が出力され、合成器５で合成されて“０１０１００００００”なるアナログ値が出力される。
【００１９】
以上説明した第１の実施例では入力データが“０１０１０００００１”のとき出力されるアナログ値は“１”少ない“０１０１００００００”が出力される。すなわち、第１の実施例では入力データが“００１１１１１１１１”の場合も入力データが“０１００００００００”の場合も、出力されるアナログ値は“００１１１１１１１１”が出力され、不連続が発生する。
【００２０】
第２の実施例は、このような不連続の発生を無くすようにしたものである。
第２の実施例では、図３（Ａ）に示される入力データが入力されると設定器６は、先ずＬＳＢよりｎビットを越えるｍビットの示す値Ｋを読取り、図３（Ｂ）に示すように入力データにＫを加算して変換入力データを得る。
【００２１】
図３（Ａ）で示すｍビットの示す値Ｋは１であるので、図３（Ａ）で示す入力データに１が加算されて、図３（Ｂ）に示すように“０１０１００００１０”なる変換入力データを作成する。
【００２２】
以後は図３（Ｂ）で作成された変換入力データを入力データとして第１の実施例で説明したと同様にＤ／Ａ１に対しては図３（Ｃ）に示されるように“０１００００１０”が、Ｄ／Ａ２には図３（Ｄ）に示されるように全て“１”が、またＤ／Ａ３およびＤ／Ａ４には図３（Ｅ）および（Ｆ）に示されるように全て“０”が設定される。
【００２３】
このようにＤ／Ａ１〜４にデータが設定されることにより、合成器５より出力されるアナログ値は入力データと同じ“０１０１０００００１”が出力され、不連続を無くすことができる。
【００２４】
以上説明した第１および第２の実施例では、ｎビットＤ／Ａを２m 個使用し、入力データとしてはｎ＋ｍビットで構成される場合であった。
第３の実施例は入力データがｎ＋ｍビットより少ないデータで構成されている場合に対処するようにしたものである。
【００２５】
図４（Ａ）に示されるように入力データが７ビットで構成されている場合は、設定器６はｎ＋ｍ（＝１０）ビットに不足する３ビットを“０”とし、図４（Ｂ）に示すように入力データに追加する。
このようにして変換された変換入力データを図２（Ａ）または図３（Ａ）の入力データとし、以後第１または第２の実施例で説明したと同様に設定器６はＤ／Ａ１〜４にデータを設定する。
【００２６】
つぎに第４の実施例について説明する。
図５はＤ／Ａ１〜４のビット番号に対するアナログ出力値を示している。
Ｄ／ＡはＭＳＢのアナログ出力値を１０００とすると、ＭＳＢより次のビットに対する出力は１／２の５００が、以下順次出力値が１／２されたアナログ値が出力され、例えばｎ＝８の場合のＬＳＢでは７．８１２５のアナログ値が出力される。
【００２７】
しかし実際のＤ／ＡにおいてはＬＳＢおよびＬＳＢの次の上位のビットより出力されるアナログ値の精度は悪く、直線性を得ることがむずかしい。
第４の実施例は直線性を良くするようにしたものである。すなわち、第４の実施例では精度の悪いビットを使用しないで精度の良いビットのみを使用するようにしたものである。
【００２８】
第４の実施例を図６を参照して説明する。
第４の実施例では精度の悪いビットをＬＳＢとその上位のビットの２ビットとしている。したがって入力データは図６（Ａ）に示されるようにｎ＋ｍビットより２ビット少ないｎ＋ｍ−２ビットの８ビットとなる。
【００２９】
設定器６は図６（Ａ）に示す入力データを図６（Ｂ）に示すように２ビットケタ上げした変換入力データに変換する。
続いて第２の実施例で説明したと同様に、図６（Ｂ）で示される変換入力データのｍビットが示す値Ｋを変換入力データに加算して図６（Ｃ）に示される再変換入力データに変換する。この再変換入力データが第２の実施例で説明した図３（Ｂ）で示す変換入力データに対応させる。
【００３０】
次に設定器６は第２の実施例で説明したと同様に、Ｄ／Ａ１には図６（Ｃ）に示されるように再変換入力データのｎ−２ビットを、Ｄ／Ａ２には図６（Ｄ）で示されるように全て“１”を、Ｄ／Ａ３およびＤ／Ａ４には図６（Ｅ）および（Ｆ）に示されるように“０”を設定し、全てのＤ／Ａ１〜４の下位２ビットを“０”に設定する。
このようにすることによって精度の良い８ビットのディジタルアナログ変換を行わせることができる。
【００３１】
つぎに図６を参照して合成器５を説明する。
合成器５は各Ｄ／Ａ１〜４の出力に抵抗値Ｒの抵抗５１〜５４をそれぞれ直列に接続し、抵抗５１〜５４の出力を合成接続する。
このようにすることによって正確にアナログ値を合成することができる。
【００３２】
また各Ｄ／Ａ１〜４の出力部には他回路からの電流の流込を防止するためのバッファが設けられているが、Ｄ／Ａ１〜４を並列接続したものに対してはバッファが無いので他回路からの電流の流込が発生する。
そこで図６に示すように合成器５の出力にバッファ７を接続して他回路よりの電流の流込を防止させる。
【００３３】
【発明の効果】
以上説明したように、ｎビットのＤ／Ａを２m 個並列に出力し、入力ディジタル値の下位ｎビットを第１Ｄ／Ａに設定し、入力ディジタル値の上位ｍビットが示す値ＫによってＫ個の第２〜第Ｋ＋１個のＤ／Ａに全て１を設定し、残りの第Ｋ＋２〜第ｍ個のＤ／Ａに全て０を設定して出力させるようにしたので、低ビットのＤ／Ａを使用して分解能を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施例の構成図である。
【図２】第１の実施例の動作説明図である。
【図３】第２の実施例の動作説明図である。
【図４】第３の実施例の動作説明図である。
【図５】Ｄ／Ａの説明図である。
【図６】第４の実施例の動作説明図である。
【図７】合成器の具体例を示す図である。
【符号の説明】
１，２，３，４ ディジタルアナログ変換器（Ｄ／Ａ）
５ 合成器
６ 設定器
７ バッファ
５１〜５４ 抵抗
Claims (8)
- ｎビットの分解能を有する２m 個のディジタルアナログ変換器と、
前記２m 個のディジタルアナログ変換器の出力を合成する合成器と、
入力されたディジタル値のＬＳＢよりｎビットを第１のディジタルアナログ変換器に入力させ、入力されたディジタル値のｎビットより以上のｍビットが示す値Ｋに基づいて第２より第Ｋ＋１のディジタルアナログ変換器のｎビット全てに１を入力させ、残る第Ｋ＋２より第ｍのディジタルアナログ変換器のｎビット全てに０を入力させる設定器と、
を備えたことを特徴とするディジタルアナログ変換装置。 - 前記設定器が入力されたディジタル値のＬＳＢよりｎビット以上のｍビットが示す値Ｋに基づいて前記入力されたディジタル値にＫを加算した値を入力ディジタル値とするようにしたことを特徴とする請求項１記載のディジタルアナログ変換装置。
- 前記合成器を、前記ディジタルアナログ変換器の各出力に所定値の抵抗を直列に接続し、接続された抵抗の出力を合成接続して出力するようにしたことを特徴とする請求項１または２記載のディジタルアナログ変換装置。
- 前記入力されたディジタル値がｎ＋ｍビットであることを特徴とする請求項１，２または３記載のディジタルアナログ変換装置。
- 前記入力されたディジタル値がｎ＋ｍビット以下の場合は、前記設定器が不足するビット数に対応して入力されたディジタル値のＭＳＢより上位のビットを０とした入力ディジタル信号に変換するようにしたことを特徴とする請求項１，２または３記載のディジタルアナログ変換装置。
- 前記設定器が入力されたディジタル値のＬＳＢに続いてＸ個のビットをケタ上げした入力ディジタル値に変換し、前記ｍ個のディジタルアナログ変換器の最下位よりＸビットを０に設定するようにしたことを特徴とする請求項１，２，３，４または５記載のディジタルアナログ変換装置。
- 前記Ｘ個のビットが前記ディジタルアナログ変換器の直線性の悪い下位ビット数に対応させるようにしたことを特徴とする請求項６記載のディジタルアナログ変換装置。
- 前記合成器の出力に出力装置よりの電流の流れ込みを阻止するバッファを設けたことを特徴とする請求項１乃至７のいずれかに記載のディジタルアナログ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000267915A JP3837014B2 (ja) | 2000-09-05 | 2000-09-05 | ディジタルアナログ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000267915A JP3837014B2 (ja) | 2000-09-05 | 2000-09-05 | ディジタルアナログ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002076893A JP2002076893A (ja) | 2002-03-15 |
| JP3837014B2 true JP3837014B2 (ja) | 2006-10-25 |
Family
ID=18754754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000267915A Expired - Fee Related JP3837014B2 (ja) | 2000-09-05 | 2000-09-05 | ディジタルアナログ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3837014B2 (ja) |
-
2000
- 2000-09-05 JP JP2000267915A patent/JP3837014B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002076893A (ja) | 2002-03-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6225295B2 (ja) | ||
| US11133818B2 (en) | Interpolation digital-to-analog converter (DAC) | |
| JP4526919B2 (ja) | Ａ／ｄ変換装置 | |
| JP3837014B2 (ja) | ディジタルアナログ変換装置 | |
| JP2837726B2 (ja) | ディジタル・アナログ変換器 | |
| EP0558243A2 (en) | Digital to analog converter with precise linear output for both positive and negative digital input values | |
| JPH043519A (ja) | ディジタル−アナログ変換器のバイポーラ零点における主要ビット遷移誤差を除去するための方法及び回路 | |
| JP3803900B2 (ja) | ディジタル・アナログ変換器 | |
| JPH06112824A (ja) | 補間型ａ／ｄ変換器 | |
| JPH06132828A (ja) | Ｄ／ａ変換装置 | |
| JP2877983B2 (ja) | Ａ／ｄコンバータ回路 | |
| JP5325587B2 (ja) | Ｄ／ａ変換回路 | |
| JP2805636B2 (ja) | 並列比較型ａ／ｄ変換器 | |
| JP4630488B2 (ja) | デジタル・アナログ変換回路 | |
| JPS63104524A (ja) | デジタル・アナログ変換装置 | |
| JPH11163726A (ja) | Ａ／ｄ変換器及びａ／ｄ変換方法 | |
| JPH04115626A (ja) | ディジタル／アナログ変換装置 | |
| JP2778058B2 (ja) | Ａｄ変換回路 | |
| JPS5860821A (ja) | デジタル−アナログ変換出力装置 | |
| JPH06224767A (ja) | デジタルーアナログ変換装置 | |
| JPS62181528A (ja) | アナログデジタル変換装置 | |
| JP2530817B2 (ja) | 直線一非直線符号変換方法および変換回路 | |
| JPH0685675A (ja) | Ａ／ｄ変換器 | |
| JPH02134025A (ja) | アナログ・デイジタル変換装置 | |
| JPH0481130A (ja) | Ｄ／ａ変換回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040824 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060711 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060718 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060728 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090804 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100804 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100804 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110804 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110804 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120804 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |