JPH0481130A - Ｄ／ａ変換回路 - Google Patents
Ｄ／ａ変換回路Info
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- JPH0481130A JPH0481130A JP19454290A JP19454290A JPH0481130A JP H0481130 A JPH0481130 A JP H0481130A JP 19454290 A JP19454290 A JP 19454290A JP 19454290 A JP19454290 A JP 19454290A JP H0481130 A JPH0481130 A JP H0481130A
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- JP
- Japan
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- converter
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- digit
- order
- circuit
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- 238000006243 chemical reaction Methods 0.000 claims description 35
- 238000010586 diagram Methods 0.000 description 7
- 230000005236 sound signal Effects 0.000 description 4
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＤ／Ａ変換回路に関し、特にディジタルオーデ
ィオ信号をアナログオーディオ信号に変換するために用
いられるＤ／Ａ変換回路に関する。
ィオ信号をアナログオーディオ信号に変換するために用
いられるＤ／Ａ変換回路に関する。
従来、この種のＤ／Ａ変換回路はオーディオ機器等に用
いられており、その楕或は主として複数のＤ／Ａ変換部
、それらの出力を加算するアナログ加算部とを備えてい
る。
いられており、その楕或は主として複数のＤ／Ａ変換部
、それらの出力を加算するアナログ加算部とを備えてい
る。
第３図はかかる従来の一例を説明するためのＤ／Ａ変換
回路のブロック図である。
回路のブロック図である。
第３図に示すように、従来のＤ／Ａ変換回路はディジタ
ル入力信号１から供給されるにビットのディジタル２進
データのうち上位ＬビットのＤ／Ａ変換を行う上位桁Ｄ
／Ａ変換部３と、下位（ＫＬ）ビットのＤ／Ａ変換を行
う下位桁Ｄ／Ａ変換部４と、これら両変換部３．４の各
々の出力を加算するアナログ加算回路５とを有し、これ
によりアナログ出力端子６からアナログ出力を得るもの
である。また、上位桁Ｄ／Ａ変換部３はにビットのディ
ジタル２進データの上位Ｌビットをデコードする手段（
図示省略）や第一の基準電位７と第二の基準電位８との
間を（２Ｌ−１）個の抵抗により分圧する手段（図示省
略）及びこれら抵抗により分圧する手段がらデコード手
段の出力に応じた一つの電位を選択的に取り出す手段（
図示省略）とを備えている。同様に、下位桁Ｄ／Ａ変換
部４もにビットのディジタル２進データの下位くに−Ｌ
＞ビットのデータをデコードする手段や前述した第一お
よび第二の基準電位とは独立した第三の基準電位９Ａと
第四の基準電位１０Ａとの間を２（トレ１）個の抵抗に
より分圧する手段及びこの分圧手段から前述したデコー
ド手段の出力に応じた一つの電位を選択的に取り出す手
段とを備えている。
ル入力信号１から供給されるにビットのディジタル２進
データのうち上位ＬビットのＤ／Ａ変換を行う上位桁Ｄ
／Ａ変換部３と、下位（ＫＬ）ビットのＤ／Ａ変換を行
う下位桁Ｄ／Ａ変換部４と、これら両変換部３．４の各
々の出力を加算するアナログ加算回路５とを有し、これ
によりアナログ出力端子６からアナログ出力を得るもの
である。また、上位桁Ｄ／Ａ変換部３はにビットのディ
ジタル２進データの上位Ｌビットをデコードする手段（
図示省略）や第一の基準電位７と第二の基準電位８との
間を（２Ｌ−１）個の抵抗により分圧する手段（図示省
略）及びこれら抵抗により分圧する手段がらデコード手
段の出力に応じた一つの電位を選択的に取り出す手段（
図示省略）とを備えている。同様に、下位桁Ｄ／Ａ変換
部４もにビットのディジタル２進データの下位くに−Ｌ
＞ビットのデータをデコードする手段や前述した第一お
よび第二の基準電位とは独立した第三の基準電位９Ａと
第四の基準電位１０Ａとの間を２（トレ１）個の抵抗に
より分圧する手段及びこの分圧手段から前述したデコー
ド手段の出力に応じた一つの電位を選択的に取り出す手
段とを備えている。
上述した従来のＤ／Ａ変換回路は、上位桁の出力を発生
するＤ／Ａ変換部のＩ ＬＳＢと下位桁の出力を発生す
るＤ／Ａ変換部のフルスケール出力の比を合せ込むこと
が困難である。
するＤ／Ａ変換部のＩ ＬＳＢと下位桁の出力を発生す
るＤ／Ａ変換部のフルスケール出力の比を合せ込むこと
が困難である。
このため、この種のＤ／Ａ変換回路をディジタルオーデ
ィオ信号の再生に使用するとき、微小オーディオ信号再
生時に、上位桁の出力を発生するＤ／Ａ変換部の出力が
変化すると、出力振幅ずれのなめにノイズを発生すると
いう欠点がある。
ィオ信号の再生に使用するとき、微小オーディオ信号再
生時に、上位桁の出力を発生するＤ／Ａ変換部の出力が
変化すると、出力振幅ずれのなめにノイズを発生すると
いう欠点がある。
本発明の目的は、かかる上位桁のＤ／Ａ変換部の出力変
化に伴なうノイズの発生を抑制することのできるＤ／Ａ
変換回路を提供することにある。
化に伴なうノイズの発生を抑制することのできるＤ／Ａ
変換回路を提供することにある。
本発明のＤ／Ａ変換回路は、上位桁のデータを変換する
上位桁のＤ／Ａ変換部と、下位のＬ（Ｌ：自然数）桁デ
ータを変換する下位桁Ｄ／Ａ変換部と、前記上位桁Ｄ／
Ａ変換部の出力および前記下位桁Ｄ／Ａ変換部の出力を
加算するアナログ加算回路とを有し、入力にビットデー
タのＤ／Ａ変換（Ｋ＜ＬでＫは自然数）出力を得るＤ／
Ａ変換回路において、前記入力にビットのディジタル２
進データに２Ｌ−１を加算して（Ｋ＋１）ビットのディ
ジタル２進データを得るディジタル加算回路と、前記デ
ィジタル加算回路の（Ｋ＋１）ビット比カデータのうち
上位（Ｋ＋ １−Ｌ）ビットをデコードする第一のデコ
ード手段と第一の基準電圧および第二の基準電位の間を
分圧する２＋）［−Ｌ）個の抵抗により分圧する第一の
分圧手段及び前記第一の分圧手段から前記第一のデコー
ド手段の出力に応じた一つの電位を選択的に取り出す手
段を備えた上位桁Ｄ／Ａ変換部と、前記ディジタル加算
回路の（Ｋ＋１）ビットの出力データのうち下位Ｌビッ
トをデコードする第二のデコード手段と前記上位桁Ｄ／
Ａ変換部の前記第一の分圧抵抗のうち前記第一の基準電
位に直接接続している抵抗がら数えて２（Ｋ−Ｌ−１）
番目の抵抗をＲｎおよび（２（Ｋ−Ｌ−１）＋ｌ ）番
目の抵抗をＲｎ＋１としたときに前記抵抗Ｒｎの前記第
一の基準電位に近い側と前記抵抗Ｒｎ＋１の前記第二の
基準電位に近い側の間を２Ｌ個の抵抗により分圧する第
二の分圧手段及び前記第二の分圧手段から前記第二のデ
コード手段の出力に応じた一つの電位を選択的に取り出
す手段を備えた下位桁Ｄ／Ａ変換部と、前記上位桁Ｄ／
Ａ変換部および前記下位桁Ｄ／Ａ変換部の出力を加算し
て出力するアナログ加算回路とを含んで構成される。
上位桁のＤ／Ａ変換部と、下位のＬ（Ｌ：自然数）桁デ
ータを変換する下位桁Ｄ／Ａ変換部と、前記上位桁Ｄ／
Ａ変換部の出力および前記下位桁Ｄ／Ａ変換部の出力を
加算するアナログ加算回路とを有し、入力にビットデー
タのＤ／Ａ変換（Ｋ＜ＬでＫは自然数）出力を得るＤ／
Ａ変換回路において、前記入力にビットのディジタル２
進データに２Ｌ−１を加算して（Ｋ＋１）ビットのディ
ジタル２進データを得るディジタル加算回路と、前記デ
ィジタル加算回路の（Ｋ＋１）ビット比カデータのうち
上位（Ｋ＋ １−Ｌ）ビットをデコードする第一のデコ
ード手段と第一の基準電圧および第二の基準電位の間を
分圧する２＋）［−Ｌ）個の抵抗により分圧する第一の
分圧手段及び前記第一の分圧手段から前記第一のデコー
ド手段の出力に応じた一つの電位を選択的に取り出す手
段を備えた上位桁Ｄ／Ａ変換部と、前記ディジタル加算
回路の（Ｋ＋１）ビットの出力データのうち下位Ｌビッ
トをデコードする第二のデコード手段と前記上位桁Ｄ／
Ａ変換部の前記第一の分圧抵抗のうち前記第一の基準電
位に直接接続している抵抗がら数えて２（Ｋ−Ｌ−１）
番目の抵抗をＲｎおよび（２（Ｋ−Ｌ−１）＋ｌ ）番
目の抵抗をＲｎ＋１としたときに前記抵抗Ｒｎの前記第
一の基準電位に近い側と前記抵抗Ｒｎ＋１の前記第二の
基準電位に近い側の間を２Ｌ個の抵抗により分圧する第
二の分圧手段及び前記第二の分圧手段から前記第二のデ
コード手段の出力に応じた一つの電位を選択的に取り出
す手段を備えた下位桁Ｄ／Ａ変換部と、前記上位桁Ｄ／
Ａ変換部および前記下位桁Ｄ／Ａ変換部の出力を加算し
て出力するアナログ加算回路とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の詳細な説明するためのＤ／Ａ変換回路
のブロック図である。
のブロック図である。
第１図に示すように、本発明はディジタル入力端子１に
接続されたディジタル加算回路２と、この加算回路２の
上位桁出力および下位桁出力をそれぞれＤ／Ａ変換する
上位桁Ｄ／Ａ変換部３および下位桁Ｄ／Ａ変換部４と、
これら上位桁および下位桁Ｄ／Ａ変換部３．４の出力を
加算しアナログ出力端子６にアナログ信号を供給するア
ナログ加算回路５とを有している。このＤ／Ａ変換回路
において、入力端子１を介して供給されるにビットの２
進データは２Ｌ−１を加算する加算回路２によって（Ｋ
＋１）ビットのデータに変換され、この（Ｋ＋１）ビッ
トのデータは上位（Ｋ＋ １−Ｌ）ビットのデータと下
位Ｌビットのデータとに分けられる。これら分けられた
データはそれぞれ上位桁の出力を発生する上位桁Ｄ／Ａ
変換部３と下位桁の出力を発生する下位桁Ｄ／Ａ変換部
４に入力される。さらに、変換部３，４の各々の出力は
アナログ加算器５で加算され出力される。また、上位桁
Ｄ／Ａ変換部３は第一および第二の基準電位が基準電位
入力端子７，８がら供給され、下位桁Ｄ／Ａ変換部４は
第三および四の基準電位が基準電位入力端子９，１ｏが
ら供給される。本発明の特徴はこの第三および第四の基
準電位が上位桁Ｄ／Ａ変換部３がら供給することにある
。
接続されたディジタル加算回路２と、この加算回路２の
上位桁出力および下位桁出力をそれぞれＤ／Ａ変換する
上位桁Ｄ／Ａ変換部３および下位桁Ｄ／Ａ変換部４と、
これら上位桁および下位桁Ｄ／Ａ変換部３．４の出力を
加算しアナログ出力端子６にアナログ信号を供給するア
ナログ加算回路５とを有している。このＤ／Ａ変換回路
において、入力端子１を介して供給されるにビットの２
進データは２Ｌ−１を加算する加算回路２によって（Ｋ
＋１）ビットのデータに変換され、この（Ｋ＋１）ビッ
トのデータは上位（Ｋ＋ １−Ｌ）ビットのデータと下
位Ｌビットのデータとに分けられる。これら分けられた
データはそれぞれ上位桁の出力を発生する上位桁Ｄ／Ａ
変換部３と下位桁の出力を発生する下位桁Ｄ／Ａ変換部
４に入力される。さらに、変換部３，４の各々の出力は
アナログ加算器５で加算され出力される。また、上位桁
Ｄ／Ａ変換部３は第一および第二の基準電位が基準電位
入力端子７，８がら供給され、下位桁Ｄ／Ａ変換部４は
第三および四の基準電位が基準電位入力端子９，１ｏが
ら供給される。本発明の特徴はこの第三および第四の基
準電位が上位桁Ｄ／Ａ変換部３がら供給することにある
。
第２図は本発明の一実施例を示すＤ／Ａ変換回路図であ
る。
る。
第２図に示すように、本実施例は入力データが１６ビツ
トの２進データの場合であり、上位桁Ｄ／Ａ変換部３と
下位桁Ｄ／Ａ変換部４はそれぞれデコーダ・スイッチ回
路１）および分圧抵抗Ｒ１〜Ｒ１２８と、デコーダ・ス
イッチ回路１２および分圧抵抗Ｒ１２９〜Ｒ６４０とを
有している、特に、下位桁Ｄ／Ａ変換部４の基準電位入
力端子９．１０をそれぞれ上位桁り、／Ａ変換部３の９
１点、Ｐ２点に接続し、中間点の電位を供給している。
トの２進データの場合であり、上位桁Ｄ／Ａ変換部３と
下位桁Ｄ／Ａ変換部４はそれぞれデコーダ・スイッチ回
路１）および分圧抵抗Ｒ１〜Ｒ１２８と、デコーダ・ス
イッチ回路１２および分圧抵抗Ｒ１２９〜Ｒ６４０とを
有している、特に、下位桁Ｄ／Ａ変換部４の基準電位入
力端子９．１０をそれぞれ上位桁り、／Ａ変換部３の９
１点、Ｐ２点に接続し、中間点の電位を供給している。
この場合、下位桁Ｄ／Ａ変換部４の出力ＩＬＳＢは上位
桁Ｄ／Ａ変換部３の出力のＩ ＬＳＢの１／６４の大き
さをもっているので、アナログ加算回路５は上位桁Ｄ／
Ａ変換部３の出力と下位桁Ｄ／Ａ変換部４の出力を２対
１の割合で加算する。
桁Ｄ／Ａ変換部３の出力のＩ ＬＳＢの１／６４の大き
さをもっているので、アナログ加算回路５は上位桁Ｄ／
Ａ変換部３の出力と下位桁Ｄ／Ａ変換部４の出力を２対
１の割合で加算する。
要するに、本実施例では下位桁Ｄ／Ａ変換部４の基準電
位９，１０を上位桁Ｄ／Ａ変換部３の基準電位７．８を
分圧した抵抗の中央部の電位を利用するようにしたもの
である。
位９，１０を上位桁Ｄ／Ａ変換部３の基準電位７．８を
分圧した抵抗の中央部の電位を利用するようにしたもの
である。
また、上述した実施例の他にも、例えば入力１６ビツト
のデータに２７のデータを加えて上位桁Ｄ／Ａ変換部を
８ビツトプラス上位のＩ ＬＳＢの分解能にし且つ下位
桁Ｄ／Ａ変換部を８ビットＤ／Ａ変換回路とすることも
できる。あるいは、入力１６ビツトのデータに２７のデ
ータを加えて上位桁Ｄ／Ａ変換部を９ビツトプラス上位
のＩＬＳＢの分解能にし且つ下位桁Ｄ／Ａ変換部を７ヒ
ツトＤ／Ａ変換回路とすることもできる。
のデータに２７のデータを加えて上位桁Ｄ／Ａ変換部を
８ビツトプラス上位のＩ ＬＳＢの分解能にし且つ下位
桁Ｄ／Ａ変換部を８ビットＤ／Ａ変換回路とすることも
できる。あるいは、入力１６ビツトのデータに２７のデ
ータを加えて上位桁Ｄ／Ａ変換部を９ビツトプラス上位
のＩＬＳＢの分解能にし且つ下位桁Ｄ／Ａ変換部を７ヒ
ツトＤ／Ａ変換回路とすることもできる。
以上説明したように、本発明のＤ／Ａ変換回路は、ディ
ジタル入力端子に接続したディジタル加算回路と、前記
加算回路の上位桁出方および下位桁出力をそれぞれＤ／
Ａ変換する上位桁Ｄ／Ａ変換部および下位桁Ｄ／Ａ変換
部と、前記上位桁および下位桁変換部の出方を加算する
アナログ加算回路とを有し、ディジタルオーディオ信号
での微小音に相当するディジタルデータのセンター値の
近傍では、上位桁Ｄ／Ａ変換部の出力を変化させずに下
位桁の入力データに対応する下位桁Ｄ／Ａ変換部の出力
のみを変化させ、さらにディジタルオーディオ信号が大
きくなると、上位桁Ｄ／Ａ変換部の出力変化を含んで出
方を変化させる一方、下位桁Ｄ／Ａ変換部のフルスケー
ル出力を上位桁Ｄ／Ａ変換部の出力が切りがゎる付近の
抵抗のもつ電圧振幅を基準とすることにより、単調性が
得られやすく、ノイズの発生を抑制できるという効果が
ある。
ジタル入力端子に接続したディジタル加算回路と、前記
加算回路の上位桁出方および下位桁出力をそれぞれＤ／
Ａ変換する上位桁Ｄ／Ａ変換部および下位桁Ｄ／Ａ変換
部と、前記上位桁および下位桁変換部の出方を加算する
アナログ加算回路とを有し、ディジタルオーディオ信号
での微小音に相当するディジタルデータのセンター値の
近傍では、上位桁Ｄ／Ａ変換部の出力を変化させずに下
位桁の入力データに対応する下位桁Ｄ／Ａ変換部の出力
のみを変化させ、さらにディジタルオーディオ信号が大
きくなると、上位桁Ｄ／Ａ変換部の出力変化を含んで出
方を変化させる一方、下位桁Ｄ／Ａ変換部のフルスケー
ル出力を上位桁Ｄ／Ａ変換部の出力が切りがゎる付近の
抵抗のもつ電圧振幅を基準とすることにより、単調性が
得られやすく、ノイズの発生を抑制できるという効果が
ある。
第１図は本発明の詳細な説明するためのＤ／Ａ変換回路
のブロック図、第２図は本発明の一実施例を示すＤ／Ａ
変換回路図、第３図は従来の一例を説明するためのＤ／
Ａ変換回路のブロック図である。 １・・・ディジタル入力端子、２・・・ディジタル加算
回路、３・・・上位桁Ｄ 、／ Ａ変換部、４・・・下
位桁Ｄ／Ａ変換部、５・・・アナログ加算回路、６・・
・アナログ出力端子、７，８・・・上位桁Ｄ／Ａ変換部
の基準電位入力端子、９，１０・・・下位桁Ｄ／Ａ変換
部の基準電位入力端子、１）．１２・・・デコーダ・ス
イチ回路、Ｒ１−Ｒ６４０・・・分圧抵抗。
のブロック図、第２図は本発明の一実施例を示すＤ／Ａ
変換回路図、第３図は従来の一例を説明するためのＤ／
Ａ変換回路のブロック図である。 １・・・ディジタル入力端子、２・・・ディジタル加算
回路、３・・・上位桁Ｄ 、／ Ａ変換部、４・・・下
位桁Ｄ／Ａ変換部、５・・・アナログ加算回路、６・・
・アナログ出力端子、７，８・・・上位桁Ｄ／Ａ変換部
の基準電位入力端子、９，１０・・・下位桁Ｄ／Ａ変換
部の基準電位入力端子、１）．１２・・・デコーダ・ス
イチ回路、Ｒ１−Ｒ６４０・・・分圧抵抗。
Claims (1)
- 上位桁のデータを変換する上位桁のＤ／Ａ変換部と、
下位のＬ（Ｌ：自然数）桁データを変換する下位桁Ｄ／
Ａ変換部と、前記上位桁Ｄ／Ａ変換部の出力および前記
下位桁Ｄ／Ａ変換部の出力を加算するアナログ加算回路
とを有し、入力にビットデータのＤ／Ａ変換（Ｋ＜Ｌで
Ｋは自然数）出力を得るＤ／Ａ変換回路において、前記
入力にビットのディジタル２進データに２＾Ｌ＾−＾１
を加算して（Ｋ＋１）ビットのディジタル２進データを
得るディジタル加算回路と、前記ディジタル加算回路の
（Ｋ＋１）ビット出力データのうち上位（Ｋ＋１−Ｌ）
ビットをデコードする第一のデコード手段と第一の基準
電圧および第二の基準電位の間を分圧する２＾（＾Ｋ＾
−＾Ｌ＾）個の抵抗により分圧する第一の分圧手段及び
前記第一の分圧手段から前記第一のデコード手段の出力
に応じた一つの電位を選択的に取り出す手段を備えた上
位桁Ｄ／Ａ変換部と、前記ディジタル加算回路の（Ｋ＋
１）ビットの出力データのうち下位Ｌビットをデコード
する第二のデコード手段と前記上位桁Ｄ／Ａ変換部の前
記第一の分圧抵抗のうち前記第一の基準電位に直接接続
している抵抗から数えて２＾（＾Ｋ＾−＾Ｌ＾−＾１＾
）番目の抵抗をＲｎおよび（２＾（＾Ｋ＾−＾Ｌ＾−＾
１＾）＋１）番目の抵抗をＲｎ＋１としたときに前記抵
抗Ｒｎの前記第一の基準電位に近い側と前記抵抗Ｒｎ＋
１の前記第二の基準電位に近い側の間を２＾Ｌ個の抵抗
により分圧する第二の分圧手段及び前記第二の分圧手段
から前記第二のデコード手段の出力に応じた一つの電位
を選択的に取り出す手段を備えた下位桁Ｄ／Ａ変換部と
、前記上位桁Ｄ／Ａ変換部および前記下位桁Ｄ／Ａ変換
部の出力を加算して出力するアナログ加算回路とを含む
ことを特徴とするＤ／Ａ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19454290A JPH0481130A (ja) | 1990-07-23 | 1990-07-23 | Ｄ／ａ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19454290A JPH0481130A (ja) | 1990-07-23 | 1990-07-23 | Ｄ／ａ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0481130A true JPH0481130A (ja) | 1992-03-13 |
Family
ID=16326267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19454290A Pending JPH0481130A (ja) | 1990-07-23 | 1990-07-23 | Ｄ／ａ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0481130A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10056915B2 (en) | 2015-07-16 | 2018-08-21 | Semiconductor Components Industries, Llc | Digital-to-analog converter |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60194621A (ja) * | 1984-02-17 | 1985-10-03 | アナログ デバイセス インコーポレーテツド | 二段高分解能デジタル‐アナログ変換器 |
-
1990
- 1990-07-23 JP JP19454290A patent/JPH0481130A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60194621A (ja) * | 1984-02-17 | 1985-10-03 | アナログ デバイセス インコーポレーテツド | 二段高分解能デジタル‐アナログ変換器 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10056915B2 (en) | 2015-07-16 | 2018-08-21 | Semiconductor Components Industries, Llc | Digital-to-analog converter |
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