JP2000151407A - Ｄａ変換回路 - Google Patents
Ｄａ変換回路Info
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- JP2000151407A JP2000151407A JP10324287A JP32428798A JP2000151407A JP 2000151407 A JP2000151407 A JP 2000151407A JP 10324287 A JP10324287 A JP 10324287A JP 32428798 A JP32428798 A JP 32428798A JP 2000151407 A JP2000151407 A JP 2000151407A
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Abstract
(57)【要約】
【課題】重み付けするためのバッファ回路を設ける必要
がなく、かつ、下位ビット用の抵抗列を基準電圧発生用
の抵抗と並列接続することから発生する下位ビットの出
力電圧の重み付けによるズレをなくすことにより、ＤＡ
変換精度を向上させることができるＤＡ変換回路を提供
する。 【解決手段】本発明のＤＡ変換回路は、ｍ個（ｍは１以
上の整数）の上位入力端子１と、ｎ個（ｎは１以上の整
数）の下位入力端子２と、出力端子３と、第１の出力線
４と、第２の出力線５と、上位側デコーダ６と、下位側
デコーダ７と、ＤＡ変換器８と、第１のオペアンプ９
と、第２のオペアンプ１０とを有する。第１のオペアン
プ９は第１の抵抗列１２を構成する単位抵抗１１と同じ
抵抗の分圧を入力とし、その分圧を第２の抵抗列１４に
基準電圧として印加することになる。
がなく、かつ、下位ビット用の抵抗列を基準電圧発生用
の抵抗と並列接続することから発生する下位ビットの出
力電圧の重み付けによるズレをなくすことにより、ＤＡ
変換精度を向上させることができるＤＡ変換回路を提供
する。 【解決手段】本発明のＤＡ変換回路は、ｍ個（ｍは１以
上の整数）の上位入力端子１と、ｎ個（ｎは１以上の整
数）の下位入力端子２と、出力端子３と、第１の出力線
４と、第２の出力線５と、上位側デコーダ６と、下位側
デコーダ７と、ＤＡ変換器８と、第１のオペアンプ９
と、第２のオペアンプ１０とを有する。第１のオペアン
プ９は第１の抵抗列１２を構成する単位抵抗１１と同じ
抵抗の分圧を入力とし、その分圧を第２の抵抗列１４に
基準電圧として印加することになる。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタルデータ
をアナログデータに変換するＤＡ変換回路に関し、特
に、入力されたディジタルデータを上位ビット側と下位
ビット側とに２分割し、それぞれ別のＤＡ変換器によっ
て、２つのアナログデータを得て、抵抗等を介すことに
より、上位ビット側と下位ビット側とのアナログデータ
の相対比をとった上で加算し、一つのアナログデータと
して出力するＤＡ変換回路に関する。
をアナログデータに変換するＤＡ変換回路に関し、特
に、入力されたディジタルデータを上位ビット側と下位
ビット側とに２分割し、それぞれ別のＤＡ変換器によっ
て、２つのアナログデータを得て、抵抗等を介すことに
より、上位ビット側と下位ビット側とのアナログデータ
の相対比をとった上で加算し、一つのアナログデータと
して出力するＤＡ変換回路に関する。
【０００２】
【従来の技術】この種の従来のＤＡ変換回路としては、
例えば特開平６−２０９２６５号公報に開示されている
（以下、この技術を従来例１という）。従来例１は、ｍ
個（ｍは１以上の整数）の上位入力端子と、ｎ個（ｎは
２以上の整数）の下位入力端子と、出力端子と、第１、
第２の出力線と、上位側デコーダと、下位側デコーダ
と、ＤＡ変換器と、バッファ回路とを有する。
例えば特開平６−２０９２６５号公報に開示されている
（以下、この技術を従来例１という）。従来例１は、ｍ
個（ｍは１以上の整数）の上位入力端子と、ｎ個（ｎは
２以上の整数）の下位入力端子と、出力端子と、第１、
第２の出力線と、上位側デコーダと、下位側デコーダ
と、ＤＡ変換器と、バッファ回路とを有する。
【０００３】上位側デコーダは、ｍ個の上位入力端子よ
りディジタル信号の上位側ビットを入力し、入力した上
位側ビットをデコードして２ｍ個の出力端の１つに第１
の選択信号を出力する。下位側デコーダは、ｎ個の下位
入力端子よりディジタル信号の下位側ビットを入力し、
入力した下位側ビットをデコードして２ｎ個の出力端の
１つに第２の選択信号を出力する。
りディジタル信号の上位側ビットを入力し、入力した上
位側ビットをデコードして２ｍ個の出力端の１つに第１
の選択信号を出力する。下位側デコーダは、ｎ個の下位
入力端子よりディジタル信号の下位側ビットを入力し、
入力した下位側ビットをデコードして２ｎ個の出力端の
１つに第２の選択信号を出力する。
【０００４】ＤＡ変換器は、２ｍ個の単位抵抗が直列に
接続された第１の抵抗列と、一端が第１の抵抗列の一端
に接続されている２ｎ個の単位抵抗が直列接続された第
２の抵抗列と、第２の抵抗列と並列に接続された１又は
数個の直列に接続された単位抵抗と、第２の抵抗列の他
端をアースに接続し第１の抵抗列の他端より電流を供給
するバイアス電源と、２ｍ個のトランジスタと、２ｎ個
のトランジスタと、を有する。
接続された第１の抵抗列と、一端が第１の抵抗列の一端
に接続されている２ｎ個の単位抵抗が直列接続された第
２の抵抗列と、第２の抵抗列と並列に接続された１又は
数個の直列に接続された単位抵抗と、第２の抵抗列の他
端をアースに接続し第１の抵抗列の他端より電流を供給
するバイアス電源と、２ｍ個のトランジスタと、２ｎ個
のトランジスタと、を有する。
【０００５】２ｍ個のトランジスタは、それぞれ第１の
抵抗列の単位抵抗の各接続点及び第１、第２の抵抗列の
接続点に接続され、ゲートの第１の選択信号を入力する
と接続されている接続点の電位を第１の出力線に出力す
る。２ｎ個のトランジスタは、それぞれ第２の抵抗列の
単位抵抗の各接続点及び第２の抵抗列とアースの接続点
に接続され、ゲートの第２の選択信号を入力すると接続
されている接続点の電位を第２の出力線に出力する。
抵抗列の単位抵抗の各接続点及び第１、第２の抵抗列の
接続点に接続され、ゲートの第１の選択信号を入力する
と接続されている接続点の電位を第１の出力線に出力す
る。２ｎ個のトランジスタは、それぞれ第２の抵抗列の
単位抵抗の各接続点及び第２の抵抗列とアースの接続点
に接続され、ゲートの第２の選択信号を入力すると接続
されている接続点の電位を第２の出力線に出力する。
【０００６】バッファ回路は、第１、第２の出力線の出
力を入力し、第２の出力線の出力のフルスケールが第１
の出力線の出力の最小ステップとなる比率で第１、第２
の出力線の出力を加算し、出力端子に出力する。
力を入力し、第２の出力線の出力のフルスケールが第１
の出力線の出力の最小ステップとなる比率で第１、第２
の出力線の出力を加算し、出力端子に出力する。
【０００７】図３は、他の従来のＤＡ変換回路を示す回
路図である（以下、この技術を従来例２という）。従来
例２のＤＡ変換回路は、ｍ個（ｍは１以上の整数）の上
位入力端子５０と、ｎ個（ｎは１以上の整数）の下位入
力端子５１と、出力端子５２と、第１の出力線５３と、
第２の出力線５４と、上位側デコーダ５５と、下位側デ
コーダ５６と、ＤＡ変換器５７と、オペアンプ５８とを
有する。
路図である（以下、この技術を従来例２という）。従来
例２のＤＡ変換回路は、ｍ個（ｍは１以上の整数）の上
位入力端子５０と、ｎ個（ｎは１以上の整数）の下位入
力端子５１と、出力端子５２と、第１の出力線５３と、
第２の出力線５４と、上位側デコーダ５５と、下位側デ
コーダ５６と、ＤＡ変換器５７と、オペアンプ５８とを
有する。
【０００８】上位側デコーダ５５は、ｍ個の上位入力端
子５０からディジタル信号の上位側ビットを入力し、入
力した上位側ビットをデコードして２ｍ個の出力端の１
つに第１の選択信号を出力する。下位側デコーダ５６
は、ｎ個の下位入力端子よりディジタル信号の下位側ビ
ットを入力し、入力した下位側ビットをデコードして２
ｎ個の出力端の１つに第２の選択信号を出力する。
子５０からディジタル信号の上位側ビットを入力し、入
力した上位側ビットをデコードして２ｍ個の出力端の１
つに第１の選択信号を出力する。下位側デコーダ５６
は、ｎ個の下位入力端子よりディジタル信号の下位側ビ
ットを入力し、入力した下位側ビットをデコードして２
ｎ個の出力端の１つに第２の選択信号を出力する。
【０００９】ＤＡ変換器５７は、図３の１点鎖線で囲ま
れた部分であり、２ｍ個の単位抵抗５９が直列に接続さ
れた第１の抵抗列６０と、２ｎ個の単位抵抗６１が直列
接続された第２の抵抗列６２と、第１の抵抗列６０の一
端より電流を供給するバイアス電源７０と、２ｍ個のス
イッチング素子６３で構成される第１のスイッチング素
子列６４と、２ｎ個のスイッチング素子６５で構成され
る第２のスイッチング素子列６６と、を有する。各スイ
ッチング素子６３、６５は、例えばＭＯＳトランジスタ
により構成される。
れた部分であり、２ｍ個の単位抵抗５９が直列に接続さ
れた第１の抵抗列６０と、２ｎ個の単位抵抗６１が直列
接続された第２の抵抗列６２と、第１の抵抗列６０の一
端より電流を供給するバイアス電源７０と、２ｍ個のス
イッチング素子６３で構成される第１のスイッチング素
子列６４と、２ｎ個のスイッチング素子６５で構成され
る第２のスイッチング素子列６６と、を有する。各スイ
ッチング素子６３、６５は、例えばＭＯＳトランジスタ
により構成される。
【００１０】第１の抵抗列６０の中の１つの単位抵抗５
９の一端は第２の抵抗列６２の一端に接続され、その他
端は第２の抵抗列６２の他端に接続され、かつ接地され
ている。
９の一端は第２の抵抗列６２の一端に接続され、その他
端は第２の抵抗列６２の他端に接続され、かつ接地され
ている。
【００１１】第１のスイッチング素子列６４の各スイッ
チング素子６３は、第１の抵抗列６０の単位抵抗５９の
各接続点と第１の出力線５３との間に接続され、各スイ
ッチング素子６３（ＭＯＳトランジスタ）のゲートに第
１の選択信号が入力されると、接続点と第１の出力線５
３との間が導通し、前記接続点の電圧（電位）を第１の
出力線５３に出力する。
チング素子６３は、第１の抵抗列６０の単位抵抗５９の
各接続点と第１の出力線５３との間に接続され、各スイ
ッチング素子６３（ＭＯＳトランジスタ）のゲートに第
１の選択信号が入力されると、接続点と第１の出力線５
３との間が導通し、前記接続点の電圧（電位）を第１の
出力線５３に出力する。
【００１２】第２のスイッチング素子列６６の各スイッ
チング素子６５は、第２の抵抗列６２の単位抵抗６１の
各接続点と第２の出力線５４との間に接続され、各スイ
ッチング素子６５（ＭＯＳトランジスタ）のゲートに第
２の選択信号が入力されると、接続点と第２の出力線５
４との間が導通し、前記接続点の電圧（電位）を第２の
出力線５４に出力する。
チング素子６５は、第２の抵抗列６２の単位抵抗６１の
各接続点と第２の出力線５４との間に接続され、各スイ
ッチング素子６５（ＭＯＳトランジスタ）のゲートに第
２の選択信号が入力されると、接続点と第２の出力線５
４との間が導通し、前記接続点の電圧（電位）を第２の
出力線５４に出力する。
【００１３】オペアンプ５８は、第１の出力線５３の出
力電圧と第２の出力線５４の出力電圧を加算してアナロ
グデータを出力する。オペアンプ５８は、第１の出力線
５３に接続される非反転入力端子と、第２の出力線５４
に接続される反転入力端子とを有し、第１の出力線５３
の出力電圧と第２の出力線５４の出力電圧との差をアナ
ログデータとして出力端子５２に出力する。
力電圧と第２の出力線５４の出力電圧を加算してアナロ
グデータを出力する。オペアンプ５８は、第１の出力線
５３に接続される非反転入力端子と、第２の出力線５４
に接続される反転入力端子とを有し、第１の出力線５３
の出力電圧と第２の出力線５４の出力電圧との差をアナ
ログデータとして出力端子５２に出力する。
【００１４】
【発明が解決しようとする課題】従来例１のＤＡ変換回
路では、下位側デコーダの出力分圧を重み付けするため
にバッファ回路を設けなければならないので、その分、
構成が複雑になる。
路では、下位側デコーダの出力分圧を重み付けするため
にバッファ回路を設けなければならないので、その分、
構成が複雑になる。
【００１５】従来例２のＤＡ変換回路では、下位側デコ
ーダの出力振幅について、下位ビット用抵抗列と、上位
ビット用抵抗列中の１個の抵抗とを並列接続することに
より重み付けを行っているため、従来例１の回路と異な
り、重み付けするためのバッファ回路を設ける必要はな
い。
ーダの出力振幅について、下位ビット用抵抗列と、上位
ビット用抵抗列中の１個の抵抗とを並列接続することに
より重み付けを行っているため、従来例１の回路と異な
り、重み付けするためのバッファ回路を設ける必要はな
い。
【００１６】しかし、実際には上記の並列接続の構成の
ために、重み付けによるズレが生ずる。すなわち、下位
ビット用抵抗列がｎ個の抵抗からなり、これが上位ビッ
ト用抵抗Ｒと並列接続されていた場合、並列合成抵抗値
は 合成抵抗値＝（Ｒ＊ｎＲ）／（Ｒ＋ｎＲ） ＝ ｎＲ２ ／（１＋ｎ）Ｒ ＝ ｎ／（１＋ｎ）Ｒ となり、１００／（１＋ｎ）％のずれが発生する。この
ずれをレイアウト上の抵抗サイズで調節することは実際
には不可能であるので、ＤＡ変換精度を向上させること
は困難である。
ために、重み付けによるズレが生ずる。すなわち、下位
ビット用抵抗列がｎ個の抵抗からなり、これが上位ビッ
ト用抵抗Ｒと並列接続されていた場合、並列合成抵抗値
は 合成抵抗値＝（Ｒ＊ｎＲ）／（Ｒ＋ｎＲ） ＝ ｎＲ２ ／（１＋ｎ）Ｒ ＝ ｎ／（１＋ｎ）Ｒ となり、１００／（１＋ｎ）％のずれが発生する。この
ずれをレイアウト上の抵抗サイズで調節することは実際
には不可能であるので、ＤＡ変換精度を向上させること
は困難である。
【００１７】本発明の目的は、重み付けするためのバッ
ファ回路を設ける必要がなく、かつ、下位ビット用の抵
抗列を基準電圧発生用の抵抗と並列接続することから発
生する下位ビットの出力電圧の重み付けによるズレをな
くすことにより、ＤＡ変換精度を向上させることができ
るＤＡ変換回路を提供することにある。
ファ回路を設ける必要がなく、かつ、下位ビット用の抵
抗列を基準電圧発生用の抵抗と並列接続することから発
生する下位ビットの出力電圧の重み付けによるズレをな
くすことにより、ＤＡ変換精度を向上させることができ
るＤＡ変換回路を提供することにある。
【００１８】
【課題を解決するための手段】本発明のＤＡ変換回路
は、ｍ個（ｍは１以上の整数）の上位入力端子と、ｎ個
（ｎは１以上の整数）の下位入力端子と、出力端子と、
第１の出力線と、第２の出力線と、上位側デコーダと、
下位側デコーダと、ＤＡ変換器と、第１のオペアンプ
と、第２のオペアンプとを有し、前記上位側デコーダ
は、ｍ個の上位入力端子からディジタル信号の上位側ビ
ットを入力し、入力した上位側ビットをデコードして２
ｍ個の出力端の１つに第１の選択信号を出力し、前記下
位側デコーダは、ｎ個の下位入力端子からディジタル信
号の下位側ビットを入力し、入力した下位側ビットをデ
コードして２ｎ個の出力端の１つに第２の選択信号を出
力し、前記ＤＡ変換器は、２ｍ個の単位抵抗が直列に接
続された第１の抵抗列と、２ ｎ個の単位抵抗が直列接続
された第２の抵抗列と、第１の抵抗列の一端より電流を
供給するバイアス電源と、２ｍ個のスイッチング素子で
構成される第１のスイッチング素子列と、２ｎ個のスイ
ッチング素子で構成される第２のスイッチング素子列
と、を有し、前記第１のスイッチング素子列の各スイッ
チング素子は、前記第１の抵抗列の単位抵抗の各接続点
と第１の出力線との間に接続され、第１の選択信号が入
力されることによりスイッチング素子がＯＮ状態とな
り、前記接続点と第１の出力線との間が導通し、前記接
続点の電圧を第１の出力線に出力し、前記第２のスイッ
チング素子列の各スイッチング素子は、前記第２の抵抗
列の単位抵抗の各接続点と第２の出力線との間に接続さ
れ、第２の選択信号が入力されることによりスイッチン
グ素子がＯＮ状態になり、前記接続点と第２の出力線と
の間が導通し、前記接続点の電圧を第２の出力線に出力
し、前記第１のオペアンプは、前記第１の抵抗列の中の
１つの単位抵抗にかかる分圧を入力し、前記第２の抵抗
列の一端に出力し、前記第２のオペアンプは、前記第１
の出力線の出力電圧と第２の出力線の出力電圧を加算し
てアナログデータとし前記出力端子に出力する、ことを
特徴とするものである。
は、ｍ個（ｍは１以上の整数）の上位入力端子と、ｎ個
（ｎは１以上の整数）の下位入力端子と、出力端子と、
第１の出力線と、第２の出力線と、上位側デコーダと、
下位側デコーダと、ＤＡ変換器と、第１のオペアンプ
と、第２のオペアンプとを有し、前記上位側デコーダ
は、ｍ個の上位入力端子からディジタル信号の上位側ビ
ットを入力し、入力した上位側ビットをデコードして２
ｍ個の出力端の１つに第１の選択信号を出力し、前記下
位側デコーダは、ｎ個の下位入力端子からディジタル信
号の下位側ビットを入力し、入力した下位側ビットをデ
コードして２ｎ個の出力端の１つに第２の選択信号を出
力し、前記ＤＡ変換器は、２ｍ個の単位抵抗が直列に接
続された第１の抵抗列と、２ ｎ個の単位抵抗が直列接続
された第２の抵抗列と、第１の抵抗列の一端より電流を
供給するバイアス電源と、２ｍ個のスイッチング素子で
構成される第１のスイッチング素子列と、２ｎ個のスイ
ッチング素子で構成される第２のスイッチング素子列
と、を有し、前記第１のスイッチング素子列の各スイッ
チング素子は、前記第１の抵抗列の単位抵抗の各接続点
と第１の出力線との間に接続され、第１の選択信号が入
力されることによりスイッチング素子がＯＮ状態とな
り、前記接続点と第１の出力線との間が導通し、前記接
続点の電圧を第１の出力線に出力し、前記第２のスイッ
チング素子列の各スイッチング素子は、前記第２の抵抗
列の単位抵抗の各接続点と第２の出力線との間に接続さ
れ、第２の選択信号が入力されることによりスイッチン
グ素子がＯＮ状態になり、前記接続点と第２の出力線と
の間が導通し、前記接続点の電圧を第２の出力線に出力
し、前記第１のオペアンプは、前記第１の抵抗列の中の
１つの単位抵抗にかかる分圧を入力し、前記第２の抵抗
列の一端に出力し、前記第２のオペアンプは、前記第１
の出力線の出力電圧と第２の出力線の出力電圧を加算し
てアナログデータとし前記出力端子に出力する、ことを
特徴とするものである。
【００１９】前記第１のオペアンプは、前記第１の抵抗
列の中の１つの単位抵抗の一端側の接続点に接続された
非反転入力端子と、他端側の接続点に接続された反転入
力端子とを有する。
列の中の１つの単位抵抗の一端側の接続点に接続された
非反転入力端子と、他端側の接続点に接続された反転入
力端子とを有する。
【００２０】前記第２のオペアンプは、第１の出力線に
接続される非反転入力端子と、第２の出力線に接続され
る反転入力端子とを有し、第１の出力線の出力電圧と第
２の出力線の出力電圧との差をアナログデータとして前
記出力端子に出力する。
接続される非反転入力端子と、第２の出力線に接続され
る反転入力端子とを有し、第１の出力線の出力電圧と第
２の出力線の出力電圧との差をアナログデータとして前
記出力端子に出力する。
【００２１】前記第１のスイッチング素子列のスイッチ
ング素子は、ＭＯＳトランジスタであり、そのゲートに
第１の選択信号が入力されると、単位抵抗間の接続点と
第１の出力線との間が導通し、前記接続点の電圧を第１
の出力線に出力する。
ング素子は、ＭＯＳトランジスタであり、そのゲートに
第１の選択信号が入力されると、単位抵抗間の接続点と
第１の出力線との間が導通し、前記接続点の電圧を第１
の出力線に出力する。
【００２２】前記第２のスイッチング素子列のスイッチ
ング素子は、ＭＯＳトランジスタであり、そのゲートに
第２の選択信号が入力されると、単位抵抗間の接続点と
第２の出力線との間が導通し、前記接続点の電圧を第２
の出力線に出力する。
ング素子は、ＭＯＳトランジスタであり、そのゲートに
第２の選択信号が入力されると、単位抵抗間の接続点と
第２の出力線との間が導通し、前記接続点の電圧を第２
の出力線に出力する。
【００２３】前記ｍとｎは等しくてもよく、等しくなく
てもよい。
てもよい。
【００２４】本発明のＤＡ変換回路によれば、上位ビッ
ト用の第１の抵抗列の１個の単位抵抗の分圧を第１のオ
ペアンプを通して出力し、下位ビット用の第２の抵抗列
に基準電圧として印加する。
ト用の第１の抵抗列の１個の単位抵抗の分圧を第１のオ
ペアンプを通して出力し、下位ビット用の第２の抵抗列
に基準電圧として印加する。
【００２５】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は、本発明のＤ
Ａ変換回路を示す回路図である。
て図面を参照して詳細に説明する。図１は、本発明のＤ
Ａ変換回路を示す回路図である。
【００２６】図１に示すように、本発明のＤＡ変換回路
は、ｍ個（ｍは１以上の整数）の上位入力端子１と、ｎ
個（ｎは１以上の整数）の下位入力端子２と、出力端子
３と、第１の出力線４と、第２の出力線５と、上位側デ
コーダ６と、下位側デコーダ７と、ＤＡ変換器８と、第
１のオペアンプ９と、第２のオペアンプ１０とを有す
る。なお、ｍとｎは等しくてもよく、等しくなくてもよ
く、どのような比率になってもよい。
は、ｍ個（ｍは１以上の整数）の上位入力端子１と、ｎ
個（ｎは１以上の整数）の下位入力端子２と、出力端子
３と、第１の出力線４と、第２の出力線５と、上位側デ
コーダ６と、下位側デコーダ７と、ＤＡ変換器８と、第
１のオペアンプ９と、第２のオペアンプ１０とを有す
る。なお、ｍとｎは等しくてもよく、等しくなくてもよ
く、どのような比率になってもよい。
【００２７】上位側デコーダ６は、ｍ個の上位入力端子
１からディジタル信号の上位側ビットを入力し、入力し
た上位側ビットをデコードして２ｍ個の出力端の１つに
第１の選択信号を出力する。
１からディジタル信号の上位側ビットを入力し、入力し
た上位側ビットをデコードして２ｍ個の出力端の１つに
第１の選択信号を出力する。
【００２８】下位側デコーダ７は、ｎ個の下位入力端子
２からディジタル信号の下位側ビットを入力し、入力し
た下位側ビットをデコードして２ｎ個の出力端の１つに
第２の選択信号を出力する。
２からディジタル信号の下位側ビットを入力し、入力し
た下位側ビットをデコードして２ｎ個の出力端の１つに
第２の選択信号を出力する。
【００２９】ＤＡ変換器８は、図１の１点鎖線で囲まれ
た部分であり、２ｍ個の単位抵抗１１が直列に接続され
た第１の抵抗列１２と、２ｎ個の単位抵抗１３が直列接
続された第２の抵抗列１４と、第１の抵抗列１２の一端
より電流を供給するバイアス電源１５と、２ｍ個のスイ
ッチング素子１６で構成される第１のスイッチング素子
列１７と、２ｎ個のスイッチング素子１８で構成される
第２のスイッチング素子列１９と、を有する。
た部分であり、２ｍ個の単位抵抗１１が直列に接続され
た第１の抵抗列１２と、２ｎ個の単位抵抗１３が直列接
続された第２の抵抗列１４と、第１の抵抗列１２の一端
より電流を供給するバイアス電源１５と、２ｍ個のスイ
ッチング素子１６で構成される第１のスイッチング素子
列１７と、２ｎ個のスイッチング素子１８で構成される
第２のスイッチング素子列１９と、を有する。
【００３０】第１のスイッチング素子列１７のスイッチ
ング素子１６は、ＭＯＳトランジスタであり、そのゲー
トに第１の選択信号が入力されると、単位抵抗１１間の
接続点と第１の出力線４との間が導通し、接続点の電圧
（電位）を第１の出力線４に出力する。
ング素子１６は、ＭＯＳトランジスタであり、そのゲー
トに第１の選択信号が入力されると、単位抵抗１１間の
接続点と第１の出力線４との間が導通し、接続点の電圧
（電位）を第１の出力線４に出力する。
【００３１】第２のスイッチング素子列１９のスイッチ
ング素子１８は、ＭＯＳトランジスタであり、そのゲー
トに第２の選択信号が入力されると、単位抵抗１３間の
接続点と第２の出力線５との間が導通し、接続点の電圧
（電位）を第２の出力線５に出力する。
ング素子１８は、ＭＯＳトランジスタであり、そのゲー
トに第２の選択信号が入力されると、単位抵抗１３間の
接続点と第２の出力線５との間が導通し、接続点の電圧
（電位）を第２の出力線５に出力する。
【００３２】第１のオペアンプ９は、第１の抵抗列１２
の中の１つの単位抵抗１１にかかる分圧を入力し、第２
の抵抗列１４の一端に出力する。第１のオペアンプ９
は、第１の抵抗列１２の中の１つの単位抵抗１１の一端
側の接続点に接続された非反転入力端子と、他端側の接
続点に接続された反転入力端子とを有する。
の中の１つの単位抵抗１１にかかる分圧を入力し、第２
の抵抗列１４の一端に出力する。第１のオペアンプ９
は、第１の抵抗列１２の中の１つの単位抵抗１１の一端
側の接続点に接続された非反転入力端子と、他端側の接
続点に接続された反転入力端子とを有する。
【００３３】第２のオペアンプ１０は、第１の出力線４
の出力電圧と第２の出力線５の出力電圧を加算してアナ
ログデータとし出力端子３に出力する。第２のオペアン
プ１０は、第１の出力線４に接続される非反転入力端子
と、第２の出力線５に接続される反転入力端子とを有
し、第１の出力線４の出力電圧と第２の出力線５の出力
電圧との差をアナログデータとして出力端子３に出力す
る。
の出力電圧と第２の出力線５の出力電圧を加算してアナ
ログデータとし出力端子３に出力する。第２のオペアン
プ１０は、第１の出力線４に接続される非反転入力端子
と、第２の出力線５に接続される反転入力端子とを有
し、第１の出力線４の出力電圧と第２の出力線５の出力
電圧との差をアナログデータとして出力端子３に出力す
る。
【００３４】第１の抵抗列１２及び第２の抵抗列１４の
他端はそれぞれ接地されている。
他端はそれぞれ接地されている。
【００３５】本発明の第１のオペアンプ９は第１の抵抗
列１２を構成する単位抵抗１１と同じ抵抗の分圧を入力
し、その分圧を第２の抵抗列１４に基準電圧として印加
する。この時、第１のオペアンプ９の入力インピーダン
スが高いので、第１の抵抗列１２の一つの単位抵抗１１
の分圧は変化しない。なお、第１のオペアンプ９に入力
される分圧に係る単位抵抗１１は、第１の抵抗列１２の
抵抗であれば、どの箇所の抵抗でもよい。
列１２を構成する単位抵抗１１と同じ抵抗の分圧を入力
し、その分圧を第２の抵抗列１４に基準電圧として印加
する。この時、第１のオペアンプ９の入力インピーダン
スが高いので、第１の抵抗列１２の一つの単位抵抗１１
の分圧は変化しない。なお、第１のオペアンプ９に入力
される分圧に係る単位抵抗１１は、第１の抵抗列１２の
抵抗であれば、どの箇所の抵抗でもよい。
【００３６】次に、本発明のＤＡ変換回路の動作を具体
的に説明する。図２は、本発明のＤＡ変換回路の動作を
説明するための回路図であり、（Ａ）は第１の抵抗列１
２を示し、（Ｂ）は第２の抵抗列１４を示す。ここで
は、簡単化のために、ｍ＝ｎ＝２の４ビットのディジタ
ルデータをアナログデータに変換する場合について説明
する。
的に説明する。図２は、本発明のＤＡ変換回路の動作を
説明するための回路図であり、（Ａ）は第１の抵抗列１
２を示し、（Ｂ）は第２の抵抗列１４を示す。ここで
は、簡単化のために、ｍ＝ｎ＝２の４ビットのディジタ
ルデータをアナログデータに変換する場合について説明
する。
【００３７】図２（Ａ）に示すように、第１の抵抗列１
２には、Ｒ１〜Ｒ４の４つの単位抵抗１１が設けられ、
図２（Ｂ）に示すように、第２の抵抗列１４には、ｒ１
〜ｒ４の４つの単位抵抗１３が設けられている。上位側
デコーダ６の入力データが００、０１、１０、１１の場
合における第１の出力線４の出力電圧は、それぞれ１
Ｖ、２Ｖ、３Ｖ、４Ｖである。下位側デコーダ７の入力
データが００、０１、１０、１１の場合における第２の
出力線５の出力電圧は、それぞれ１Ｖ、０．７５Ｖ、
０．５Ｖ、０．２５Ｖである。
２には、Ｒ１〜Ｒ４の４つの単位抵抗１１が設けられ、
図２（Ｂ）に示すように、第２の抵抗列１４には、ｒ１
〜ｒ４の４つの単位抵抗１３が設けられている。上位側
デコーダ６の入力データが００、０１、１０、１１の場
合における第１の出力線４の出力電圧は、それぞれ１
Ｖ、２Ｖ、３Ｖ、４Ｖである。下位側デコーダ７の入力
データが００、０１、１０、１１の場合における第２の
出力線５の出力電圧は、それぞれ１Ｖ、０．７５Ｖ、
０．５Ｖ、０．２５Ｖである。
【００３８】従って、第２のオペアンプ１０の出力は、
表１に示すようになる。
表１に示すようになる。
【００３９】
【表１】 本発明のＤＡ変換回路によれば、上位ビット用抵抗列で
ある第１の抵抗列１２の１個の単位抵抗の分圧を第１の
オペアンプ９を通して出力し、下位ビット用抵抗列であ
る第２の抵抗列１４に基準電圧として印加する。従っ
て、本発明のＤＡ変換回路は、重み付けするためのバッ
ファ回路を設ける必要がなく、かつ、下位ビット用の第
２の抵抗列１４を基準電圧発生用の抵抗と並列接続する
ことから発生する下位ビットの出力電圧の重み付けによ
るズレをなくすことができる。その結果、ＤＡ変換精度
を向上させることができる。
ある第１の抵抗列１２の１個の単位抵抗の分圧を第１の
オペアンプ９を通して出力し、下位ビット用抵抗列であ
る第２の抵抗列１４に基準電圧として印加する。従っ
て、本発明のＤＡ変換回路は、重み付けするためのバッ
ファ回路を設ける必要がなく、かつ、下位ビット用の第
２の抵抗列１４を基準電圧発生用の抵抗と並列接続する
ことから発生する下位ビットの出力電圧の重み付けによ
るズレをなくすことができる。その結果、ＤＡ変換精度
を向上させることができる。
【００４０】なお、本発明は、上記実施の形態に限定さ
れることはなく、特許請求の範囲に記載された技術的事
項の範囲内において、種々の変更が可能である。
れることはなく、特許請求の範囲に記載された技術的事
項の範囲内において、種々の変更が可能である。
【００４１】
【発明の効果】本発明のＤＡ変換回路によれば、上位ビ
ット用の第１の抵抗列の１個の単位抵抗の分圧を第１の
オペアンプを通して出力し、下位ビット用の第２の抵抗
列に基準電圧として印加する。従って、本発明のＤＡ変
換回路は、重み付けするためのバッファ回路を設ける必
要がなく、かつ、下位ビット用の第２の抵抗列を基準電
圧発生用の抵抗と並列接続することから発生する下位ビ
ットの出力電圧の重み付けによるズレをなくすことがで
きる。その結果、ＤＡ変換精度を向上させることができ
る。
ット用の第１の抵抗列の１個の単位抵抗の分圧を第１の
オペアンプを通して出力し、下位ビット用の第２の抵抗
列に基準電圧として印加する。従って、本発明のＤＡ変
換回路は、重み付けするためのバッファ回路を設ける必
要がなく、かつ、下位ビット用の第２の抵抗列を基準電
圧発生用の抵抗と並列接続することから発生する下位ビ
ットの出力電圧の重み付けによるズレをなくすことがで
きる。その結果、ＤＡ変換精度を向上させることができ
る。
【図１】本発明のＤＡ変換回路を示す回路図である。
【図２】本発明のＤＡ変換回路の動作を説明するための
回路図であり、（Ａ）は第１の抵抗列を示し、（Ｂ）は
第２の抵抗列を示す。
回路図であり、（Ａ）は第１の抵抗列を示し、（Ｂ）は
第２の抵抗列を示す。
【図３】他の従来のＤＡ変換回路を示す回路図である。
１：上位入力端子 ２：下位入力端子 ３：出力端子 ４：第１の出力線 ５：第２の出力線 ６：上位側デコーダ ７：下位側デコーダ ８：ＤＡ変換器 ９：第１のオペアンプ １０：第２のオペアンプ １１：単位抵抗 １２：第１の抵抗列 １３：単位抵抗 １４：第２の抵抗列 １５：バイアス電源 １６：スイッチング素子（ＭＯＳトランジスタ） １７：第１のスイッチング素子列 １８：スイッチング素子（ＭＯＳトランジスタ） １９：第２のスイッチング素子列
Claims (7)
- 【請求項１】ｍ個（ｍは１以上の整数）の上位入力端子
と、ｎ個（ｎは１以上の整数）の下位入力端子と、出力
端子と、第１の出力線と、第２の出力線と、上位側デコ
ーダと、下位側デコーダと、ＤＡ変換器と、第１のオペ
アンプと、第２のオペアンプとを有し、 前記上位側デコーダは、ｍ個の上位入力端子からディジ
タル信号の上位側ビットを入力し、入力した上位側ビッ
トをデコードして２ｍ個の出力端の１つに第１の選択信
号を出力し、 前記下位側デコーダは、ｎ個の下位入力端子からディジ
タル信号の下位側ビットを入力し、入力した下位側ビッ
トをデコードして２ｎ個の出力端の１つに第２の選択信
号を出力し、 前記ＤＡ変換器は、２ｍ個の単位抵抗が直列に接続され
た第１の抵抗列と、２ ｎ個の単位抵抗が直列接続された
第２の抵抗列と、第１の抵抗列の一端より電流を供給す
るバイアス電源と、２ｍ個のスイッチング素子で構成さ
れる第１のスイッチング素子列と、２ｎ個のスイッチン
グ素子で構成される第２のスイッチング素子列と、を有
し、 前記第１のスイッチング素子列の各スイッチング素子
は、前記第１の抵抗列の単位抵抗の各接続点と第１の出
力線との間に接続され、第１の選択信号が入力されるこ
とによりスイッチング素子がＯＮ状態となり、前記接続
点と第１の出力線との間が導通し、前記接続点の電圧を
第１の出力線に出力し、 前記第２のスイッチング素子列の各スイッチング素子
は、前記第２の抵抗列の単位抵抗の各接続点と第２の出
力線との間に接続され、第２の選択信号が入力されるこ
とによりスイッチング素子がＯＮ状態になり、前記接続
点と第２の出力線との間が導通し、前記接続点の電圧を
第２の出力線に出力し、 前記第１のオペアンプは、前記第１の抵抗列の中の１つ
の単位抵抗にかかる分圧を入力し、前記第２の抵抗列の
一端に出力し、 前記第２のオペアンプは、前記第１の出力線の出力電圧
と第２の出力線の出力電圧を加算してアナログデータと
し前記出力端子に出力する、 ことを特徴とするＤＡ変換回路。 - 【請求項２】前記第１のオペアンプは、前記第１の抵抗
列の中の１つの単位抵抗の一端側の接続点に接続された
非反転入力端子と、他端側の接続点に接続された反転入
力端子とを有することを特徴とする請求項１に記載のＤ
Ａ変換回路。 - 【請求項３】前記第２のオペアンプは、第１の出力線に
接続される非反転入力端子と、第２の出力線に接続され
る反転入力端子とを有し、第１の出力線の出力電圧と第
２の出力線の出力電圧との差をアナログデータとして前
記出力端子に出力する、ことを特徴とする請求項１又は
２に記載のＤＡ変換回路。 - 【請求項４】前記第１のスイッチング素子列のスイッチ
ング素子は、ＭＯＳトランジスタであり、そのゲートに
第１の選択信号が入力されると、単位抵抗間の接続点と
第１の出力線との間が導通し、前記接続点の電圧を第１
の出力線に出力する、ことを特徴とする請求項１乃至３
のいずれか１つの項に記載のＤＡ変換回路。 - 【請求項５】前記第２のスイッチング素子列のスイッチ
ング素子は、ＭＯＳトランジスタであり、そのゲートに
第２の選択信号が入力されると、単位抵抗間の接続点と
第２の出力線との間が導通し、前記接続点の電圧を第２
の出力線に出力する、ことを特徴とする請求項１乃至４
のいずれか１つの項に記載のＤＡ変換回路。 - 【請求項６】前記ｍとｎは等しいことを特徴とする請求
項１乃至５のいずれか１つの項に記載のＤＡ変換回路。 - 【請求項７】前記ｍとｎは等しくないことを特徴とする
請求項１乃至５のいずれか１つの項に記載のＤＡ変換回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10324287A JP2000151407A (ja) | 1998-11-16 | 1998-11-16 | Ｄａ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10324287A JP2000151407A (ja) | 1998-11-16 | 1998-11-16 | Ｄａ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000151407A true JP2000151407A (ja) | 2000-05-30 |
Family
ID=18164132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10324287A Pending JP2000151407A (ja) | 1998-11-16 | 1998-11-16 | Ｄａ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000151407A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100814255B1 (ko) | 2006-12-22 | 2008-03-17 | 매그나칩 반도체 유한회사 | 디지털-아날로그 변환기 |
| KR101332291B1 (ko) | 2006-07-26 | 2013-11-25 | 소니 주식회사 | 디지털-아날로그 변환기 및 영상표시장치 |
| CN115149917A (zh) * | 2022-09-01 | 2022-10-04 | 南京沁恒微电子股份有限公司 | Mcu及其中的差分运放电路、差分运放方法及系统 |
-
1998
- 1998-11-16 JP JP10324287A patent/JP2000151407A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101332291B1 (ko) | 2006-07-26 | 2013-11-25 | 소니 주식회사 | 디지털-아날로그 변환기 및 영상표시장치 |
| KR100814255B1 (ko) | 2006-12-22 | 2008-03-17 | 매그나칩 반도체 유한회사 | 디지털-아날로그 변환기 |
| US7592940B2 (en) | 2006-12-22 | 2009-09-22 | Magnachip Semiconductor, Ltd. | Digital-to-analog converter and digital-to-analog conversion method thereof |
| CN115149917A (zh) * | 2022-09-01 | 2022-10-04 | 南京沁恒微电子股份有限公司 | Mcu及其中的差分运放电路、差分运放方法及系统 |
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