JPH06224767A - デジタルーアナログ変換装置 - Google Patents
デジタルーアナログ変換装置Info
- Publication number
- JPH06224767A JPH06224767A JP31658992A JP31658992A JPH06224767A JP H06224767 A JPH06224767 A JP H06224767A JP 31658992 A JP31658992 A JP 31658992A JP 31658992 A JP31658992 A JP 31658992A JP H06224767 A JPH06224767 A JP H06224767A
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- Japan
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- digital
- converter
- bit
- analog
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- Pending
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Abstract
(57)【要約】 （修正有）
【目的】 簡単な回路構成の抵抗回路網型のＤＡ変換器
を複数組み合わせて高分解能を得ることができ、かつ単
調増加性を確実に維持することができるようにする。 【構成】 上位ｎビットをアナログ変換する第１のデジ
タル−アナログ変換回路と、上位ｎビットをアナログ変
換するとともに第１のデジタル−アナログ変換器に対し
て上位ｎビットの最下位ビットの１／２ビットに相当す
るオフセット出力を持つ第２のデジタル−アナログ変換
器と、両変換器の出力差を１／２ビットに相当する値に
維持するように中位ビット１の値に応じて上記第１、第
２のデジタルーアナログ変換器の一方の最下位ビットに
選択的に１を加える加算回路３，４と、下位ｍビットの
変換をする抵抗ストリング型の第３のデジタルーアナロ
グ変換器６の一端に上記第１及び第２のデジタル−アナ
ログ変換器の高電位の出力を与え抵電位の出力を他端へ
与える２回路のスイッチ回路５とを具備する。
を複数組み合わせて高分解能を得ることができ、かつ単
調増加性を確実に維持することができるようにする。 【構成】 上位ｎビットをアナログ変換する第１のデジ
タル−アナログ変換回路と、上位ｎビットをアナログ変
換するとともに第１のデジタル−アナログ変換器に対し
て上位ｎビットの最下位ビットの１／２ビットに相当す
るオフセット出力を持つ第２のデジタル−アナログ変換
器と、両変換器の出力差を１／２ビットに相当する値に
維持するように中位ビット１の値に応じて上記第１、第
２のデジタルーアナログ変換器の一方の最下位ビットに
選択的に１を加える加算回路３，４と、下位ｍビットの
変換をする抵抗ストリング型の第３のデジタルーアナロ
グ変換器６の一端に上記第１及び第２のデジタル−アナ
ログ変換器の高電位の出力を与え抵電位の出力を他端へ
与える２回路のスイッチ回路５とを具備する。
Description
【０００１】
【産業上の利用分野】本発明は、簡単な回路構成で高分
解能を得られるデジタル−アナログ変換装置に関する。
解能を得られるデジタル−アナログ変換装置に関する。
【０００２】
【従来の技術】従来、デジタル−アナログ（以下ＤＡと
称す）変換器の代表的なものには時間軸可変型のものと
抵抗回路網型のものがある。前者の時間軸可変型のもの
は比較的容易に高分解能を得られるが、変換速度が遅く
しかも高分解能のものでは大容量のコンデンサを必要と
するために１チップの集積回路化することは難しい。こ
れに対して後者の抵抗回路網型のものは一般に高速動作
に適し、かつ比較的容易に１チップの集積回路化できる
利点がある。このような抵抗回路網型のＤＡ変換器は基
本的には抵抗分圧回路とこの分圧回路の分圧出力を選択
するスイッチからなる。したがってこのようなＤＡ変換
器で、８ビットを越えるデジタル信号をアナログ変換す
るものでは、通常、分圧回路の抵抗のトリミングを必要
とするために価格も高価になり大量生産には不向きであ
った。また、多数の抵抗を直列に接続した抵抗ストリン
グ型のＤＡ変換器は分解能を高くした場合も単調増加性
を確保できる利点があるが抵抗の数が多くなりすぎ実用
的でない。
称す）変換器の代表的なものには時間軸可変型のものと
抵抗回路網型のものがある。前者の時間軸可変型のもの
は比較的容易に高分解能を得られるが、変換速度が遅く
しかも高分解能のものでは大容量のコンデンサを必要と
するために１チップの集積回路化することは難しい。こ
れに対して後者の抵抗回路網型のものは一般に高速動作
に適し、かつ比較的容易に１チップの集積回路化できる
利点がある。このような抵抗回路網型のＤＡ変換器は基
本的には抵抗分圧回路とこの分圧回路の分圧出力を選択
するスイッチからなる。したがってこのようなＤＡ変換
器で、８ビットを越えるデジタル信号をアナログ変換す
るものでは、通常、分圧回路の抵抗のトリミングを必要
とするために価格も高価になり大量生産には不向きであ
った。また、多数の抵抗を直列に接続した抵抗ストリン
グ型のＤＡ変換器は分解能を高くした場合も単調増加性
を確保できる利点があるが抵抗の数が多くなりすぎ実用
的でない。
【０００３】
【発明が解決しようとする課題】本発明は上記の事情に
鑑みてなされたもので、簡単な回路構成の抵抗回路網型
のＤＡ変換器を複数組み合わせて高分解能を得ることが
でき、かつ単調増加性を確実に維持することができるデ
ジタル−アナログ変換器を提供することを目的とするも
のである。
鑑みてなされたもので、簡単な回路構成の抵抗回路網型
のＤＡ変換器を複数組み合わせて高分解能を得ることが
でき、かつ単調増加性を確実に維持することができるデ
ジタル−アナログ変換器を提供することを目的とするも
のである。
【０００４】
【課題を解決するための手段】本発明は上位ｎビット、
下位ｍビットおよび中位１ビットのデジタル信号をアナ
ログ信号に変換するものにおいて、上位ｎビットのデジ
タル信号をアナログ変換する第１のデジタル−アナログ
変換回路と、上位ｎビットのデジタル信号をアナログ変
換するとともに第１のデジタル−アナログ変換器に対し
て上位ｎビットのデジタル信号の最下位ビットの１／２
ビットに相当するオフセット出力を持つ第２のデジタル
−アナログ変換器と、第１、第２のデジタルーアナログ
変換器のデジタル入力に設けられ両変換器の出力差を上
位ｎビットのデジタル信号の最下位ビットの１／２ビッ
トに相当する値に維持するように上記中位ビットの値に
応じて上記第１、第２のデジタルーアナログ変換器の一
方の最下位ビットに選択的に１を加える加算回路と、抵
抗ストリング型の第３のデジタルーアナログ変換器の一
端に上記第１及び第２のデジタル−アナログ変換器の高
電位の出力を与え抵電位の出力を他端へ与える２回路の
スイッチ回路とを具備することを特徴とするものであ
る。
下位ｍビットおよび中位１ビットのデジタル信号をアナ
ログ信号に変換するものにおいて、上位ｎビットのデジ
タル信号をアナログ変換する第１のデジタル−アナログ
変換回路と、上位ｎビットのデジタル信号をアナログ変
換するとともに第１のデジタル−アナログ変換器に対し
て上位ｎビットのデジタル信号の最下位ビットの１／２
ビットに相当するオフセット出力を持つ第２のデジタル
−アナログ変換器と、第１、第２のデジタルーアナログ
変換器のデジタル入力に設けられ両変換器の出力差を上
位ｎビットのデジタル信号の最下位ビットの１／２ビッ
トに相当する値に維持するように上記中位ビットの値に
応じて上記第１、第２のデジタルーアナログ変換器の一
方の最下位ビットに選択的に１を加える加算回路と、抵
抗ストリング型の第３のデジタルーアナログ変換器の一
端に上記第１及び第２のデジタル−アナログ変換器の高
電位の出力を与え抵電位の出力を他端へ与える２回路の
スイッチ回路とを具備することを特徴とするものであ
る。
【０００５】
【実施例】以下、本発明の一実施例を図１に示すブロッ
ク図を参照して詳細に説明する。まず外部から与えられ
るアナログ変換すべきデジタル信号は上位ｎビット、中
位１ビット、下位ｍビットからなる。そして図中１は第
１のデジタルーアナログ変換器、２は第２のデジタルー
アナログ変換器で、それぞれ外部から上位ｎビットのデ
ジタル信号を与えられてアナログ信号に変換する。なお
第１のデジタルーアナログ変換器１の出力Ａ１に対して
第２のデジタルーアナログ変換器の出力Ａ２はＬＳＢの
１ビットの半分の値に対応するオフセット出力を有す
る。すなわち第１、第２のデジタルーアナログ変換器
１、２の入力に上位ｎビットのデジタル信号が与えられ
ると第２のデジタルーアナログ変換器２のアナログ出力
Ａ２は常に第１のデジタルーアナログ変換器１の出力よ
りも１／２ＬＳＢに相当する値だけ大きくなるようにオ
フセットを設定している。
ク図を参照して詳細に説明する。まず外部から与えられ
るアナログ変換すべきデジタル信号は上位ｎビット、中
位１ビット、下位ｍビットからなる。そして図中１は第
１のデジタルーアナログ変換器、２は第２のデジタルー
アナログ変換器で、それぞれ外部から上位ｎビットのデ
ジタル信号を与えられてアナログ信号に変換する。なお
第１のデジタルーアナログ変換器１の出力Ａ１に対して
第２のデジタルーアナログ変換器の出力Ａ２はＬＳＢの
１ビットの半分の値に対応するオフセット出力を有す
る。すなわち第１、第２のデジタルーアナログ変換器
１、２の入力に上位ｎビットのデジタル信号が与えられ
ると第２のデジタルーアナログ変換器２のアナログ出力
Ａ２は常に第１のデジタルーアナログ変換器１の出力よ
りも１／２ＬＳＢに相当する値だけ大きくなるようにオ
フセットを設定している。
【０００６】そして第１、第２のデジタルーアナログ変
換器１、２のデジタル入力に加算回路３、４を設けてい
る。この加算回路３、４は上記第１、第２のデジタルー
アナログ変換器１、２の出力差を１／２ＬＳＢに相当す
る値に維持するように、中位ビットの値に応じて上記第
１、第２のデジタルーアナログ変換器１、２の一方の最
下位ビットに選択的に１を加算するようにしている。た
とえば上述のように第２のデジタルーアナログ変換器２
の出力Ａ２を１／２ＬＳＢに相当する値だけ大きくなる
ようにオフセットさせている場合は、中位ビットが”
１”のときは第１のデジタルーアナログ変換器１の最下
位ビットに”１”を加算し、中位ビットが”０”の時は
最下位ビットをそのまま第１のデジタルーアナログ変換
器１へ与え、第２のデジタルーアナログ変換器２の入力
に設けた加算回路４は不動作とするようにしている。
換器１、２のデジタル入力に加算回路３、４を設けてい
る。この加算回路３、４は上記第１、第２のデジタルー
アナログ変換器１、２の出力差を１／２ＬＳＢに相当す
る値に維持するように、中位ビットの値に応じて上記第
１、第２のデジタルーアナログ変換器１、２の一方の最
下位ビットに選択的に１を加算するようにしている。た
とえば上述のように第２のデジタルーアナログ変換器２
の出力Ａ２を１／２ＬＳＢに相当する値だけ大きくなる
ようにオフセットさせている場合は、中位ビットが”
１”のときは第１のデジタルーアナログ変換器１の最下
位ビットに”１”を加算し、中位ビットが”０”の時は
最下位ビットをそのまま第１のデジタルーアナログ変換
器１へ与え、第２のデジタルーアナログ変換器２の入力
に設けた加算回路４は不動作とするようにしている。
【０００７】そして上記第１、第２のデジタルーアナロ
グ変換器１、２の変換出力をスイッチ回路５へ与える。
このスイッチ回路５は上記第１、第２のデジタルーアナ
ログ変換器１、２の変換出力を与えられて高電位の出力
を第１の端子５ａから出力し、低電位の出力を第２の端
子５ｂから出力する２回路のスイッチを有する。したが
って、このスイッチ回路５は、たとえば上記中位ビット
の値に応じて、”０”の時は第１のデジタルーアナログ
変換器１の出力を第２の端子５ｂへ与え、第２のデジタ
ルーアナログ変換器２の出力を第１の端子５ａへ与え
る。また上記中位ビットの出力が”１”の時は逆に第１
のデジタルーアナログ変換器１の出力を第１の端子５ａ
へ与え、第２のデジタルーアナログ変換器２の出力を第
２の端子５ｂへ与えるようにしている。そして抵抗スト
リング型の第３のデジタルーアナログ変換器６の一端を
上記第１の端子５ａに接続し、他端を上記第２の端子５
ｂに接続するようにしている。この第３のデジタルーア
ナログ変換器６は、上記第１、第２の端子５ａ，５ｂか
ら与えられたアナログ電圧を、外部から与えられる下位
ｍビットの値に応じて分圧して出力する。
グ変換器１、２の変換出力をスイッチ回路５へ与える。
このスイッチ回路５は上記第１、第２のデジタルーアナ
ログ変換器１、２の変換出力を与えられて高電位の出力
を第１の端子５ａから出力し、低電位の出力を第２の端
子５ｂから出力する２回路のスイッチを有する。したが
って、このスイッチ回路５は、たとえば上記中位ビット
の値に応じて、”０”の時は第１のデジタルーアナログ
変換器１の出力を第２の端子５ｂへ与え、第２のデジタ
ルーアナログ変換器２の出力を第１の端子５ａへ与え
る。また上記中位ビットの出力が”１”の時は逆に第１
のデジタルーアナログ変換器１の出力を第１の端子５ａ
へ与え、第２のデジタルーアナログ変換器２の出力を第
２の端子５ｂへ与えるようにしている。そして抵抗スト
リング型の第３のデジタルーアナログ変換器６の一端を
上記第１の端子５ａに接続し、他端を上記第２の端子５
ｂに接続するようにしている。この第３のデジタルーア
ナログ変換器６は、上記第１、第２の端子５ａ，５ｂか
ら与えられたアナログ電圧を、外部から与えられる下位
ｍビットの値に応じて分圧して出力する。
【０００８】このような構成であれば、図２に示すよう
に上位ｎビットの値が”Ｐ”で中位ビットが”０”のと
き第１、第２のデジタルーアナログ変換器１、２の出力
Ａ１、Ａ２の出力差は１／２ＬＳＢに対応する値で、か
つ第２のデジタルーアナログ変換器２の出力の方が大き
い。そして、この出力Ａ１、Ａ２は第３のデジタルーア
ナログ変換器６の両端へ与えられて下位ｍビットの値に
応じて、その出力差を１／２ｍの分解能でアナログ値と
して出力する。したがって、３個のデジタルーアナログ
変換器を組み合わせた比較的簡単な構成で、特に抵抗の
トリミング等を行うことなく高分解能のデジタルーアナ
ログ変換を行なえ、かつ、確実に単調増加性を維持する
ことができる。たとえば第１、第２のデジタルーアナロ
グ変換器に抵抗回路網型の８ビットのものを用い、第３
のデジタルーアナログ変換器に抵抗回路網型の３ビット
のものを用いれば全体では中位ビットを加えて１２ビッ
トの変換を行うことができる。そして、このような抵抗
回路網型のデジタルーアナログ変換器は容量の大きなコ
ンデンサも不要なために容易に１チップの半導体集積回
路に構成できる利点がある。
に上位ｎビットの値が”Ｐ”で中位ビットが”０”のと
き第１、第２のデジタルーアナログ変換器１、２の出力
Ａ１、Ａ２の出力差は１／２ＬＳＢに対応する値で、か
つ第２のデジタルーアナログ変換器２の出力の方が大き
い。そして、この出力Ａ１、Ａ２は第３のデジタルーア
ナログ変換器６の両端へ与えられて下位ｍビットの値に
応じて、その出力差を１／２ｍの分解能でアナログ値と
して出力する。したがって、３個のデジタルーアナログ
変換器を組み合わせた比較的簡単な構成で、特に抵抗の
トリミング等を行うことなく高分解能のデジタルーアナ
ログ変換を行なえ、かつ、確実に単調増加性を維持する
ことができる。たとえば第１、第２のデジタルーアナロ
グ変換器に抵抗回路網型の８ビットのものを用い、第３
のデジタルーアナログ変換器に抵抗回路網型の３ビット
のものを用いれば全体では中位ビットを加えて１２ビッ
トの変換を行うことができる。そして、このような抵抗
回路網型のデジタルーアナログ変換器は容量の大きなコ
ンデンサも不要なために容易に１チップの半導体集積回
路に構成できる利点がある。
【０００９】
【発明の効果】以上詳述したように本発明によれば、回
路構成も簡単で高分解能のアナログ変換を行え、かつ単
調増加性を確実に維持できしかも１チップの集積回路化
に適したデジタルーアナログ変換器を提供することがで
きる。
路構成も簡単で高分解能のアナログ変換を行え、かつ単
調増加性を確実に維持できしかも１チップの集積回路化
に適したデジタルーアナログ変換器を提供することがで
きる。
【００１０】
【図１】本発明の一実施例を示すブロック図である。
【図２】図１に示す実施例の動作を説明する図である。
１ 第１のデジタルーアナログ変換器 ２ 第２のデジタルーアナログ変換器 ３、４ 加算回路 ５ スイッチ回路 ６ 第３のデジタルーアナログ変換器
【手続補正書】
【提出日】平成５年１２月１７日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
Claims (1)
- 【請求項１】上位ｎビット、下位ｍビットおよび中位１
ビットのデジタル信号をアナログ信号に変換するものに
おいて、 上位ｎビットのデジタル信号をアナログ変換する第１の
デジタル−アナログ変換器と、 上位ｎビットのデジタル信号をアナログ変換するととも
に上記第１のデジタル−アナログ変換器に対して上位ｎ
ビットのデジタル信号の最下位ビットの１／２ビットに
相当するオフセット出力を持つ第２のデジタル−アナロ
グ変換器と、 第１、第２のデジタルーアナログ変換器のデジタル入力
に設けられ両変換器の出力差を上位ｎビットのデジタル
信号の最下位ビットの１／２ビットに相当する値に維持
するように上記中位ビットの値に応じて上位ｎビットの
最下位ビットに選択的に１を加える加算回路と、 上記第１及び第２のデジタル−アナログ変換器の出力を
与えられて高電位の出力を第１の端子から出力し低電位
の出力を第２の端子から出力する２回路のスイッチ回路
と、 このスイッチ回路の第１の端子に一端を接続し第２の端
子に他端を接続して下位ｍビットのデジタル信号をアナ
ログ信号に変換する抵抗ストリング型の第３のデジタル
−アナログ変換器と、 を具備することを特徴とするデジタル−アナログ変換装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31658992A JPH06224767A (ja) | 1992-10-30 | 1992-10-30 | デジタルーアナログ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31658992A JPH06224767A (ja) | 1992-10-30 | 1992-10-30 | デジタルーアナログ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06224767A true JPH06224767A (ja) | 1994-08-12 |
Family
ID=18078770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31658992A Pending JPH06224767A (ja) | 1992-10-30 | 1992-10-30 | デジタルーアナログ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06224767A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5739782A (en) * | 1996-07-26 | 1998-04-14 | Mitsubishi Denki Kabushiki Kaisha | Resistance ladder, D/A converter and A/D converter |
| US7903012B2 (en) | 2008-06-13 | 2011-03-08 | Sharp Kabushiki Kaisha | D/A converter and reference voltage circuit including same |
-
1992
- 1992-10-30 JP JP31658992A patent/JPH06224767A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5739782A (en) * | 1996-07-26 | 1998-04-14 | Mitsubishi Denki Kabushiki Kaisha | Resistance ladder, D/A converter and A/D converter |
| US7903012B2 (en) | 2008-06-13 | 2011-03-08 | Sharp Kabushiki Kaisha | D/A converter and reference voltage circuit including same |
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