JPS59178018A - アナログ・デジタル変換器 - Google Patents
アナログ・デジタル変換器Info
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- JPS59178018A JPS59178018A JP5143283A JP5143283A JPS59178018A JP S59178018 A JPS59178018 A JP S59178018A JP 5143283 A JP5143283 A JP 5143283A JP 5143283 A JP5143283 A JP 5143283A JP S59178018 A JPS59178018 A JP S59178018A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/145—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in series-connected stages
- H03M1/146—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in series-connected stages all stages being simultaneous converters
- H03M1/147—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in series-connected stages all stages being simultaneous converters at least two of which share a common reference generator
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
- H03M1/362—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider
- H03M1/365—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider the voltage divider being a single resistor string
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の枝もｊｉＪ ９７−野］
本発明はアナログ・デジタル変換器に関する。
従来、アナログ・デジタル変換器（以下ＡＤＣとする）
の−例として８ビット並列形Ａｌ）Ｃを第１図に示す。
の−例として８ビット並列形Ａｌ）Ｃを第１図に示す。
このｋＤｃは基準電圧印加端子１２間の電圧を、 ２”
＝２５６個のＩ’ｍＩ−抵抗値の直列抵抗群Ｊにより分
割して基・Ｖ電圧を発生させこれを２−１−２５５個の
電圧叱較器４１〜４□５５に供給して、入力信号電圧印
加端子５０入力電圧との比較を行ない、この結果金デジ
タル化し符号化回路体により８ビツトにしてここに用い
る電圧比較器の一例全第２図に示した。入力信号′電圧
と基準電圧は端子５８に印加され、それぞれエミッタフ
ォロワ９．１（ｒｅ介して差動トランジスタ１１．１２
のペースに供給される。
＝２５６個のＩ’ｍＩ−抵抗値の直列抵抗群Ｊにより分
割して基・Ｖ電圧を発生させこれを２−１−２５５個の
電圧叱較器４１〜４□５５に供給して、入力信号電圧印
加端子５０入力電圧との比較を行ない、この結果金デジ
タル化し符号化回路体により８ビツトにしてここに用い
る電圧比較器の一例全第２図に示した。入力信号′電圧
と基準電圧は端子５８に印加され、それぞれエミッタフ
ォロワ９．１（ｒｅ介して差動トランジスタ１１．１２
のペースに供給される。
エミッタフォロワ９１０は比較器がクロック１１作する
だめに、その雑音が入力端子５８にもれないようにする
ためまた、雷圧叱較器の入力′市７准を・減少さぜろた
めに設けられている。 この７本、圧４動トランジスタ
１１．１２において入力信号市川と＄鴻市圧との電圧差
が憎１唱さハフ、端子１５１６に入力さ扛る。一方次段
の論理回路で誤り全発生しないような、論理撮画ｌが必
要であるが、トランジスタ１１１２抵抗Ｊ３１４により
構成される差動増幅器の利（１を大きくすると、帯域が
劣化するため、トランジスタ１７１８からなるラッチ回
路を用いることにより、等１１１Ｉｌｉ的ｆ／Ｃ高利得
としている。差動、＠幅器とラッチ１（４）路との切換
は端子２１２２に印加これる逆相のクロックにょシ、差
動トランジスタ１９２０を切換えることにより行なって
いる。ところがこのような並列形ＡＩ）（４’は、素子
数が多くなるという欠点がある。具体的には、第１図で
は、化ψｙ器のみで約４．０００素子となり、全１（、
” Ｌ 、＋ ！ｉ Ｉｆ ｌｉ １１・じ乙ｔｌ
（ｌ ｔｌズ’−１” 、ｉ、な ）（いム／とめ、
「）′１ｒ＋’・容体ＪＡ・４役十ｅＣ構成（以ド１り
化する）とた；局舎歩留りの劣化となる。
だめに、その雑音が入力端子５８にもれないようにする
ためまた、雷圧叱較器の入力′市７准を・減少さぜろた
めに設けられている。 この７本、圧４動トランジスタ
１１．１２において入力信号市川と＄鴻市圧との電圧差
が憎１唱さハフ、端子１５１６に入力さ扛る。一方次段
の論理回路で誤り全発生しないような、論理撮画ｌが必
要であるが、トランジスタ１１１２抵抗Ｊ３１４により
構成される差動増幅器の利（１を大きくすると、帯域が
劣化するため、トランジスタ１７１８からなるラッチ回
路を用いることにより、等１１１Ｉｌｉ的ｆ／Ｃ高利得
としている。差動、＠幅器とラッチ１（４）路との切換
は端子２１２２に印加これる逆相のクロックにょシ、差
動トランジスタ１９２０を切換えることにより行なって
いる。ところがこのような並列形ＡＩ）（４’は、素子
数が多くなるという欠点がある。具体的には、第１図で
は、化ψｙ器のみで約４．０００素子となり、全１（、
” Ｌ 、＋ ！ｉ Ｉｆ ｌｉ １１・じ乙ｔｌ
（ｌ ｔｌズ’−１” 、ｉ、な ）（いム／とめ、
「）′１ｒ＋’・容体ＪＡ・４役十ｅＣ構成（以ド１り
化する）とた；局舎歩留りの劣化となる。
そこで、素子数を減少させた、他の従来例全第３図に示
す。ここでｌｄ 、−例として８ビットヲ粗い４ビツト
と細い４ビツトに分割した８ビット直並列形Ａｒ）Ｃを
示した。入力信号が☆ｌｉＡ子３２に印加され、標本化
保持回路（以下、Ｓ／Ｉ−１回路とする。）；３，３に
より、該信号の電圧が保持される。したがって線３４の
電位は、標本化クロックにより定められる保持肋間にお
いて一定す位となっている。この保持された入力端子と
、端子３５と３６間に剛力１された電圧を直列抵抗群Ｕ
により分割した基準電圧とを電圧比較器３８１〜３８，
５により比較し、デジタル化された出力全符号化回路３
３を１４−１いて４ビット符号化し、最大量子化ビット
（以下、ＭＳ１３とする。）メ１π４ピッ）ｋ端子群り
より出力する。一方、このＭＳＢ群の４ビツトデジタル
データを４ビツトデジタル・アナログ変換器Ｕによりデ
ジタル・アナログ変換し、こｎと・礫３４の保持享ねた
入力端子との澄ジ、ト金、゛督）１山ｌ曽１１’：ｔｌ
ン：号４２に、【 リ １曽叫（し７°て 出 ）、１
４−る。 これをＭＳＢ群と同様に、直列抵抗群υ、笥
１圧比収器４４、〜４４□５、および、符号化回路υに
より最小量子化ビット（以Ｆ、 ＬＳＢとする。）群
４ピッ）ｋ判定し、合わせて８ビツトとするものである
。このような稠度では、太子数ｆｄルないが、Ｌ８１３
群の変換が終れる寸で線３４の電圧を保持しなければな
らず、そのためのＳ／ト１回路３３が必要となる。一般
に知られるように、Ｓ／Ｈ回路はモノリシックＩＣ化が
鮮かしく、これを含めた直並列形ＡＤＣをＩＣ化するこ
とは実現が鱈かしい。
す。ここでｌｄ 、−例として８ビットヲ粗い４ビツト
と細い４ビツトに分割した８ビット直並列形Ａｒ）Ｃを
示した。入力信号が☆ｌｉＡ子３２に印加され、標本化
保持回路（以下、Ｓ／Ｉ−１回路とする。）；３，３に
より、該信号の電圧が保持される。したがって線３４の
電位は、標本化クロックにより定められる保持肋間にお
いて一定す位となっている。この保持された入力端子と
、端子３５と３６間に剛力１された電圧を直列抵抗群Ｕ
により分割した基準電圧とを電圧比較器３８１〜３８，
５により比較し、デジタル化された出力全符号化回路３
３を１４−１いて４ビット符号化し、最大量子化ビット
（以下、ＭＳ１３とする。）メ１π４ピッ）ｋ端子群り
より出力する。一方、このＭＳＢ群の４ビツトデジタル
データを４ビツトデジタル・アナログ変換器Ｕによりデ
ジタル・アナログ変換し、こｎと・礫３４の保持享ねた
入力端子との澄ジ、ト金、゛督）１山ｌ曽１１’：ｔｌ
ン：号４２に、【 リ １曽叫（し７°て 出 ）、１
４−る。 これをＭＳＢ群と同様に、直列抵抗群υ、笥
１圧比収器４４、〜４４□５、および、符号化回路υに
より最小量子化ビット（以Ｆ、 ＬＳＢとする。）群
４ピッ）ｋ判定し、合わせて８ビツトとするものである
。このような稠度では、太子数ｆｄルないが、Ｌ８１３
群の変換が終れる寸で線３４の電圧を保持しなければな
らず、そのためのＳ／ト１回路３３が必要となる。一般
に知られるように、Ｓ／Ｈ回路はモノリシックＩＣ化が
鮮かしく、これを含めた直並列形ＡＤＣをＩＣ化するこ
とは実現が鱈かしい。
本発明の目的は素子数が少なく、かつ、Ｓ／Ｉ（回路を
必要としないＩＣ化の容島なＡ、ＤＣを提供することに
ある。
必要としないＩＣ化の容島なＡ、ＤＣを提供することに
ある。
すなわち本発明は、入力段に（は常流出力の差動増幅器
全並列にし、ＭＳＢ群は並列に処理全行ない、ＬＳＢ群
は符号化した場合にＪ、Ｓ Ｂ群の符号が同一符号とな
るものについて前記増幅器の出力全圧いに接続し、とり
、を同一抵抗値の負荷抵抗によジ電圧に変換し、隣接符
号間でこの電圧をオフセノトヲ持った電圧比較器で比較
し、入力電圧付近の電圧比較器を１個または複数個、デ
ジタルイｊａが反転するようにした後、このデジタル値
の中央値を求め、さらに細い１ピツト追加して符号化し
、 ＬＳＢ群の出力としたＡ’ＤＣ’ｉ提供するもの
である。
全並列にし、ＭＳＢ群は並列に処理全行ない、ＬＳＢ群
は符号化した場合にＪ、Ｓ Ｂ群の符号が同一符号とな
るものについて前記増幅器の出力全圧いに接続し、とり
、を同一抵抗値の負荷抵抗によジ電圧に変換し、隣接符
号間でこの電圧をオフセノトヲ持った電圧比較器で比較
し、入力電圧付近の電圧比較器を１個または複数個、デ
ジタルイｊａが反転するようにした後、このデジタル値
の中央値を求め、さらに細い１ピツト追加して符号化し
、 ＬＳＢ群の出力としたＡ’ＤＣ’ｉ提供するもの
である。
第４図は本発明の一実施例による７ビツトＡＤＣを示す
ものであり、７ビラトラ上位３ビット（１〜３ビツト目
とする）、下位３ビツト（４〜６ビツト目とする）とデ
ジタル化の後に付加する最小量子化ビット（以下ＬＳＢ
とする。）１ピツトに分割したものである。図示するよ
うに基準電圧印加端子４９５０間の電圧が同一抵抗値の
直列抵抗列５１□〜５］６４により分割され基準電圧が
発生させ、これ全端子５３に印加された入力電圧とが第
５図に示すよう 、電流出力形の電圧比較器５２．〜５
２６３により比較される。一方これら比斡浩の出力は下
位３ビツト（４〜６ビノト目）が同一符号となるものが
接続され、各々、同−抵抗領の抵抗５４□〜５４９によ
り電圧に変換これる。また上位３ピツ）（１〜３ビツト
目）は電圧比較器５５□〜５５□により並列比較が行わ
れ出力端子群５−６より出力される。ここで下位ピント
（４〜６ビノト目）の抵抗５４１〜５４９により電圧に
変換された出ブハ寸々わち線５６、〜５６９の下位は例
えば２ｇ６図または第７図の、それぞれ７１□〜７１９
，７２、〜７２９の電位になる。これをオフセット電圧
を与えた電圧比較器５８１〜５８８により各線５６□〜
５６９間の電圧を比較する。オンセット電圧を与えない
場合、 ７］９＜７１８＜７１７＜７１６＜−＜７１２
＜７１１ 。
ものであり、７ビラトラ上位３ビット（１〜３ビツト目
とする）、下位３ビツト（４〜６ビツト目とする）とデ
ジタル化の後に付加する最小量子化ビット（以下ＬＳＢ
とする。）１ピツトに分割したものである。図示するよ
うに基準電圧印加端子４９５０間の電圧が同一抵抗値の
直列抵抗列５１□〜５］６４により分割され基準電圧が
発生させ、これ全端子５３に印加された入力電圧とが第
５図に示すよう 、電流出力形の電圧比較器５２．〜５
２６３により比較される。一方これら比斡浩の出力は下
位３ビツト（４〜６ビノト目）が同一符号となるものが
接続され、各々、同−抵抗領の抵抗５４□〜５４９によ
り電圧に変換これる。また上位３ピツ）（１〜３ビツト
目）は電圧比較器５５□〜５５□により並列比較が行わ
れ出力端子群５−６より出力される。ここで下位ピント
（４〜６ビノト目）の抵抗５４１〜５４９により電圧に
変換された出ブハ寸々わち線５６、〜５６９の下位は例
えば２ｇ６図または第７図の、それぞれ７１□〜７１９
，７２、〜７２９の電位になる。これをオフセット電圧
を与えた電圧比較器５８１〜５８８により各線５６□〜
５６９間の電圧を比較する。オンセット電圧を与えない
場合、 ７］９＜７１８＜７１７＜７１６＜−＜７１２
＜７１１ 。
７２９〈７２８＜７２７＜〈７２゜〈７２□ と々り電
圧比較出力はすべて同一符号となるが片佃１の入力にオ
フセット電圧全与えると、電位は７３□〜７３，７４□
〜７４９のようになり比較器５８□は、７３□と７１゜
５８□は、７３□と７１３のように比較するさ、入力電
圧の近傍では電圧変化が著しいためにその近傍のみ符号
が逆転する。具体的には第６．第７図に示すように入力
電圧付近のみ、１個または複数１固の符号が反転するよ
うにする。このようにして、デジタル化した後にその中
央値を求めればよい。ここで、符号が反転した比較器が
、奇数個であれば、その中央の比較器が入力電圧に最も
近く、偶数個であれ１ば、中央の２つの比較器の間に入
力電圧があることが判るためにさらに細かく１ビツト追
加することができる、例えば奇数個のときＬＳＢは“０
，７とし偶数個のときは１ とすればよい。
圧比較出力はすべて同一符号となるが片佃１の入力にオ
フセット電圧全与えると、電位は７３□〜７３，７４□
〜７４９のようになり比較器５８□は、７３□と７１゜
５８□は、７３□と７１３のように比較するさ、入力電
圧の近傍では電圧変化が著しいためにその近傍のみ符号
が逆転する。具体的には第６．第７図に示すように入力
電圧付近のみ、１個または複数１固の符号が反転するよ
うにする。このようにして、デジタル化した後にその中
央値を求めればよい。ここで、符号が反転した比較器が
、奇数個であれば、その中央の比較器が入力電圧に最も
近く、偶数個であれ１ば、中央の２つの比較器の間に入
力電圧があることが判るためにさらに細かく１ビツト追
加することができる、例えば奇数個のときＬＳＢは“０
，７とし偶数個のときは１ とすればよい。
上位ビットの比較器５５□〜５５□の構成の一例を第８
図に示す。入力電圧または基準間圧をそれぞれ端子６１
６２に入力し差動°トランジスタ６３．６４．抵抗７７
、７８ Ｋより差電圧を増幅すると同時に、第５図の１
民圧比較器及び、第４図の抵抗５４、〜５４９によＶ構
成される差！４１Ｊ増幅器と同様の構成とし、遅延時間
を等しぐするようにし、これをエミノタフォロクトラン
ジスタ７９８０を介し、差動増幅器８５，８６，８７゜
８８によ、り符号化さらに、ランチ回路９３，９４ｆて
よりランチ機能を付加し、これをトランジスタ８９゜９
０により切換えるようにして、端子９５．９６よりデジ
タル化して出力するようにしたものである。
図に示す。入力電圧または基準間圧をそれぞれ端子６１
６２に入力し差動°トランジスタ６３．６４．抵抗７７
、７８ Ｋより差電圧を増幅すると同時に、第５図の１
民圧比較器及び、第４図の抵抗５４、〜５４９によＶ構
成される差！４１Ｊ増幅器と同様の構成とし、遅延時間
を等しぐするようにし、これをエミノタフォロクトラン
ジスタ７９８０を介し、差動増幅器８５，８６，８７゜
８８によ、り符号化さらに、ランチ回路９３，９４ｆて
よりランチ機能を付加し、これをトランジスタ８９゜９
０により切換えるようにして、端子９５．９６よりデジ
タル化して出力するようにしたものである。
また、下位ビット（４〜６ビツトＩ：ｌ）のオフセット
電圧を与えた重圧比較器５８□〜５８８の一例を第９図
に示す。動作は第８図と１司篩であるがここでは抵抗△
Ｒ９９によりオフセット電圧を発生させている。
電圧を与えた重圧比較器５８□〜５８８の一例を第９図
に示す。動作は第８図と１司篩であるがここでは抵抗△
Ｒ９９によりオフセット電圧を発生させている。
次に、第４図の下位ビット（４〜６ビツト目）の電圧比
ＩＩＩ＋７器５８□〜５８８によりデジタル化し７た緩
に、貞らに細かい１ビツト（７ビノト目）を；＠、 ７
Ｊ［工する論理回路の一例を第１０図に示す。これは重
圧比較器５８□〜５８８の出力符号が反転する数が１イ
［＾１甘たけ２個となるものである。査たこの反転する
比較器の数は、第４図の電圧比較器５２□〜５２６３の
利得により容易に決定できる。第１０図の論理回路の動
作は、排仙的論理和回路１００〜１０７ Ｋより、比較
？に５８、〜５８８のデジタル符号を微分する。具体的
ｆ、ｃ Ｉ′ｉ、ｌＪＦ接する比較器ｊ１萌で、符号の
２こ化している所を検出する。次に比較４５８１〜５８
８のうち１１固７穎は相号が反転した場合には、アンド
・ゲート１０８〜１１５により検出し、２個反転した場
合に（伏、アンド・ゲート１１６〜１２３により検出す
る。また、第４図の比較器５２□〜５２６３の利得の絶
対値のバラツキ等を考慮して、１〜３個反転するとした
場合にはアンド・ゲート８個追加すればよい。これ等ア
ンド・ゲートの出力を、符号に対応するワイアード・オ
ア回路を用いて符号化することは容易でこの時にけ、細
かい１ビツト（７ビノト目）が付加されている。精度に
関しては、比較器５８１〜５８８寸でで、（実＠には第
４図の入力段が主である。）士イＬ Ｓ Ｂ以内の精度
であれば７ビツト精度となり、±ＩＬＳＢ以内の種変で
あっても７ビノトの＠調性は保持できる。丑だ、デジタ
ル化後の中央領ヶ求め１ビツト付加する、符号化回路は
、第１０図に限らず、このような機能を満足すれば不発
明を適用でさ、かつ、本発明け、 Ａ／Ｄ変換器のビッ
ト数、及び、上位、下位のビットの分割の仕方にもよら
ず、適用できることは明らかである。
ＩＩＩ＋７器５８□〜５８８によりデジタル化し７た緩
に、貞らに細かい１ビツト（７ビノト目）を；＠、 ７
Ｊ［工する論理回路の一例を第１０図に示す。これは重
圧比較器５８□〜５８８の出力符号が反転する数が１イ
［＾１甘たけ２個となるものである。査たこの反転する
比較器の数は、第４図の電圧比較器５２□〜５２６３の
利得により容易に決定できる。第１０図の論理回路の動
作は、排仙的論理和回路１００〜１０７ Ｋより、比較
？に５８、〜５８８のデジタル符号を微分する。具体的
ｆ、ｃ Ｉ′ｉ、ｌＪＦ接する比較器ｊ１萌で、符号の
２こ化している所を検出する。次に比較４５８１〜５８
８のうち１１固７穎は相号が反転した場合には、アンド
・ゲート１０８〜１１５により検出し、２個反転した場
合に（伏、アンド・ゲート１１６〜１２３により検出す
る。また、第４図の比較器５２□〜５２６３の利得の絶
対値のバラツキ等を考慮して、１〜３個反転するとした
場合にはアンド・ゲート８個追加すればよい。これ等ア
ンド・ゲートの出力を、符号に対応するワイアード・オ
ア回路を用いて符号化することは容易でこの時にけ、細
かい１ビツト（７ビノト目）が付加されている。精度に
関しては、比較器５８１〜５８８寸でで、（実＠には第
４図の入力段が主である。）士イＬ Ｓ Ｂ以内の精度
であれば７ビツト精度となり、±ＩＬＳＢ以内の種変で
あっても７ビノトの＠調性は保持できる。丑だ、デジタ
ル化後の中央領ヶ求め１ビツト付加する、符号化回路は
、第１０図に限らず、このような機能を満足すれば不発
明を適用でさ、かつ、本発明け、 Ａ／Ｄ変換器のビッ
ト数、及び、上位、下位のビットの分割の仕方にもよら
ず、適用できることは明らかである。
このように、本発明によれば、素子数が少なく、かつ、
Ｓ／Ｈ回路の必要がないため、単−反導体基板化の
容易な、扁速のＡ／Ｉ）変換器全提供することができる
。
Ｓ／Ｈ回路の必要がないため、単−反導体基板化の
容易な、扁速のＡ／Ｉ）変換器全提供することができる
。
第１図は従来のアナログ・デジタルＡ／Ｄ変換器の構成
を示す図、第２図は第１図のん４変換器に用いられる電
圧比較出力の構成を示す図、第３図は従来の他のＡ、／
Ｄ変４１！Ｉ器の構Ｊｊｙを示す図、第４図は本発明の
一実楕例によるＡ、／Ｄ変換器を示す図、第５図は本発
明に用いる電圧比較器の痛成例ケ示す１イｌ 、’Ａ
６ Ｆ図および第７図はそれぐれ本発明の動作を説明す
るための電位図、第８図は本発明で用いる上位ビットの
電圧比Ｖ器の構成例全示す図、第９図は本発明で用いる
下位ビットの電圧比較器の構成りす金示す図、第１０図
は本発明に７＋１いる１ビツト迫加用の論理回路の構成
例を淫す図である。 ■、２、：３５．３６．４９．５０ 基＄重圧印加端
子、人３７．４３．４５．４６．５１・基漁電圧発生用
直列抵’ＩＳ’、 ／＋１．４．３８．４４５７．５へ
５８ 電圧比較器、５、ン３．３２．５３．６Ｊ、６
２・入力端子、へ３９．４７ 符号化同格、７．１５
．１６．４０．４１．４ａ５７．５９．６８．９５．９
６．１２４〜１３９ 出力端子、９〜１２．１７〜２
０．２３〜２５．６３〜６５．７９〜８２．８５〜８６
．８９〜９１．９３−９４ ・・ｎｐｎバイポーラトラ
ンジスタ、１３．１４゜２６〜２８．５４．６６、７７
．７８１８３．８４．８７．８８．９２．９９ ・抵
抗、２１．２２．９７．９８クロツク端子、２９．６７
・・バイアス一端子、３へ３１．６０．６９．７０
電源電圧、印加端子、３３標本化保持回路、４２・・・
増幅器、７５．７６ ・電圧Ｉ紬、 １００〜１０７
・−徘他的論理利回路、１０８〜１２３・アンド・ゲー
ト回路 代理人 升埋十 間近 憲 省（ほか１名）第 ５
８ （乙ｑ 第６図 ／θθρρθθグ 第 ８ 図 第 ９ 図 第１０図 １０
を示す図、第２図は第１図のん４変換器に用いられる電
圧比較出力の構成を示す図、第３図は従来の他のＡ、／
Ｄ変４１！Ｉ器の構Ｊｊｙを示す図、第４図は本発明の
一実楕例によるＡ、／Ｄ変換器を示す図、第５図は本発
明に用いる電圧比較器の痛成例ケ示す１イｌ 、’Ａ
６ Ｆ図および第７図はそれぐれ本発明の動作を説明す
るための電位図、第８図は本発明で用いる上位ビットの
電圧比Ｖ器の構成例全示す図、第９図は本発明で用いる
下位ビットの電圧比較器の構成りす金示す図、第１０図
は本発明に７＋１いる１ビツト迫加用の論理回路の構成
例を淫す図である。 ■、２、：３５．３６．４９．５０ 基＄重圧印加端
子、人３７．４３．４５．４６．５１・基漁電圧発生用
直列抵’ＩＳ’、 ／＋１．４．３８．４４５７．５へ
５８ 電圧比較器、５、ン３．３２．５３．６Ｊ、６
２・入力端子、へ３９．４７ 符号化同格、７．１５
．１６．４０．４１．４ａ５７．５９．６８．９５．９
６．１２４〜１３９ 出力端子、９〜１２．１７〜２
０．２３〜２５．６３〜６５．７９〜８２．８５〜８６
．８９〜９１．９３−９４ ・・ｎｐｎバイポーラトラ
ンジスタ、１３．１４゜２６〜２８．５４．６６、７７
．７８１８３．８４．８７．８８．９２．９９ ・抵
抗、２１．２２．９７．９８クロツク端子、２９．６７
・・バイアス一端子、３へ３１．６０．６９．７０
電源電圧、印加端子、３３標本化保持回路、４２・・・
増幅器、７５．７６ ・電圧Ｉ紬、 １００〜１０７
・−徘他的論理利回路、１０８〜１２３・アンド・ゲー
ト回路 代理人 升埋十 間近 憲 省（ほか１名）第 ５
８ （乙ｑ 第６図 ／θθρρθθグ 第 ８ 図 第 ９ 図 第１０図 １０
Claims (1)
- アナログ入力信号のダイナミソクレンジヲ等分割した複
数レベルの基準物；圧を発生する手段と、これらの票漁
酊、圧のうちの所チｆレベルの基準電圧と前記アナログ
入力信号電圧とを比較して−Ｆ位ｍビットデータ生成用
の比較結果を得る絹１の比較器群と、前記各レベルの基
準電圧とアナログ入力（ｉｉ号電ＩＥとの差をそれぞれ
求めるα数の電流出力型畢動博１ｌｌｉＳ器と、前記所
定レベルの基準電圧に対して所定のレベル差関係にある
基醇電圧を人力した上記差動増幅器間の出力電流をそれ
ぞれ合成しその合成電ｆＲ，全それぞれ゛ヴ圧変換する
均蚊の負荷抵抗と、こ力、らの′―勾祇抗の端子衝圧を
オ（１互に比Ｉツして下位１ビツトデータ牛ｈｖ用の比
較結果金得る第２の比較器群とを備え、＠記この第２の
比較器群または前記負荷抵抗に所定のオフセットを与え
ることにより１ピツトデータを生成しこのデジタル出力
より論理回路を用いてさらに下位の１ビツトを追加し２
全体としてｍ＋ｌ＋ビ丹の出力とすることを特徴とする
アナログ・デジタル変換１３０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5143283A JPS59178018A (ja) | 1983-03-29 | 1983-03-29 | アナログ・デジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5143283A JPS59178018A (ja) | 1983-03-29 | 1983-03-29 | アナログ・デジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59178018A true JPS59178018A (ja) | 1984-10-09 |
Family
ID=12886764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5143283A Pending JPS59178018A (ja) | 1983-03-29 | 1983-03-29 | アナログ・デジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59178018A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63191419A (ja) * | 1987-02-04 | 1988-08-08 | Hitachi Ltd | Ａｄ変換器 |
| JPH0364128A (ja) * | 1989-08-01 | 1991-03-19 | Matsushita Electric Ind Co Ltd | 並列型ａｄ変換器 |
| US7142722B2 (en) * | 2002-02-12 | 2006-11-28 | Sony Corporation | Image coding device and coding method of same |
-
1983
- 1983-03-29 JP JP5143283A patent/JPS59178018A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63191419A (ja) * | 1987-02-04 | 1988-08-08 | Hitachi Ltd | Ａｄ変換器 |
| JPH0364128A (ja) * | 1989-08-01 | 1991-03-19 | Matsushita Electric Ind Co Ltd | 並列型ａｄ変換器 |
| US7142722B2 (en) * | 2002-02-12 | 2006-11-28 | Sony Corporation | Image coding device and coding method of same |
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