JPS63191419A - Ad変換器 - Google Patents

Ad変換器

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JPS63191419A
JPS63191419A JP2230687A JP2230687A JPS63191419A JP S63191419 A JPS63191419 A JP S63191419A JP 2230687 A JP2230687 A JP 2230687A JP 2230687 A JP2230687 A JP 2230687A JP S63191419 A JPS63191419 A JP S63191419A
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正生 堀田
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健二 麻殖生
Toshihiko Shimizu
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はAD変換器に係り、特に低電源電圧で動作する
並列比較形AD変換器に関する。
〔従来の技術〕
nビットの並列比較形AD変換器はよく知られているよ
うに2″個の比較器と比較器出力をnビットの2進化符
号に変換するエンコーダから成っている。従来のAD変
換器に用いる比較器はテレビジョン学会技術報告等9第
、36号、ED915(1985)で論じられており、
その構成を第6図に示すようにラッチングコンパレータ
2の前に前置増幅器1を配置し、さらに後段にはエンコ
ーダ部3を設け、その出力を各ピッ1−ごとにワイヤー
ドORをとることにより低消費電力化を図ってきた。
〔発明が解決しようとする問題点〕
上記従来のAD変換器における比較器は低電源電圧動作
については配慮されておらず、電池1個すなわち1.5
 ■の電源電圧でAD変換器を動作させることができな
いという問題があった。
本発明の目的は1.5 v以下の低電源電圧で動作する
比較器を用いた並列比較形AD変換器を提供することに
ある。
〔問題点を解決するための手段〕
上記目的は、1.5 v以下で動作する差動増幅器、ラ
ッチングコンパレータ、およびエンコーダ回路を組み合
せ、1.5 v以下で動作する論理レベルにディジタル
出力を変換することで達成される。
〔実施例〕
以下、本発明の一実施例を第1図により説明する。同図
において1は前置増幅器、2はラッチングコンパレータ
、3はエンコーダの一部である。
まず、前置増幅器1は、入力端子VIN1 、 VrN
2より入力信号が入り、入力トランジスタQ11゜Q1
2.定電流源I工o、 Izt、 Ixx、ベース接地
トランジスタQ Ill 、 Q 1 tおよび負荷抵
抗R1o。
R11,R12により構成される。11tおよび112
を110/2より大きくすればその差電流がQzaおよ
びQ14を介して負荷抵抗に流れ、負荷側の動作電流と
なる・いまI 11= T x2=I t t Rtt
= R1に=R1とすると、 (=26mV)である。
さらに、ベース接地トランジスタのベース端子V B 
sの電圧をI V程度とすれば、ベース−エミッタ間電
圧VBIEを0.7  VとしてIllおよびIzzの
端子間電圧は0.3 ■となるが、この定電流源はエミ
ッタ接地形のトランジスタを用いるので、飽和すること
なく動作する。一方Tzoについても同様であり、また
Q 11 、 Q 12のコレクターエミッタ間型圧V
CEも0.3  V程度までは飽和することなく動作す
る。したがって、電源電圧Vccを1.5Vとしても1
.5V −(0,3+0.3+0.3) V =0.6
V の入力電圧範囲がとれることになる。また、ベース
接地トランジスシタQ181 Q14のコレクタの電圧
はエミッタの電圧が0.3 ■であれば0.6  Vま
では飽和せずに動作する。したがって出力振幅は0.7
 vとれることになる。ここでは、次段であるラッチン
グコンパレータの入力レベルを考慮して(2I 1− 
I to) Rtoなるオフセット分をとり、これを0
.2■としても、出力振幅として0.4■は十分とれる
ことになる。
次に、ラッチングコンパレータは、サンプリング用の差
動トランジスタ対Qzty Qzxと、ホールド用の正
帰還をかけたトランジスタQ2.8. Q24と、サン
プルとホールドを切り換えるスイッチング用トランジス
タQ2[)l Qzeおよび負荷抵抗R20゜Rat、
 R122と定電流源I21.I!!で構成される。
スイッチング用トランジスタのベースがクロック入力端
子CKI、CK2であり、ここには相補的なりロック信
号が入力される。ここでクロックの“Hi g h ”
レベルVanと”Low”レベルVcLは次の関係とな
るように選ぶ。
■ VCHは、Q2.1.Q2.2に入力する最高電圧
および、本ラッチングコンパレータの出力すなわちR,
1,R22の端子電圧の最高電圧よりも高いこと。
■ VOLはQ 2s、 r Q zxに入力する電圧
である時刻tにおける高い方の電圧の経時的にみてとり
得る最低電圧および出力電圧のある時刻tにおける高い
方の電圧の経時的にみてとり得る最低電圧のどちらより
も低いこと。
以上の条件の下では、CKIがV c+、 、 CK 
2がVan(7)ときQ28.Q24がカッ1〜オフし
、Q21゜Q22が動作状態となり入力信号をサンプル
する。
またCK]−がVan、 G K 2がVCL(7)と
きは、Q21゜Qx2がカットオフし、Q2δ、Q24
が動作状態となり、サンプルしている間の出力状態を正
帰還によりホールドすることになる。負荷として、l1
21rR22を直接電源に接続するのではなく、Rho
を介することにより、出力はI22R20なるオフセッ
トを乗せることができる。これに加えて前置増幅器の出
力にもRsoによりオフセラ1−を乗せることで、容易
に」二記■の条件を満足させることができる。
仮りに、前置増幅器の出力を1−00〜1.3Vの範囲
、ラッチングコンパレータの出力を1.0〜1.3 v
の範囲となるようにし、クロックのレベルをVer+=
1.5  Vt V(!H=1..OVとすれば、電源
電圧1.5 vでもどのi〜ランジスタも飽和すること
なく動作させることが可能である。
次にエンコーダ3であるが、これは第1図に示すように
差動トランジスタ対Qazt Q82でEX −OR回
路を構成している。すなわちA ID Cを構成するあ
る比較器についてQLIのコレクタを隣接する1つ前の
比較器のQ82のコレクタに、またある比較器のQl]
zは隣接する1一つ後の比較器のQ+uのコレクタと接
続する。この出力をQ Oなるエミッタフォロアのトラ
ンジスタを介してA、 ID Cの出力である各ビット
線についてワイヤード○Rをとることにより、比較器出
力から2進化符号に変換できるものである。このエンコ
ーダは入力レベルが上述したようにラッチングコンパレ
ータの出力を1− 、 O〜1.3 の範囲とし、Vc
cを]、、5Vとして出力を1.5〜]、1 ■程度と
なるようにすれば、飽和することなく動作できる。
さて、この出力をエミッタフォロXQoを介すると、そ
こではQoのVBE分低下し、0.8  V〜0.4 
vの範囲となる。このレベルでは1.5 v電源を考え
た場合扱い難い。そこで、第2図に示すように出力1〜
ランジスタQ+、を追加することで、IILレベルへの
変換が容易となるし、このままオープンコレクタとして
出力を得ても良い。ここでQlは、定電流源用のl−ラ
ンジスタである。この場合、Q+、のベース電圧が0.
6  Vに対して十分下がらないと完全に0+、がカッ
トオフしない。
QoのVBBが小さい場合問題となるのでこの場合には
第3図のようにQoのエミッタとQsのベース間に抵抗
RLを挿入すれば広い。さらに、第4図に示すように定
電流源ITと抵抗RTがら成るレベルシフトを接続し、
エミッタフォロアからの□〇7 出力を0.3〜0.6  Vの範囲のレベルになるよう
にし、E CT、と同様な回路を用いられるようにして
も良い。なお、第2.3.4図では比較器は省斃し、比
較器の出カニミッタフォロア用トランジスタQoのみを
示した。
また、EX−OR回路の出力をエミッタフォロアーを介
するのではなく第5図に示すように差動回路に入力し、
差動回路の負荷抵抗Reを各ピッl−ごとに共通にする
ことにより、NOR回路が構成され、2進化符号に変換
することができる。
以」二述べたごとく、差動l〜ランジスタ対とベース接
地トランジスタを組み合せた前置増幅器と、差動トラン
ジスタ対に、正帰還回路を付カ几たランチ回路にスイッ
チング1〜ランジスタを差動1〜ランジスタ対および正
帰還回路に並列に接続したラッチングコンパレータと、
差動1〜ランジスタ対を利用したE X、 −OR回路
にエミッタフォロア回路から成るワイヤードoR回路を
付加したエンコーダにおいてエミッタフォロアの出力を
I I Lなど低電源電圧で動作するロジックレベルへ
の変換回(]0) 路を設けることにより、電池1個すなわち1.5V以下
で動作するADCが実現できる。
さて、以上に述べた実施例にて用いることができる低電
圧動作のラッチ回路について、ここで改めて述べる。
従来、並列比較形AD変換器の比較器に用いられるラッ
チ回路は例えば昭和56年度電子通信学会半導体・材料
部門全国大会予稿集、137に述べられているようなト
ランジスタを正帰還させる構成がある。この簡単化した
回路を第9図に示す。
同図において、Ql、Q2は入力信号をサンプルするた
めの入力トランジスタ、Q3.Q4はデータをホールド
するための正帰還用トランジスタ、Q5.Q6はサンプ
ルとホールドを切り換えるためのスイッチング用トラン
ジスタ、Qlは定電流源用のトランジスタである。
上記従来のラッチ回路はトランジスタが3段積まれてい
ることから、電源電圧をあまり低くできず、特に電池1
個すなわち1.5 vの電源電圧で動作させることがで
きないという問題があった。
本発明の目的は、1.5 v以下の低電源電圧で動作す
るラッチ回路を提供することにある。
上記目的は、スイッチング用トランジスタを入力用トラ
ンジスタおよび正帰還用トランジスタと並列に配置する
ことにより達成される。
以下、本発明の第1の実施例を第7図により説明する。
同図において01.、Q2は入力信号をサンプルする入
力トランジスタ、Q3.Q4はデータをホールドするた
めの正帰還トランジスタ、Q5.Q6はサンプルとホー
ルドとを切り換えるスイッチングトランジスタである。
Ql、Q8は定電流源であり、ベース電圧VBBを与え
ることにより一定の電流を流すものである。VINI。
VIN2は入力端子、CKI、CN3はクロック端子、
OPI、OF2は出力端子、vccは電源端子である。
クロックは相補的なりロックであり、その” Hj、 
g b ”レベルの電圧をVCH,”L o w”レベ
ルのそれをVco、とすると、CKIの電圧がVcoの
ときCN3のそれはVat、となり、CKIがVCLの
ときCN3はVCHとなるものとする。また、入力は差
動入力であり、入力信号電圧の最大をV I H,最小
をVILとする。さらに出力電圧の“Hi g h ”
レベルをvOHt  ”Low”レベルをVOLとする
まず、一般にクロックの” Hi、 g h ”レベル
VCHが入力と出力の最大値MAX (Vru、 Va
H)より大で、“Low”レベルVCLが入力と出力の
最小値M I N (VIL、 VOL)より小のとき
、すなわち VC)l>MAX (VrH,VO)I)      
 ”(1)VCL>M  I  N  (VILI  
VOL)             −(2)となるよ
うに選んだとする。
ここで、いまCKIがVIOL、CN2がVCI(であ
るとすると、電流源Q7のコレクタ電流はQ5には流れ
ずQl、Q2に流れる。一方、Q8のコレクタ電流は、
CN3が”Hi gh ”レベルであるから、Q6を流
れQ3.Q4には流れない。そこで、Ql、Q2から成
る差動回路が動作し、入力信号をサンプルすることにな
る。次にCKIがVC!H,CK 2がVCLになると
、Ql、Q2には電流が流九なくなり、Q3.Q4が動
作状態となり、サンプルしたときの出力データをホール
ドすることになる。
以上は上記(1)、(2)式をもとにした一般的なもの
であるが、実際にはQ5をカットオフするためには、V
cLはV I N 1 とV IN2の電圧のどちらが
高い方より低ければ良く、また、Q6をカットオフする
ためには、VCLはOPi、OF2のどちらか高い方よ
り低ければ良い。ここでOPI、OF2はホールドモー
ドでは正帰還がががっているため高い方の電圧はほぼV
ccとなる。そこで、VcLとしてはVINI + V
IN2の同時点でみてどちらが高い電圧で、それがとり
うる最小値より低くしておけば十分であることになる。
次に、VCHは、MAX (VINT Von)より大
であれば問題ないが、実際にはVooはほぼVccであ
り、VcnもVcc以上を発生することは困難である。
したがって、サンプルモードのときはVINの最大値を
VCHより小さくできるが、ホールドモードではVOH
はほぼVccとなり、VORもVcc以上とすることは
困難であり、Q8のコレクタ電流はQ3゜Q4とQ6と
を分流して流れることになる。VORもVccとし、Q
3.Q4とQ6とが同一サイズのトランジスタとすると
、Q3.Q4には定電流源の電流の]/2が流れること
になり、ホールドモードにおける出力振幅が低減すると
いう問題がある。
この解決策として、Q3.Q4のエミッタサイズに比較
してQ6のエミッタサイズを大きくしておけば良い。Q
6のエミッタサイズをQ3.Q4のそれのn倍とすると
、Q3.Q4は流れる電流とQ6とのそれの比がn:1
となり、nを大きく例えば10程度にすれば、出力振幅
の低下は小さくなる。
次に、このホールドモードでの出力振幅低下の改善策と
して第2の実施例を第8図に示す。これは、第1の実施
例のラッチ回路の負荷抵抗R1。
R2を直接Vccに接続せず、抵抗Rを介してVccに
接続したものである。これにより、Q8の電流源の電流
値をINとするとRI Hの電圧降下がRで生じ、した
がって、出力電圧の最大値はVoo=V cc −RI
 uとなり、■c■より小さくすることができる。この
ため、ホールドモードでの出力振幅の低下はなくなる。
以上述べた第1の実施例および第2の実施例において、
入力電圧VxN=1.0〜i、3  V、’)0ツクの
電圧Vc+、= 1 、 OV 、 Vcn= 1. 
、5  Vとしても、Q7のコレクタ電圧は0.6  
V程度、またQ8のそれも]、O〜1.2 V程度であ
り、Q7゜Q8は飽和することなく、電源電圧1..5
V以下でも十分に動作する。
本発明によれば、電池1個すなわち1.5 Vの電源電
圧で動作するランチ回路を簡単な回路で実現できるので
、ポータプル機器用の回路として、特にA I)変換器
などに応用でき、機器の軽量化。
低消費電力化などの効果が大きい。
〔発明の効果〕
以上に述べたように、本発明トこよれば、電池1個すな
わち1.5 Vの電源電圧で動作するA I)変換器が
実現できるので、ポータプルあるいはボケツタプル機器
用として、機器の軽量化、低消費電力化などの効果が太
きい。
【図面の簡単な説明】
第1図は本発明の第1の実施例を示す図、第2図から第
5図はそれぞれ出力レベル変更回路図、第6図は従来の
比較器構成を示す図である。第7図、第8図は上記実施
例で用いることができるラッチ回路の例を示す図、第9
図は従来のラッチ回菌 2 図 斯 3 ロ 満 4 図 Vl 5 図 3″′ )呵   乙    図 第 7 図 舅8 (2) 第9 図

Claims (1)

  1. 【特許請求の範囲】 1、前置増幅器と入力信号を正帰還回路により大小関係
    を保持するラツチングコンパレータ回路と差動トランジ
    スタ対の各コレクタを並列する同構成の比較器の該トラ
    ンジスタ対の各コレクタとを接続できるようにしたエン
    コーダ部を含む比較器を少なくとも2個以上並列配置し
    、各比較器の出力のOR論理あるいはNOR論理をとる
    ことにより2進化符号を得るAD変換器において、1.
    5V以下で動作する論理レベルへの変換回路を有するこ
    とを特徴とするAD変換器。 2、上記前置増幅器は差動トランジスタ対のコレクタに
    定電流源とベース接地トランジスタのエミツタを接続し
    、該ベース接地トランジスタのコレクタに抵抗を接続し
    て出力得る構成で、該出力の最大電圧が電源電圧より低
    いことを特徴とする増幅器であることを特徴とする特許
    請求範囲第1項記載のAD変換器。 3、前記ラツチングコンパレータ回路は、差動トランジ
    スタ対に正帰還回路を構成するエミツタを共通にし、互
    いのベースとコレクタとを相互に接続した2個のトラン
    ジスタを付加したラツチ回路において、一方はエミツタ
    を該差動トランジスタ対の共通エミツタに接続し、他方
    はエミツタを該正帰還回路を構成するトランジスタの共
    通エミツタに接続した2個のトランジスタのベースに相
    補的に信号を入力して成るラツチングコンパレータであ
    ることを特徴とする特許請求の範囲第1項記載のAD変
    換器。 4、前記論理レベル変換回路はエミツタフオロア回路と
    オープンコレクタトランジスタから成り、該エミツタフ
    オロア回路の出力レベルを該オープンコレクタトランジ
    スタが導通、非導通と切り換えられるレベルに設定する
    ことにより成る変換回路であることを特徴とする特許請
    求の範囲第1項記載のAD変換器。 5、前記論理レベル変換回路は、前記エンコーダ部の出
    力を差動トランジスタ対に入力し、該差動トランジスタ
    の一方のコレクタを各出力ビツトごとに相互に接続して
    成る変換回路であることを特徴とする特許請求の範囲第
    1項記載のAD変換器。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59178018A (ja) * 1983-03-29 1984-10-09 Toshiba Corp アナログ・デジタル変換器
JPS6028320A (ja) * 1983-07-27 1985-02-13 Hitachi Ltd 比較器回路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59178018A (ja) * 1983-03-29 1984-10-09 Toshiba Corp アナログ・デジタル変換器
JPS6028320A (ja) * 1983-07-27 1985-02-13 Hitachi Ltd 比較器回路

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