JPS63191419A - Ａｄ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＡＤ変換器に係り、特に低電源電圧で動作する
並列比較形ＡＤ変換器に関する。

〔従来の技術〕

ｎビットの並列比較形ＡＤ変換器はよく知られているよ
うに２″個の比較器と比較器出力をｎビットの２進化符
号に変換するエンコーダから成っている。従来のＡＤ変
換器に用いる比較器はテレビジョン学会技術報告等９第
、３６号、ＥＤ９１５（１９８５）で論じられており、
その構成を第６図に示すようにラッチングコンパレータ
２の前に前置増幅器１を配置し、さらに後段にはエンコ
ーダ部３を設け、その出力を各ピッ１−ごとにワイヤー
ドＯＲをとることにより低消費電力化を図ってきた。

〔発明が解決しようとする問題点〕

上記従来のＡＤ変換器における比較器は低電源電圧動作
については配慮されておらず、電池１個すなわち１．５
　■の電源電圧でＡＤ変換器を動作させることができな
いという問題があった。

本発明の目的は１．５　ｖ以下の低電源電圧で動作する
比較器を用いた並列比較形ＡＤ変換器を提供することに
ある。

〔問題点を解決するための手段〕

上記目的は、１．５　ｖ以下で動作する差動増幅器、ラ
ッチングコンパレータ、およびエンコーダ回路を組み合
せ、１．５　ｖ以下で動作する論理レベルにディジタル
出力を変換することで達成される。

〔実施例〕

以下、本発明の一実施例を第１図により説明する。同図
において１は前置増幅器、２はラッチングコンパレータ
、３はエンコーダの一部である。

まず、前置増幅器１は、入力端子ＶＩＮ１　、　ＶｒＮ
２より入力信号が入り、入力トランジスタＱ１１゜Ｑ１
２．定電流源Ｉ工ｏ、　Ｉｚｔ、　Ｉｘｘ、ベース接地
トランジスタＱ　Ｉｌｌ　、　Ｑ　１　ｔおよび負荷抵
抗Ｒ１ｏ。

Ｒ１１，Ｒ１２により構成される。１１ｔおよび１１２
を１１０／２より大きくすればその差電流がＱｚａおよ
びＱ１４を介して負荷抵抗に流れ、負荷側の動作電流と
なる・いまＩ　１１＝　Ｔ　ｘ２＝Ｉ　ｔ　ｔ　Ｒｔｔ
＝　Ｒ１に＝Ｒ１とすると、 （＝２６ｍＶ）である。

さらに、ベース接地トランジスタのベース端子Ｖ　Ｂ　
ｓの電圧をＩ　Ｖ程度とすれば、ベース−エミッタ間電
圧ＶＢＩＥを０．７　　ＶとしてＩｌｌおよびＩｚｚの
端子間電圧は０．３　■となるが、この定電流源はエミ
ッタ接地形のトランジスタを用いるので、飽和すること
なく動作する。一方Ｔｚｏについても同様であり、また
Ｑ　１１　、　Ｑ　１２のコレクターエミッタ間型圧Ｖ
ＣＥも０．３　　Ｖ程度までは飽和することなく動作す
る。したがって、電源電圧Ｖｃｃを１．５Ｖとしても１
．５Ｖ　−（０，３＋０．３＋０．３）　Ｖ　＝０．６
Ｖ　の入力電圧範囲がとれることになる。また、ベース
接地トランジスシタＱ１８１　Ｑ１４のコレクタの電圧
はエミッタの電圧が０．３　■であれば０．６　　Ｖま
では飽和せずに動作する。したがって出力振幅は０．７
　ｖとれることになる。ここでは、次段であるラッチン
グコンパレータの入力レベルを考慮して（２Ｉ　１−　
Ｉ　ｔｏ）　Ｒｔｏなるオフセット分をとり、これを０
．２■としても、出力振幅として０．４■は十分とれる
ことになる。

次に、ラッチングコンパレータは、サンプリング用の差
動トランジスタ対Ｑｚｔｙ　Ｑｚｘと、ホールド用の正
帰還をかけたトランジスタＱ２．８．　Ｑ２４と、サン
プルとホールドを切り換えるスイッチング用トランジス
タＱ２［）ｌ　Ｑｚｅおよび負荷抵抗Ｒ２０゜Ｒａｔ、
　Ｒ１２２と定電流源Ｉ２１．Ｉ！！で構成される。

スイッチング用トランジスタのベースがクロック入力端
子ＣＫＩ、ＣＫ２であり、ここには相補的なりロック信
号が入力される。ここでクロックの“Ｈｉ　ｇ　ｈ　”
レベルＶａｎと”Ｌｏｗ”レベルＶｃＬは次の関係とな
るように選ぶ。

■　ＶＣＨは、Ｑ２．１．Ｑ２．２に入力する最高電圧
および、本ラッチングコンパレータの出力すなわちＲ，
１，Ｒ２２の端子電圧の最高電圧よりも高いこと。

■　ＶＯＬはＱ　２ｓ、　ｒ　Ｑ　ｚｘに入力する電圧
である時刻ｔにおける高い方の電圧の経時的にみてとり
得る最低電圧および出力電圧のある時刻ｔにおける高い
方の電圧の経時的にみてとり得る最低電圧のどちらより
も低いこと。

以上の条件の下では、ＣＫＩがＶ　ｃ＋、　、　ＣＫ　
２がＶａｎ（７）ときＱ２８．Ｑ２４がカッ１〜オフし
、Ｑ２１゜Ｑ２２が動作状態となり入力信号をサンプル
する。

またＣＫ］−がＶａｎ、　Ｇ　Ｋ　２がＶＣＬ（７）と
きは、Ｑ２１゜Ｑｘ２がカットオフし、Ｑ２δ、Ｑ２４
が動作状態となり、サンプルしている間の出力状態を正
帰還によりホールドすることになる。負荷として、ｌ１
２１ｒＲ２２を直接電源に接続するのではなく、Ｒｈｏ
を介することにより、出力はＩ２２Ｒ２０なるオフセッ
トを乗せることができる。これに加えて前置増幅器の出
力にもＲｓｏによりオフセラ１−を乗せることで、容易
に」二記■の条件を満足させることができる。

仮りに、前置増幅器の出力を１−００〜１．３Ｖの範囲
、ラッチングコンパレータの出力を１．０〜１．３　ｖ
の範囲となるようにし、クロックのレベルをＶｅｒ＋＝
１．５　　Ｖｔ　Ｖ（！Ｈ＝１．．ＯＶとすれば、電源
電圧１．５　ｖでもどのｉ〜ランジスタも飽和すること
なく動作させることが可能である。

次にエンコーダ３であるが、これは第１図に示すように
差動トランジスタ対Ｑａｚｔ　Ｑ８２でＥＸ　−ＯＲ回
路を構成している。すなわちＡ　ＩＤ　Ｃを構成するあ
る比較器についてＱＬＩのコレクタを隣接する１つ前の
比較器のＱ８２のコレクタに、またある比較器のＱｌ］
ｚは隣接する１一つ後の比較器のＱ＋ｕのコレクタと接
続する。この出力をＱ　Ｏなるエミッタフォロアのトラ
ンジスタを介してＡ、　ＩＤ　Ｃの出力である各ビット
線についてワイヤード○Ｒをとることにより、比較器出
力から２進化符号に変換できるものである。このエンコ
ーダは入力レベルが上述したようにラッチングコンパレ
ータの出力を１−　、　Ｏ〜１．３　の範囲とし、Ｖｃ
ｃを］、、５Ｖとして出力を１．５〜］、１　■程度と
なるようにすれば、飽和することなく動作できる。

さて、この出力をエミッタフォロＸＱｏを介すると、そ
こではＱｏのＶＢＥ分低下し、０．８　　Ｖ〜０．４　
ｖの範囲となる。このレベルでは１．５　ｖ電源を考え
た場合扱い難い。そこで、第２図に示すように出力１〜
ランジスタＱ＋、を追加することで、ＩＩＬレベルへの
変換が容易となるし、このままオープンコレクタとして
出力を得ても良い。ここでＱｌは、定電流源用のｌ−ラ
ンジスタである。この場合、Ｑ＋、のベース電圧が０．
６　　Ｖに対して十分下がらないと完全に０＋、がカッ
トオフしない。

ＱｏのＶＢＢが小さい場合問題となるのでこの場合には
第３図のようにＱｏのエミッタとＱｓのベース間に抵抗
ＲＬを挿入すれば広い。さらに、第４図に示すように定
電流源ＩＴと抵抗ＲＴがら成るレベルシフトを接続し、
エミッタフォロアからの□〇７ 出力を０．３〜０．６　　Ｖの範囲のレベルになるよう
にし、Ｅ　ＣＴ、と同様な回路を用いられるようにして
も良い。なお、第２．３．４図では比較器は省斃し、比
較器の出カニミッタフォロア用トランジスタＱｏのみを
示した。

また、ＥＸ−ＯＲ回路の出力をエミッタフォロアーを介
するのではなく第５図に示すように差動回路に入力し、
差動回路の負荷抵抗Ｒｅを各ピッｌ−ごとに共通にする
ことにより、ＮＯＲ回路が構成され、２進化符号に変換
することができる。

以」二述べたごとく、差動ｌ〜ランジスタ対とベース接
地トランジスタを組み合せた前置増幅器と、差動トラン
ジスタ対に、正帰還回路を付カ几たランチ回路にスイッ
チング１〜ランジスタを差動１〜ランジスタ対および正
帰還回路に並列に接続したラッチングコンパレータと、
差動１〜ランジスタ対を利用したＥ　Ｘ、　−ＯＲ回路
にエミッタフォロア回路から成るワイヤードｏＲ回路を
付加したエンコーダにおいてエミッタフォロアの出力を
Ｉ　Ｉ　Ｌなど低電源電圧で動作するロジックレベルへ
の変換回（］０） 路を設けることにより、電池１個すなわち１．５Ｖ以下
で動作するＡＤＣが実現できる。

さて、以上に述べた実施例にて用いることができる低電
圧動作のラッチ回路について、ここで改めて述べる。

従来、並列比較形ＡＤ変換器の比較器に用いられるラッ
チ回路は例えば昭和５６年度電子通信学会半導体・材料
部門全国大会予稿集、１３７に述べられているようなト
ランジスタを正帰還させる構成がある。この簡単化した
回路を第９図に示す。

同図において、Ｑｌ、Ｑ２は入力信号をサンプルするた
めの入力トランジスタ、Ｑ３．Ｑ４はデータをホールド
するための正帰還用トランジスタ、Ｑ５．Ｑ６はサンプ
ルとホールドを切り換えるためのスイッチング用トラン
ジスタ、Ｑｌは定電流源用のトランジスタである。

上記従来のラッチ回路はトランジスタが３段積まれてい
ることから、電源電圧をあまり低くできず、特に電池１
個すなわち１．５　ｖの電源電圧で動作させることがで
きないという問題があった。

本発明の目的は、１．５　ｖ以下の低電源電圧で動作す
るラッチ回路を提供することにある。

上記目的は、スイッチング用トランジスタを入力用トラ
ンジスタおよび正帰還用トランジスタと並列に配置する
ことにより達成される。

以下、本発明の第１の実施例を第７図により説明する。

同図において０１．、Ｑ２は入力信号をサンプルする入
力トランジスタ、Ｑ３．Ｑ４はデータをホールドするた
めの正帰還トランジスタ、Ｑ５．Ｑ６はサンプルとホー
ルドとを切り換えるスイッチングトランジスタである。

Ｑｌ、Ｑ８は定電流源であり、ベース電圧ＶＢＢを与え
ることにより一定の電流を流すものである。ＶＩＮＩ。

ＶＩＮ２は入力端子、ＣＫＩ、ＣＮ３はクロック端子、
ＯＰＩ、ＯＦ２は出力端子、ｖｃｃは電源端子である。

クロックは相補的なりロックであり、その”　Ｈｊ、　
ｇ　ｂ　”レベルの電圧をＶＣＨ，”Ｌ　ｏ　ｗ”レベ
ルのそれをＶｃｏ、とすると、ＣＫＩの電圧がＶｃｏの
ときＣＮ３のそれはＶａｔ、となり、ＣＫＩがＶＣＬの
ときＣＮ３はＶＣＨとなるものとする。また、入力は差
動入力であり、入力信号電圧の最大をＶ　Ｉ　Ｈ，最小
をＶＩＬとする。さらに出力電圧の“Ｈｉ　ｇ　ｈ　”
レベルをｖＯＨｔ　　”Ｌｏｗ”レベルをＶＯＬとする
。

まず、一般にクロックの”　Ｈｉ、　ｇ　ｈ　”レベル
ＶＣＨが入力と出力の最大値ＭＡＸ　（Ｖｒｕ、　Ｖａ
Ｈ）より大で、“Ｌｏｗ”レベルＶＣＬが入力と出力の
最小値Ｍ　Ｉ　Ｎ　（ＶＩＬ、　ＶＯＬ）より小のとき
、すなわち ＶＣ）ｌ＞ＭＡＸ　（ＶｒＨ，ＶＯ）Ｉ）　　　　　　
　”（１）ＶＣＬ＞Ｍ　　Ｉ　　Ｎ　　（ＶＩＬＩ　　
ＶＯＬ）　　　　　　　　　　　　　−（２）となるよ
うに選んだとする。

ここで、いまＣＫＩがＶＩＯＬ、ＣＮ２がＶＣＩ（であ
るとすると、電流源Ｑ７のコレクタ電流はＱ５には流れ
ずＱｌ、Ｑ２に流れる。一方、Ｑ８のコレクタ電流は、
ＣＮ３が”Ｈｉ　ｇｈ　”レベルであるから、Ｑ６を流
れＱ３．Ｑ４には流れない。そこで、Ｑｌ、Ｑ２から成
る差動回路が動作し、入力信号をサンプルすることにな
る。次にＣＫＩがＶＣ！Ｈ，ＣＫ　２がＶＣＬになると
、Ｑｌ、Ｑ２には電流が流九なくなり、Ｑ３．Ｑ４が動
作状態となり、サンプルしたときの出力データをホール
ドすることになる。

以上は上記（１）、（２）式をもとにした一般的なもの
であるが、実際にはＱ５をカットオフするためには、Ｖ
ｃＬはＶ　Ｉ　Ｎ　１　とＶ　ＩＮ２の電圧のどちらが
高い方より低ければ良く、また、Ｑ６をカットオフする
ためには、ＶＣＬはＯＰｉ、ＯＦ２のどちらか高い方よ
り低ければ良い。ここでＯＰＩ、ＯＦ２はホールドモー
ドでは正帰還がががっているため高い方の電圧はほぼＶ
ｃｃとなる。そこで、ＶｃＬとしてはＶＩＮＩ　＋　Ｖ
ＩＮ２の同時点でみてどちらが高い電圧で、それがとり
うる最小値より低くしておけば十分であることになる。

次に、ＶＣＨは、ＭＡＸ　（ＶＩＮＴ　Ｖｏｎ）より大
であれば問題ないが、実際にはＶｏｏはほぼＶｃｃであ
り、ＶｃｎもＶｃｃ以上を発生することは困難である。

したがって、サンプルモードのときはＶＩＮの最大値を
ＶＣＨより小さくできるが、ホールドモードではＶＯＨ
はほぼＶｃｃとなり、ＶＯＲもＶｃｃ以上とすることは
困難であり、Ｑ８のコレクタ電流はＱ３゜Ｑ４とＱ６と
を分流して流れることになる。ＶＯＲもＶｃｃとし、Ｑ
３．Ｑ４とＱ６とが同一サイズのトランジスタとすると
、Ｑ３．Ｑ４には定電流源の電流の］／２が流れること
になり、ホールドモードにおける出力振幅が低減すると
いう問題がある。

この解決策として、Ｑ３．Ｑ４のエミッタサイズに比較
してＱ６のエミッタサイズを大きくしておけば良い。Ｑ
６のエミッタサイズをＱ３．Ｑ４のそれのｎ倍とすると
、Ｑ３．Ｑ４は流れる電流とＱ６とのそれの比がｎ：１
となり、ｎを大きく例えば１０程度にすれば、出力振幅
の低下は小さくなる。

次に、このホールドモードでの出力振幅低下の改善策と
して第２の実施例を第８図に示す。これは、第１の実施
例のラッチ回路の負荷抵抗Ｒ１。

Ｒ２を直接Ｖｃｃに接続せず、抵抗Ｒを介してＶｃｃに
接続したものである。これにより、Ｑ８の電流源の電流
値をＩＮとするとＲＩ　Ｈの電圧降下がＲで生じ、した
がって、出力電圧の最大値はＶｏｏ＝Ｖ　ｃｃ　−ＲＩ
　ｕとなり、■ｃ■より小さくすることができる。この
ため、ホールドモードでの出力振幅の低下はなくなる。

以上述べた第１の実施例および第２の実施例において、
入力電圧ＶｘＮ＝１．０〜ｉ、３　　Ｖ、’）０ツクの
電圧Ｖｃ＋、＝　１　、　ＯＶ　、　Ｖｃｎ＝　１．　
、５　　Ｖとしても、Ｑ７のコレクタ電圧は０．６　　
Ｖ程度、またＱ８のそれも］、Ｏ〜１．２　Ｖ程度であ
り、Ｑ７゜Ｑ８は飽和することなく、電源電圧１．．５
Ｖ以下でも十分に動作する。

本発明によれば、電池１個すなわち１．５　Ｖの電源電
圧で動作するランチ回路を簡単な回路で実現できるので
、ポータプル機器用の回路として、特にＡ　Ｉ）変換器
などに応用でき、機器の軽量化。

低消費電力化などの効果が大きい。

〔発明の効果〕

以上に述べたように、本発明トこよれば、電池１個すな
わち１．５　Ｖの電源電圧で動作するＡ　Ｉ）変換器が
実現できるので、ポータプルあるいはボケツタプル機器
用として、機器の軽量化、低消費電力化などの効果が太
きい。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す図、第２図から第
５図はそれぞれ出力レベル変更回路図、第６図は従来の
比較器構成を示す図である。第７図、第８図は上記実施
例で用いることができるラッチ回路の例を示す図、第９
図は従来のラッチ回菌　２　図 斯　３　ロ 満　４　図 Ｖｌ　５　図 ３″′ ）呵　　　乙　　　　図 第　７　図 舅８　（２） 第９　図

Claims (1)

1. 【特許請求の範囲】 １、前置増幅器と入力信号を正帰還回路により大小関係
   を保持するラツチングコンパレータ回路と差動トランジ
   スタ対の各コレクタを並列する同構成の比較器の該トラ
   ンジスタ対の各コレクタとを接続できるようにしたエン
   コーダ部を含む比較器を少なくとも２個以上並列配置し
   、各比較器の出力のＯＲ論理あるいはＮＯＲ論理をとる
   ことにより２進化符号を得るＡＤ変換器において、１．
   ５Ｖ以下で動作する論理レベルへの変換回路を有するこ
   とを特徴とするＡＤ変換器。 ２、上記前置増幅器は差動トランジスタ対のコレクタに
   定電流源とベース接地トランジスタのエミツタを接続し
   、該ベース接地トランジスタのコレクタに抵抗を接続し
   て出力得る構成で、該出力の最大電圧が電源電圧より低
   いことを特徴とする増幅器であることを特徴とする特許
   請求範囲第１項記載のＡＤ変換器。 ３、前記ラツチングコンパレータ回路は、差動トランジ
   スタ対に正帰還回路を構成するエミツタを共通にし、互
   いのベースとコレクタとを相互に接続した２個のトラン
   ジスタを付加したラツチ回路において、一方はエミツタ
   を該差動トランジスタ対の共通エミツタに接続し、他方
   はエミツタを該正帰還回路を構成するトランジスタの共
   通エミツタに接続した２個のトランジスタのベースに相
   補的に信号を入力して成るラツチングコンパレータであ
   ることを特徴とする特許請求の範囲第１項記載のＡＤ変
   換器。 ４、前記論理レベル変換回路はエミツタフオロア回路と
   オープンコレクタトランジスタから成り、該エミツタフ
   オロア回路の出力レベルを該オープンコレクタトランジ
   スタが導通、非導通と切り換えられるレベルに設定する
   ことにより成る変換回路であることを特徴とする特許請
   求の範囲第１項記載のＡＤ変換器。 ５、前記論理レベル変換回路は、前記エンコーダ部の出
   力を差動トランジスタ対に入力し、該差動トランジスタ
   の一方のコレクタを各出力ビツトごとに相互に接続して
   成る変換回路であることを特徴とする特許請求の範囲第
   １項記載のＡＤ変換器。