JP2002076893A - ディジタルアナログ変換装置 - Google Patents
ディジタルアナログ変換装置Info
- Publication number
- JP2002076893A JP2002076893A JP2000267915A JP2000267915A JP2002076893A JP 2002076893 A JP2002076893 A JP 2002076893A JP 2000267915 A JP2000267915 A JP 2000267915A JP 2000267915 A JP2000267915 A JP 2000267915A JP 2002076893 A JP2002076893 A JP 2002076893A
- Authority
- JP
- Japan
- Prior art keywords
- digital
- bits
- value
- input
- analog converter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
せるようにしたディジタルアナログ変換装置を提供す
る。 【解決手段】 nビットの分解能を有する2m 個のディ
ジタルアナログ変換器と、前記2m 個のディジタルアナ
ログ変換器の出力を合成する合成器と、入力されたディ
ジタル値のLSBよりnビットを第1のディジタルアナ
ログ変換器に入力させ、入力されたディジタル値のnビ
ットより以上のmビットが示す値Kに基づいて第2より
第K+1のディジタルアナログ変換器のnビット全てに
1を入力させ、残る第K+2より第mのディジタルアナ
ログ変換器のnビット全てに0を入力させる設定器と、
を備える。
Description
ログ値に変換するディジタルアナログ変換装置に関す
る。
換するディジタルアナログ変換器(以後D/Aと略す)
が広く使用されている。D/Aとしては、例えばn=1
0ビットのD/Aならば210=1024の異なるアナロ
グ値を出力する。
値の要求が有る場合はn=10ビットより大なるD/
A、すなわちn=11ビットのD/Aを使用して204
8値の分解能を得るようにしていた。
10ビット以上のものも市販されているが、nが10以
上になると非常に高価になっていた。
能を向上させるようにしたディジタルアナログ変換装置
を提供することを課題とする。
は、nビットの分解能を有する2m 個のディジタルアナ
ログ変換器と、前記2m 個のディジタルアナログ変換器
の出力を合成する合成器と、入力されたディジタル値の
LSBよりnビットを第1のディジタルアナログ変換器
に入力させ、入力されたディジタル値のnビットより以
上のmビットが示す値Kに基づいて第2より第K+1の
ディジタルアナログ変換器のnビット全てに1を入力さ
せ、残る第K+2より第mのディジタルアナログ変換器
のnビット全てに0を入力させる設定器と、を備える。
入力されたディジタル値のLSBよりnビット以上のm
ビットが示す値Kに基づいて前記入力されたディジタル
値にKを加算した値を入力ディジタル値とする。
を、前記ディジタルアナログ変換器の各出力に所定値の
抵抗を直列に接続し、接続された抵抗の出力を合成接続
して出力する。請求項4の発明においては、前記入力さ
れたディジタル値がn+mビットとする。
たディジタル値がn+mビット以下の場合は、前記設定
器が不足するビット数に対応して入力されたディジタル
値のMSBより上位のビットを0とした入力ディジタル
信号に変換する。
入力されたディジタル値のLSBに続いてX個のビット
をケタ上げした入力ディジタル値に変換し、前記m個の
ディジタルアナログ変換器の最下位よりXビットを0に
設定する。
ットが前記ディジタルアナログ変換器の直線性の悪い下
位ビット数に対応させる。請求項8の発明においては、
前記合成器の出力に出力装置よりの電流の流れ込みを阻
止するバッファを設ける。
図2を参照して説明する。図1は本発明の実施例の構成
図、図2は本発明の第1の実施例の動作説明図である。
図1において、1〜4はディジタルアナログ変換器(D
/A)、5はD/A1〜4の出力を合成する合成器、6
は入力ディジタルデータに基づいてD/A1〜4にディ
ジタル値を設定する設定器である。
用するようにしているが、一般には2m (mは正の整
数)個のD/Aを使用する。以後の説明においては、D
/A1〜4はn=8ビットのD/Aであるとし、4個
(=2m =22 )のD/Aにより10ビット(=n+
m)の分解能を有するディジタルアナログ変換装置を得
る場合について説明する。
ィジタルデータで10ビットのデータで構成される。設
定器6は入力されたディジタルデータ(0101000
001)のLSBよりD/A1〜4のビット数であるn
=8ビットを抽出(01000001)して図2(B)
に示されるようにD/A1に設定する。
LSBよりn=8ビット以上の第9および第10ビット
の2ビットのデータを抽出してその2ビットデータが示
す値Kを読取る。
は、第9および第10ビットが示すデータは“01”で
あるのでK=1となる。設定器6は読取ったK値に対応
する個数D/A2〜4の全てのビットを“1”に設定す
る。
D/AであるD/A2のn=8ビットを全て“1”を設
定する。また設定器6は残りのD/Aの全てのビットを
“0”に設定する。図2の場合はD/A3およびD/A
4のn=8ビットを全て“0”を設定する。
タを設定すると、D/A1からは“01000001”
に対応するアナログ値が、またD/A2からは“111
11111”に対応するアナログ値が出力され、合成器
5で合成されて“0101000000”なるアナログ
値が出力される。
が“0101000001”のとき出力されるアナログ
値は“1”少ない“0101000000”が出力され
る。すなわち、第1の実施例では入力データが“001
1111111”の場合も入力データが“010000
0000”の場合も、出力されるアナログ値は“001
1111111”が出力され、不連続が発生する。
を無くすようにしたものである。第2の実施例では、図
3(A)に示される入力データが入力されると設定器6
は、先ずLSBよりnビットを越えるmビットの示す値
Kを読取り、図3(B)に示すように入力データにKを
加算して変換入力データを得る。
であるので、図3(A)で示す入力データに1が加算さ
れて、図3(B)に示すように“010100001
0”なる変換入力データを作成する。
ータを入力データとして第1の実施例で説明したと同様
にD/A1に対しては図3(C)に示されるように“0
1000010”が、D/A2には図3(D)に示され
るように全て“1”が、またD/A3およびD/A4に
は図3(E)および(F)に示されるように全て“0”
が設定される。
れることにより、合成器5より出力されるアナログ値は
入力データと同じ“0101000001”が出力さ
れ、不連続を無くすことができる。
は、nビットD/Aを2m 個使用し、入力データとして
はn+mビットで構成される場合であった。第3の実施
例は入力データがn+mビットより少ないデータで構成
されている場合に対処するようにしたものである。
7ビットで構成されている場合は、設定器6はn+m
(=10)ビットに不足する3ビットを“0”とし、図
4(B)に示すように入力データに追加する。このよう
にして変換された変換入力データを図2(A)または図
3(A)の入力データとし、以後第1または第2の実施
例で説明したと同様に設定器6はD/A1〜4にデータ
を設定する。
5はD/A1〜4のビット番号に対するアナログ出力値
を示している。D/AはMSBのアナログ出力値を10
00とすると、MSBより次のビットに対する出力は1
/2の500が、以下順次出力値が1/2されたアナロ
グ値が出力され、例えばn=8の場合のLSBでは7.
8125のアナログ値が出力される。
びLSBの次の上位のビットより出力されるアナログ値
の精度は悪く、直線性を得ることがむずかしい。第4の
実施例は直線性を良くするようにしたものである。すな
わち、第4の実施例では精度の悪いビットを使用しない
で精度の良いビットのみを使用するようにしたものであ
る。
第4の実施例では精度の悪いビットをLSBとその上位
のビットの2ビットとしている。したがって入力データ
は図6(A)に示されるようにn+mビットより2ビッ
ト少ないn+m−2ビットの8ビットとなる。
図6(B)に示すように2ビットケタ上げした変換入力
データに変換する。続いて第2の実施例で説明したと同
様に、図6(B)で示される変換入力データのmビット
が示す値Kを変換入力データに加算して図6(C)に示
される再変換入力データに変換する。この再変換入力デ
ータが第2の実施例で説明した図3(B)で示す変換入
力データに対応させる。
同様に、D/A1には図6(C)に示されるように再変
換入力データのn−2ビットを、D/A2には図6
(D)で示されるように全て“1”を、D/A3および
D/A4には図6(E)および(F)に示されるように
“0”を設定し、全てのD/A1〜4の下位2ビットを
“0”に設定する。このようにすることによって精度の
良い8ビットのディジタルアナログ変換を行わせること
ができる。
る。合成器5は各D/A1〜4の出力に抵抗値Rの抵抗
51〜54をそれぞれ直列に接続し、抵抗51〜54の
出力を合成接続する。このようにすることによって正確
にアナログ値を合成することができる。
らの電流の流込を防止するためのバッファが設けられて
いるが、D/A1〜4を並列接続したものに対してはバ
ッファが無いので他回路からの電流の流込が発生する。
そこで図6に示すように合成器5の出力にバッファ7を
接続して他回路よりの電流の流込を防止させる。
を2m 個並列に出力し、入力ディジタル値の下位nビッ
トを第1D/Aに設定し、入力ディジタル値の上位mビ
ットが示す値KによってK個の第2〜第K+1個のD/
Aに全て1を設定し、残りの第K+2〜第m個のD/A
に全て0を設定して出力させるようにしたので、低ビッ
トのD/Aを使用して分解能を向上させることができ
る。
Claims (8)
- 【請求項1】 nビットの分解能を有する2m 個のディ
ジタルアナログ変換器と、 前記2m 個のディジタルアナログ変換器の出力を合成す
る合成器と、 入力されたディジタル値のLSBよりnビットを第1の
ディジタルアナログ変換器に入力させ、入力されたディ
ジタル値のnビットより以上のmビットが示す値Kに基
づいて第2より第K+1のディジタルアナログ変換器の
nビット全てに1を入力させ、残る第K+2より第mの
ディジタルアナログ変換器のnビット全てに0を入力さ
せる設定器と、を備えたことを特徴とするディジタルア
ナログ変換装置。 - 【請求項2】 前記設定器が入力されたディジタル値の
LSBよりnビット以上のmビットが示す値Kに基づい
て前記入力されたディジタル値にKを加算した値を入力
ディジタル値とするようにしたことを特徴とする請求項
1記載のディジタルアナログ変換装置。 - 【請求項3】 前記合成器を、前記ディジタルアナログ
変換器の各出力に所定値の抵抗を直列に接続し、接続さ
れた抵抗の出力を合成接続して出力するようにしたこと
を特徴とする請求項1または2記載のディジタルアナロ
グ変換装置。 - 【請求項4】 前記入力されたディジタル値がn+mビ
ットであることを特徴とする請求項1,2または3記載
のディジタルアナログ変換装置。 - 【請求項5】 前記入力されたディジタル値がn+mビ
ット以下の場合は、前記設定器が不足するビット数に対
応して入力されたディジタル値のMSBより上位のビッ
トを0とした入力ディジタル信号に変換するようにした
ことを特徴とする請求項1,2または3記載のディジタ
ルアナログ変換装置。 - 【請求項6】 前記設定器が入力されたディジタル値の
LSBに続いてX個のビットをケタ上げした入力ディジ
タル値に変換し、前記m個のディジタルアナログ変換器
の最下位よりXビットを0に設定するようにしたことを
特徴とする請求項1,2,3,4または5記載のディジ
タルアナログ変換装置。 - 【請求項7】 前記X個のビットが前記ディジタルアナ
ログ変換器の直線性の悪い下位ビット数に対応させるよ
うにしたことを特徴とする請求項6記載のディジタルア
ナログ変換装置。 - 【請求項8】 前記合成器の出力に出力装置よりの電流
の流れ込みを阻止するバッファを設けたことを特徴とす
る請求項1乃至7のいずれかに記載のディジタルアナロ
グ変換装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000267915A JP3837014B2 (ja) | 2000-09-05 | 2000-09-05 | ディジタルアナログ変換装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000267915A JP3837014B2 (ja) | 2000-09-05 | 2000-09-05 | ディジタルアナログ変換装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002076893A true JP2002076893A (ja) | 2002-03-15 |
JP3837014B2 JP3837014B2 (ja) | 2006-10-25 |
Family
ID=18754754
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000267915A Expired - Fee Related JP3837014B2 (ja) | 2000-09-05 | 2000-09-05 | ディジタルアナログ変換装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3837014B2 (ja) |
-
2000
- 2000-09-05 JP JP2000267915A patent/JP3837014B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP3837014B2 (ja) | 2006-10-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3253901B2 (ja) | デジタル/アナログ変換器 | |
JPS6225295B2 (ja) | ||
US10707892B2 (en) | Interpolation digital-to-analog converter (DAC) | |
JPH0239136B2 (ja) | ||
US5739782A (en) | Resistance ladder, D/A converter and A/D converter | |
US6965331B2 (en) | Conversion arrangement and method for converting a thermometer code | |
JP4526919B2 (ja) | A/d変換装置 | |
JP2002076893A (ja) | ディジタルアナログ変換装置 | |
JPH043519A (ja) | ディジタル−アナログ変換器のバイポーラ零点における主要ビット遷移誤差を除去するための方法及び回路 | |
JPH06112824A (ja) | 補間型a/d変換器 | |
JPH06132828A (ja) | D/a変換装置 | |
JPH05268093A (ja) | ディジタル・アナログ変換装置 | |
JPH11163726A (ja) | A/d変換器及びa/d変換方法 | |
JP2877983B2 (ja) | A/dコンバータ回路 | |
JP4630488B2 (ja) | デジタル・アナログ変換回路 | |
JPH09289450A (ja) | Daコンバータ | |
JPS63104524A (ja) | デジタル・アナログ変換装置 | |
JPH04115626A (ja) | ディジタル/アナログ変換装置 | |
JPH06224767A (ja) | デジタルーアナログ変換装置 | |
KR100495500B1 (ko) | 디지털/아날로그 변환기 | |
JPH0685675A (ja) | A/d変換器 | |
JPS6097727A (ja) | A/d変換器 | |
JPH07162311A (ja) | Daコンバータ回路 | |
JPH02125530A (ja) | Ad変換回路 | |
JPH0494220A (ja) | D―a変換回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040824 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060711 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060718 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060728 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090804 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100804 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100804 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110804 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110804 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120804 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |