JPH04271616A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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- JPH04271616A JPH04271616A JP5798791A JP5798791A JPH04271616A JP H04271616 A JPH04271616 A JP H04271616A JP 5798791 A JP5798791 A JP 5798791A JP 5798791 A JP5798791 A JP 5798791A JP H04271616 A JPH04271616 A JP H04271616A
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- JP
- Japan
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- ladder circuit
- circuit
- resistor
- comparators
- voltage
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- Pending
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- 238000004519 manufacturing process Methods 0.000 abstract description 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000006243 chemical reaction Methods 0.000 description 16
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は抵抗ラダー回路で構成さ
れる直並列比較方式のＡ／Ｄ変換器に関する。
れる直並列比較方式のＡ／Ｄ変換器に関する。
【０００２】
【従来の技術】図２は、従来の直並列比較方式の４ビッ
トＡ／Ｄ変換器を示す回路図である（Ｔ．Ｓｅｋｉｎｏ
，他：ＩＥＥＥ−ＩＳＳＣＣ，論文番号ＷＡＭ−３６，
１９８２年 ２月）。
トＡ／Ｄ変換器を示す回路図である（Ｔ．Ｓｅｋｉｎｏ
，他：ＩＥＥＥ−ＩＳＳＣＣ，論文番号ＷＡＭ−３６，
１９８２年 ２月）。
【０００３】基準電圧ＶＲ が与えられる基準電圧入力
端子１と接地３との間には１６（２４ ）個の抵抗Ｒ１
１〜Ｒ２６が直列接続されており、これらの抵抗Ｒ１１
〜Ｒ２６により抵抗ラダー回路２１が構成されている。
端子１と接地３との間には１６（２４ ）個の抵抗Ｒ１
１〜Ｒ２６が直列接続されており、これらの抵抗Ｒ１１
〜Ｒ２６により抵抗ラダー回路２１が構成されている。
【０００４】この抵抗ラダー回路２１を構成する各抵抗
Ｒ１１〜Ｒ２６の相互接続点の電圧は、上位ビット変換
時には直接、下位ビット変換時にはスイッチＳ１１〜Ｓ
２２を介して選択的に取り出されるようになっている。 即ち、抵抗ラダー回路２１を大まかに４分割したときの
抵抗Ｒ２２，Ｒ２３間の電圧Ｖ１２、抵抗Ｒ１８，Ｒ１
９間の電圧Ｖ８ 及び抵抗Ｒ１４，Ｒ１５間の電圧Ｖ４
は夫々コンパレータ２３〜２５の各一方入力端に入力
されている。また、スイッチＳ１１〜Ｓ２２によって選
択された０〜Ｖ４ ，Ｖ４ 〜Ｖ８ ，Ｖ８ 〜Ｖ１２
又はＶ１２〜ＶＲ 間の分割電圧は、スイッチＳ１１〜
Ｓ２２を介して夫々コンパレータ２６〜２８の各一方の
入力端に入力されている。そして、これらのコンパレー
タ２３〜２８の各他方の入力端には、入力端子２からア
ナログ入力電圧ＶＸ が入力される。上位ビット用のコ
ンパレータ２３〜２５の出力はエンコーダ３１でエンコ
ードされ、下位ビット用のコンパレータ２６〜２８の出
力はエンコーダ３２でエンコードされる。スイッチＳ１
１〜Ｓ２２の選択は、エンコーダ３１による上位ビット
のエンコード結果に基づき、スイッチ制御回路３３が行
なう。
Ｒ１１〜Ｒ２６の相互接続点の電圧は、上位ビット変換
時には直接、下位ビット変換時にはスイッチＳ１１〜Ｓ
２２を介して選択的に取り出されるようになっている。 即ち、抵抗ラダー回路２１を大まかに４分割したときの
抵抗Ｒ２２，Ｒ２３間の電圧Ｖ１２、抵抗Ｒ１８，Ｒ１
９間の電圧Ｖ８ 及び抵抗Ｒ１４，Ｒ１５間の電圧Ｖ４
は夫々コンパレータ２３〜２５の各一方入力端に入力
されている。また、スイッチＳ１１〜Ｓ２２によって選
択された０〜Ｖ４ ，Ｖ４ 〜Ｖ８ ，Ｖ８ 〜Ｖ１２
又はＶ１２〜ＶＲ 間の分割電圧は、スイッチＳ１１〜
Ｓ２２を介して夫々コンパレータ２６〜２８の各一方の
入力端に入力されている。そして、これらのコンパレー
タ２３〜２８の各他方の入力端には、入力端子２からア
ナログ入力電圧ＶＸ が入力される。上位ビット用のコ
ンパレータ２３〜２５の出力はエンコーダ３１でエンコ
ードされ、下位ビット用のコンパレータ２６〜２８の出
力はエンコーダ３２でエンコードされる。スイッチＳ１
１〜Ｓ２２の選択は、エンコーダ３１による上位ビット
のエンコード結果に基づき、スイッチ制御回路３３が行
なう。
【０００５】このように構成されたＡ／Ｄ変換器では、
先ず、上位ビット用のコンパレータ２３〜２５で上位ビ
ットのＡ／Ｄ変換が行なわれる。このための比較電圧は
、抵抗ラダー回路２１から抵抗４つおきに取り出される
。このようにすれば、アナログ入力電圧ＶＸ のレベル
が０〜Ｖ４ ，Ｖ４ 〜Ｖ８ ，Ｖ８ 〜Ｖ１２及びＶ
１２以上のうちのどの範囲に入っているかがわかる。
先ず、上位ビット用のコンパレータ２３〜２５で上位ビ
ットのＡ／Ｄ変換が行なわれる。このための比較電圧は
、抵抗ラダー回路２１から抵抗４つおきに取り出される
。このようにすれば、アナログ入力電圧ＶＸ のレベル
が０〜Ｖ４ ，Ｖ４ 〜Ｖ８ ，Ｖ８ 〜Ｖ１２及びＶ
１２以上のうちのどの範囲に入っているかがわかる。
【０００６】次に、下位ビット用のコンパレータ２６〜
２８で下位ビットのＡ／Ｄ変換が行なわれる。このため
には、上位ビットの結果に基づいてラダーブロックの選
択を行なう。例えば、入力レベルがＶ４ 〜Ｖ８ の範
囲に入っているとすると、スイッチ群Ｓ１４，Ｓ１５，
Ｓ１６が選択され、下位ビット用のコンパレータ２６，
２７，２８には比較電圧として夫々Ｖ７ ，Ｖ６ ，Ｖ
５ が与えられることになる。
２８で下位ビットのＡ／Ｄ変換が行なわれる。このため
には、上位ビットの結果に基づいてラダーブロックの選
択を行なう。例えば、入力レベルがＶ４ 〜Ｖ８ の範
囲に入っているとすると、スイッチ群Ｓ１４，Ｓ１５，
Ｓ１６が選択され、下位ビット用のコンパレータ２６，
２７，２８には比較電圧として夫々Ｖ７ ，Ｖ６ ，Ｖ
５ が与えられることになる。
【０００７】
【発明が解決しようとする課題】しかしながら、このよ
うに構成された従来の直並列比較方式のＡ／Ｄ変換器は
、ＮビットのＡ／Ｄ変換を行なう場合、２Ｎ 個の単位
抵抗からなる抵抗ラダー回路と、（２Ｎ／２ −１）×
２個のコンパレータとが必要であるため、ＩＣ（Ｉｎｔ
ｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）化した場合のチップ
面積が大きくなってしまうと共に、製品コストが高いと
いう問題点がある。
うに構成された従来の直並列比較方式のＡ／Ｄ変換器は
、ＮビットのＡ／Ｄ変換を行なう場合、２Ｎ 個の単位
抵抗からなる抵抗ラダー回路と、（２Ｎ／２ −１）×
２個のコンパレータとが必要であるため、ＩＣ（Ｉｎｔ
ｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）化した場合のチップ
面積が大きくなってしまうと共に、製品コストが高いと
いう問題点がある。
【０００８】本発明はかかる問題点に鑑みてなされたも
のであって、従来に比してチップ面積を削減することが
でき、製品コストを低減できる直並列比較方式のＡ／Ｄ
変換器を提供することを目的とする。
のであって、従来に比してチップ面積を削減することが
でき、製品コストを低減できる直並列比較方式のＡ／Ｄ
変換器を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明に係るＡ／Ｄ変換
器は、直列接続された２Ｎ／２ 個（但し、Ｎはビット
数）の単位抵抗からなりその両端に夫々第１及び第２の
基準電圧が与えられる第１の抵抗ラダー回路と、第１及
び第２のバッファアンプと、この第１及び第２のバッフ
ァアンプの出力端間に直列接続された２Ｎ／２ 個の単
位抵抗からなる第２の抵抗ラダー回路と、この第２の抵
抗ラダー回路の各単位抵抗の相互接続点に一方の入力端
が夫々接続され他方の入力端にアナログ入力電圧を入力
する２Ｎ／２ −１個の比較回路と、これらの比較回路
の比較結果をエンコードするエンコーダと、上位ビット
変換時には前記第１及び第２のバッファアンプを介して
前記第２の抵抗ラダー回路の両端に夫々前記第１及び第
２の基準電圧を与え、下位ビット変換時には上位ビット
変換時における前記エンコーダのエンコード結果に基づ
いて前記第１の抵抗ラダー回路を構成する前記単位抵抗
のうちの１つの単位抵抗の両端の電圧を夫々前記第１及
び第２のバッファアンプを介して前記第２の抵抗ラダー
回路の両端に与えるスイッチ回路とを有することを特徴
とする。
器は、直列接続された２Ｎ／２ 個（但し、Ｎはビット
数）の単位抵抗からなりその両端に夫々第１及び第２の
基準電圧が与えられる第１の抵抗ラダー回路と、第１及
び第２のバッファアンプと、この第１及び第２のバッフ
ァアンプの出力端間に直列接続された２Ｎ／２ 個の単
位抵抗からなる第２の抵抗ラダー回路と、この第２の抵
抗ラダー回路の各単位抵抗の相互接続点に一方の入力端
が夫々接続され他方の入力端にアナログ入力電圧を入力
する２Ｎ／２ −１個の比較回路と、これらの比較回路
の比較結果をエンコードするエンコーダと、上位ビット
変換時には前記第１及び第２のバッファアンプを介して
前記第２の抵抗ラダー回路の両端に夫々前記第１及び第
２の基準電圧を与え、下位ビット変換時には上位ビット
変換時における前記エンコーダのエンコード結果に基づ
いて前記第１の抵抗ラダー回路を構成する前記単位抵抗
のうちの１つの単位抵抗の両端の電圧を夫々前記第１及
び第２のバッファアンプを介して前記第２の抵抗ラダー
回路の両端に与えるスイッチ回路とを有することを特徴
とする。
【００１０】
【作用】本発明においては、第１及び第２の抵抗ラダー
回路が設けられている。そして、上位ビット変換時には
この第２の抵抗ラダー回路の両端に夫々第１及び第２の
バッファアンプを介して第１及び第２の基準電圧が与え
られる。２Ｎ／２ −１個の比較回路は、夫々この第２
の抵抗ラダー回路の各単位抵抗の相互接続点の電圧とア
ナログ入力電圧とを比較する。エンコーダは、これらの
比較回路の出力に基づいて上位ビットを決定する。次に
、下位ビット変換時には、スイッチ回路は上位ビット変
換時における前記エンコーダのエンコード結果に基づい
て、前記第１の抵抗ラダー回路のうちの１つの単位抵抗
の両端の電圧を夫々前記第１及び第２のバッファアンプ
を介して前記第２の抵抗ラダー回路の両端に与える。そ
して、第２の抵抗ラダー回路の単位抵抗により分割され
た電圧は、前記比較回路により前記アナログ入力電圧と
比較され、その結果が前記エンコードに入力されて下位
ビットが決定される。
回路が設けられている。そして、上位ビット変換時には
この第２の抵抗ラダー回路の両端に夫々第１及び第２の
バッファアンプを介して第１及び第２の基準電圧が与え
られる。２Ｎ／２ −１個の比較回路は、夫々この第２
の抵抗ラダー回路の各単位抵抗の相互接続点の電圧とア
ナログ入力電圧とを比較する。エンコーダは、これらの
比較回路の出力に基づいて上位ビットを決定する。次に
、下位ビット変換時には、スイッチ回路は上位ビット変
換時における前記エンコーダのエンコード結果に基づい
て、前記第１の抵抗ラダー回路のうちの１つの単位抵抗
の両端の電圧を夫々前記第１及び第２のバッファアンプ
を介して前記第２の抵抗ラダー回路の両端に与える。そ
して、第２の抵抗ラダー回路の単位抵抗により分割され
た電圧は、前記比較回路により前記アナログ入力電圧と
比較され、その結果が前記エンコードに入力されて下位
ビットが決定される。
【００１１】つまり、本発明に係るＡ／Ｄ変換器におい
ては、第２の抵抗ラダー回路の両端に基準電圧を与えて
上位ビットを決定した後、スイッチ回路により前記第２
の抵抗ラダー回路の両端に与える電圧を切り替えて下位
ビットを決定する。従って、第２の抵抗ラダー回路を上
位ビットの決定及び下位ビットの決定に共用するため、
第１及び第２の抵抗ラダー回路を含めた単位抵抗の数並
びに比較回路の数を従来に比して削減することができ、
製品コストを低減できる。
ては、第２の抵抗ラダー回路の両端に基準電圧を与えて
上位ビットを決定した後、スイッチ回路により前記第２
の抵抗ラダー回路の両端に与える電圧を切り替えて下位
ビットを決定する。従って、第２の抵抗ラダー回路を上
位ビットの決定及び下位ビットの決定に共用するため、
第１及び第２の抵抗ラダー回路を含めた単位抵抗の数並
びに比較回路の数を従来に比して削減することができ、
製品コストを低減できる。
【００１２】この場合に、前記第１の抵抗ラダー回路を
構成する各単位抵抗の値を全て同一にすると共に、前記
第２の抵抗ラダー回路を構成する各単位抵抗の値を全て
同一にすることにより、リニアな特性を得ることができ
る。
構成する各単位抵抗の値を全て同一にすると共に、前記
第２の抵抗ラダー回路を構成する各単位抵抗の値を全て
同一にすることにより、リニアな特性を得ることができ
る。
【００１３】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【００１４】図１は本発明の実施例に係る直並列比較方
式の４ビットＡ／Ｄ変換器を示す回路図である。
式の４ビットＡ／Ｄ変換器を示す回路図である。
【００１５】基準電圧ＶＲ が与えられる基準電圧入力
端子１と接地３との間には夫々同一の抵抗値を有する抵
抗Ｒ１ 〜Ｒ４ が直列接続されており、これらの抵抗
によりメイン抵抗ラダー回路（第１の抵抗ラダー回路）
１１が構成されている。このメイン抵抗ラダー回路１１
の両端及び各電圧分割点は夫々スイッチＳ１ 〜Ｓ５
を介してバッファアンプ１３，１４の入力端に接続され
るようになっている。また、バッファアンプ１３，１４
の出力端は、抵抗Ｒ５ 〜Ｒ８ を直列接続してなるサ
ブ抵抗ラダー回路（第２の抵抗ラダー回路）１５の両端
に接続されている。このサブ抵抗ラダー回路１５の各抵
抗の相互接続点は、コンパレータ１６，１７，１８の各
一方の入力端に入力されている。また、これらのコンパ
レータ１６，１７，１８の他方の入力端はいずれも入力
端子２に接続されており、アナログ入力電圧ＶＸ が入
力されるようになっている。これらのコンパレータ１６
，１７，１８の出力は、エンコーダ１９に入力されてエ
ンコーダされる。更に、スイッチ制御回路２０は、上位
ビット変換時のエンコーダ１９のエンコード結果に基づ
いてスイッチＳ１ 〜Ｓ５ を制御する。
端子１と接地３との間には夫々同一の抵抗値を有する抵
抗Ｒ１ 〜Ｒ４ が直列接続されており、これらの抵抗
によりメイン抵抗ラダー回路（第１の抵抗ラダー回路）
１１が構成されている。このメイン抵抗ラダー回路１１
の両端及び各電圧分割点は夫々スイッチＳ１ 〜Ｓ５
を介してバッファアンプ１３，１４の入力端に接続され
るようになっている。また、バッファアンプ１３，１４
の出力端は、抵抗Ｒ５ 〜Ｒ８ を直列接続してなるサ
ブ抵抗ラダー回路（第２の抵抗ラダー回路）１５の両端
に接続されている。このサブ抵抗ラダー回路１５の各抵
抗の相互接続点は、コンパレータ１６，１７，１８の各
一方の入力端に入力されている。また、これらのコンパ
レータ１６，１７，１８の他方の入力端はいずれも入力
端子２に接続されており、アナログ入力電圧ＶＸ が入
力されるようになっている。これらのコンパレータ１６
，１７，１８の出力は、エンコーダ１９に入力されてエ
ンコーダされる。更に、スイッチ制御回路２０は、上位
ビット変換時のエンコーダ１９のエンコード結果に基づ
いてスイッチＳ１ 〜Ｓ５ を制御する。
【００１６】次に、このように構成された本実施例に係
るＡ／Ｄ変換器の動作について説明する。
るＡ／Ｄ変換器の動作について説明する。
【００１７】上位ビット変換時にはスイッチＳ１ ，Ｓ
５ がオン、スイッチＳ２ ，Ｓ３ ，Ｓ４ がオフと
なる。この結果、サブ抵抗ラダー回路１５の両端に基準
電圧入力ＶＲ 及び接地電位が与えられ、コンパレータ
１６，１７，１８の各一方の入力端には基準電圧ＶＲ
を大きく分割した電圧Ｖ１２，Ｖ８ ，Ｖ４ が夫々供
給される。これにより、コンパレータ１６，１７，１８
からは、アナログ入力電圧ＶＸ のレベルが０〜Ｖ４
，Ｖ４ 〜Ｖ８ ，Ｖ８ 〜Ｖ１２又はＶ１２以上のど
の範囲にあるのかが検出され、エンコーダ１９によって
その検出結果がエンコードされる。 この結果、Ａ／Ｄ変換出力の上位２ビットであるＭＳＢ
（最上位ビット），３ｒｄが決定される。
５ がオン、スイッチＳ２ ，Ｓ３ ，Ｓ４ がオフと
なる。この結果、サブ抵抗ラダー回路１５の両端に基準
電圧入力ＶＲ 及び接地電位が与えられ、コンパレータ
１６，１７，１８の各一方の入力端には基準電圧ＶＲ
を大きく分割した電圧Ｖ１２，Ｖ８ ，Ｖ４ が夫々供
給される。これにより、コンパレータ１６，１７，１８
からは、アナログ入力電圧ＶＸ のレベルが０〜Ｖ４
，Ｖ４ 〜Ｖ８ ，Ｖ８ 〜Ｖ１２又はＶ１２以上のど
の範囲にあるのかが検出され、エンコーダ１９によって
その検出結果がエンコードされる。 この結果、Ａ／Ｄ変換出力の上位２ビットであるＭＳＢ
（最上位ビット），３ｒｄが決定される。
【００１８】下位ビット変換時には、上位ビット変換時
のエンコード結果に基づいてスイッチ制御回路２０がス
イッチＳ１ 〜Ｓ５ を制御する。ここで、例えば入力
電圧ＶＸ がＶ４ 〜Ｖ８ の間に入っていたとすると
、スイッチＳ３ がバッファアンプ１３の入力ＶＢＵＦ
１に接続され、スイッチＳ２ がバッファアンプ１４の
入力ＶＢＵＦ２に接続される。このとき、メイン抵抗ラ
ダー回路１１には基準電圧ＶＲ が印加されているので
、抵抗Ｒ２ の両端の電位は夫々Ｖ４ ，Ｖ８ である
。従って、コンパレータ１６，１７，１８には、夫々Ｖ
４ 〜Ｖ８ を更に４分割した電圧が与えられる。これ
により、エンコーダ１９において下位ビットの変換が行
なわれ、Ａ／Ｄ変換出力の下位２ビットである２ｎｄ，
ＬＳＢ（最下位ビット）が決定される。
のエンコード結果に基づいてスイッチ制御回路２０がス
イッチＳ１ 〜Ｓ５ を制御する。ここで、例えば入力
電圧ＶＸ がＶ４ 〜Ｖ８ の間に入っていたとすると
、スイッチＳ３ がバッファアンプ１３の入力ＶＢＵＦ
１に接続され、スイッチＳ２ がバッファアンプ１４の
入力ＶＢＵＦ２に接続される。このとき、メイン抵抗ラ
ダー回路１１には基準電圧ＶＲ が印加されているので
、抵抗Ｒ２ の両端の電位は夫々Ｖ４ ，Ｖ８ である
。従って、コンパレータ１６，１７，１８には、夫々Ｖ
４ 〜Ｖ８ を更に４分割した電圧が与えられる。これ
により、エンコーダ１９において下位ビットの変換が行
なわれ、Ａ／Ｄ変換出力の下位２ビットである２ｎｄ，
ＬＳＢ（最下位ビット）が決定される。
【００１９】この実施例によれば、上位ビットの変換及
び下位ビットの変換にいずれもサブ抵抗ラダー回路１５
を使用しているので、全体の抵抗の数は従来が１６個（
２Ｎ ）であったのに対し、本実施例では８個（２×２
Ｎ／２ ）で足り、使用する抵抗の数を従来の半分にす
ることができる。また、コンパレータの数も従来の１／
２になる。更に、スイッチの数も、従来方式では１６個
（２Ｎ ）であるのに対し、本実施例ではＮ＋１である
。従って、Ａ／Ｄ変換器のビット数が増える程、素子数
削減の効果が顕著になる。
び下位ビットの変換にいずれもサブ抵抗ラダー回路１５
を使用しているので、全体の抵抗の数は従来が１６個（
２Ｎ ）であったのに対し、本実施例では８個（２×２
Ｎ／２ ）で足り、使用する抵抗の数を従来の半分にす
ることができる。また、コンパレータの数も従来の１／
２になる。更に、スイッチの数も、従来方式では１６個
（２Ｎ ）であるのに対し、本実施例ではＮ＋１である
。従って、Ａ／Ｄ変換器のビット数が増える程、素子数
削減の効果が顕著になる。
【００２０】なお、本実施例に係るＡ／Ｄ変換器の変換
回数は従来と同様２回であるから、本実施例により変換
速度が低下する虞れはない。
回数は従来と同様２回であるから、本実施例により変換
速度が低下する虞れはない。
【００２１】
【発明の効果】以上説明したように、本発明は２Ｎ／２
個の抵抗からなる第１及び第２の抵抗ラダー回路を設
け、スイッチ回路の選択によって第２の抵抗ラダー回路
の両端に与える電圧を切り替えて上位ビットと下位ビッ
トを決定するから、従来よりも素子数を大幅に少なくす
ることができる。従って、チップ面積を小さくすること
ができ、Ａ／Ｄ変換器の製造コストを低減することがで
きる。
個の抵抗からなる第１及び第２の抵抗ラダー回路を設
け、スイッチ回路の選択によって第２の抵抗ラダー回路
の両端に与える電圧を切り替えて上位ビットと下位ビッ
トを決定するから、従来よりも素子数を大幅に少なくす
ることができる。従って、チップ面積を小さくすること
ができ、Ａ／Ｄ変換器の製造コストを低減することがで
きる。
【図１】本発明の実施例に係る直並列比較方式の４ビッ
トＡ／Ｄ変換器を示す回路図である。
トＡ／Ｄ変換器を示す回路図である。
【図２】従来の直並列比較方式のＡ／Ｄ変換器を示す回
路図である
路図である
１；基準電圧入力端子
２；アナログ電圧入力端子
３；接地
１１，１９，２１；抵抗ラダー回路
１３，１４；バッファアンプ
１６〜１８，２３〜２８；コンパレータ２０，３３；ス
イッチ制御回路
イッチ制御回路
Claims (2)
- 【請求項１】 直列接続された２Ｎ／２ 個（但し、
Ｎはビット数）の単位抵抗からなりその両端に夫々第１
及び第２の基準電圧が与えられる第１の抵抗ラダー回路
と、第１及び第２のバッファアンプと、この第１及び第
２のバッファアンプの出力端間に直列接続された２Ｎ／
２ 個の単位抵抗からなる第２の抵抗ラダー回路と、こ
の第２の抵抗ラダー回路の各単位抵抗の相互接続点に一
方の入力端が夫々接続され他方の入力端にアナログ入力
電圧を入力する２Ｎ／２ −１個の比較回路と、これら
の比較回路の比較結果をエンコードするエンコーダと、
上位ビット変換時には前記第１及び第２のバッファアン
プを介して前記第２の抵抗ラダー回路の両端に夫々前記
第１及び第２の基準電圧を与え、下位ビット変換時には
上位ビット変換時における前記エンコーダのエンコード
結果に基づいて前記第１の抵抗ラダー回路を構成する前
記単位抵抗のうちの１つの単位抵抗の両端の電圧を夫々
前記第１及び第２のバッファアンプを介して前記第２の
抵抗ラダー回路の両端に与えるスイッチ回路とを有する
ことを特徴とするＡ／Ｄ変換器。 - 【請求項２】 前記第１の抵抗ラダー回路を構成する
各単位抵抗の抵抗値は全て同一であり、前記第２の抵抗
ラダー回路を構成する各単位抵抗の抵抗値は全て同一で
あることを特徴とする請求項１に記載のＡ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5798791A JPH04271616A (ja) | 1991-02-27 | 1991-02-27 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5798791A JPH04271616A (ja) | 1991-02-27 | 1991-02-27 | Ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04271616A true JPH04271616A (ja) | 1992-09-28 |
Family
ID=13071364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5798791A Pending JPH04271616A (ja) | 1991-02-27 | 1991-02-27 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04271616A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0250618A (ja) * | 1988-08-12 | 1990-02-20 | Sanyo Electric Co Ltd | Ａ／ｄ変換回路 |
-
1991
- 1991-02-27 JP JP5798791A patent/JPH04271616A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0250618A (ja) * | 1988-08-12 | 1990-02-20 | Sanyo Electric Co Ltd | Ａ／ｄ変換回路 |
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