JPH02215229A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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- JPH02215229A JPH02215229A JP3693589A JP3693589A JPH02215229A JP H02215229 A JPH02215229 A JP H02215229A JP 3693589 A JP3693589 A JP 3693589A JP 3693589 A JP3693589 A JP 3693589A JP H02215229 A JPH02215229 A JP H02215229A
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- JP
- Japan
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- ladder circuit
- circuit
- resistance ladder
- resistance
- resistor
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 22
- 238000001514 detection method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は抵抗ラダー回路で構成される直並列比較方式の
Ａ／Ｄ変換器に関する。
Ａ／Ｄ変換器に関する。
［従来の技術］
従来より直並列比較方式のＡ／Ｄ変換器として第２図に
示す回路が知られている（ Ｔ、５ｅｋｉｎｏ、他：Ｉ
ＥＥＥ−ＩＳＳＣＣ，論文番号ＷＡＭ−３６，１９８２
年２月）、即ち、基準電圧Ｖｎを与える基準電圧源と接
地との間には、４ビツトＡ／Ｄ変換の場合、２４＝１６
個の抵抗Ｒ１”””Ｒ１６が直列接続され、これらが抵
抗ラダー回路２１を構成している。
示す回路が知られている（ Ｔ、５ｅｋｉｎｏ、他：Ｉ
ＥＥＥ−ＩＳＳＣＣ，論文番号ＷＡＭ−３６，１９８２
年２月）、即ち、基準電圧Ｖｎを与える基準電圧源と接
地との間には、４ビツトＡ／Ｄ変換の場合、２４＝１６
個の抵抗Ｒ１”””Ｒ１６が直列接続され、これらが抵
抗ラダー回路２１を構成している。
この抵抗ラダー回路２１を構成する各抵抗Ｒ４〜Ｒ１５
の相互接続点の電圧は、上位ビット変換時には直接、下
位ビット変換時にはスイッチ２２１〜２２１５を介して
選択的に取出されるようになっている。即ち、抵抗ラダ
ー回路２１を大まかに４分割したときの抵抗Ｒ１２，Ｒ
，、間の電圧■□２、抵抗Ｒ８，Ｒ，間の電圧■８、及
び抵抗Ｒ４ｒ Ｒ５間の電圧ｖ４は、夫々コンパレータ
２３．２４゜２５の各一方の入力端に入力されている。
の相互接続点の電圧は、上位ビット変換時には直接、下
位ビット変換時にはスイッチ２２１〜２２１５を介して
選択的に取出されるようになっている。即ち、抵抗ラダ
ー回路２１を大まかに４分割したときの抵抗Ｒ１２，Ｒ
，、間の電圧■□２、抵抗Ｒ８，Ｒ，間の電圧■８、及
び抵抗Ｒ４ｒ Ｒ５間の電圧ｖ４は、夫々コンパレータ
２３．２４゜２５の各一方の入力端に入力されている。
また、スイッチ２２１〜２２１５によって選択された０
〜Ｖ４．Ｖ４〜ｖａ、ｖｓ〜Ｖ１２又は■１２〜■ハ間
の分割電圧は、スイッチ２２ｒ〜２２１５を介して夫々
コンパレータ２６．２７．２８の各一方の入力端に入力
されている。そして、これらコンパレータ２３〜２８の
各他方の入力端には入力電圧Ｖ×が入力されている。上
位ビット用のコンパレータ２３〜２５の出力はエンコー
ダ３１でエンコードされ、下位ビット用のコンパレータ
２６〜２８の出力はエンコーダ３２でエンコードされる
。
〜Ｖ４．Ｖ４〜ｖａ、ｖｓ〜Ｖ１２又は■１２〜■ハ間
の分割電圧は、スイッチ２２ｒ〜２２１５を介して夫々
コンパレータ２６．２７．２８の各一方の入力端に入力
されている。そして、これらコンパレータ２３〜２８の
各他方の入力端には入力電圧Ｖ×が入力されている。上
位ビット用のコンパレータ２３〜２５の出力はエンコー
ダ３１でエンコードされ、下位ビット用のコンパレータ
２６〜２８の出力はエンコーダ３２でエンコードされる
。
スイッチ２２、〜２２１５の選択は、上位ビットのエン
コード結果に基づきスイッチ制御回路３３が行なう。
コード結果に基づきスイッチ制御回路３３が行なう。
このように構成されたＡ／Ｄ変換器では、まず、上位ビ
ット用のコンパレータ２３〜２５で上位ビットのＡ／Ｄ
変換が行なわれる。このための比較電圧は抵抗ラダー回
路２１から抵抗４つおきに取り出される。このようにす
ればアナログ入力信号■ｘのレベルがＯ〜Ｖ４．■４〜
■８．■８〜■１□、Ｖ１□以上のどの範囲に入ってい
るががわがる。
ット用のコンパレータ２３〜２５で上位ビットのＡ／Ｄ
変換が行なわれる。このための比較電圧は抵抗ラダー回
路２１から抵抗４つおきに取り出される。このようにす
ればアナログ入力信号■ｘのレベルがＯ〜Ｖ４．■４〜
■８．■８〜■１□、Ｖ１□以上のどの範囲に入ってい
るががわがる。
次に下位ビット用のコンパレータ２６〜２８で下位ビッ
トのＡ／Ｄ変換が行なわれる。このためには上位ビット
の結果に基づいてラダーブロックの選択を行なう０例え
ば入力レベルが■４〜■８の範囲に入っているとすると
、スイッチ群２２５２２ａ 、２２？が選択され、下位
ビット用のコンパレータ２６〜２８の比較電圧としてＶ
５ 、 Ｖ６ 。
トのＡ／Ｄ変換が行なわれる。このためには上位ビット
の結果に基づいてラダーブロックの選択を行なう０例え
ば入力レベルが■４〜■８の範囲に入っているとすると
、スイッチ群２２５２２ａ 、２２？が選択され、下位
ビット用のコンパレータ２６〜２８の比較電圧としてＶ
５ 、 Ｖ６ 。
■７が与えられることになる。
［発明が解決しようとする課題］
しかしながら、このように構成された従来の直並列比較
方式のＡ／Ｄ変換器は、ＮビットのＡ／Ｄ変換を行なう
場合、２Ｎ個の単位抵抗からなる抵抗ラダー回路と、（
２Ｎ２−１）Ｘ２個のコンパレータとが必要になり、Ｉ
Ｃ化した場合のチップ面積が大きいという問題点があっ
た。
方式のＡ／Ｄ変換器は、ＮビットのＡ／Ｄ変換を行なう
場合、２Ｎ個の単位抵抗からなる抵抗ラダー回路と、（
２Ｎ２−１）Ｘ２個のコンパレータとが必要になり、Ｉ
Ｃ化した場合のチップ面積が大きいという問題点があっ
た。
本発明はかかる問題点に鑑みてなされたものであって、
チップ面積を大幅に縮小することができ、コスト低減を
図ることができる直並列比較方式のＡ／Ｄ変換器を提供
することを目的とする。
チップ面積を大幅に縮小することができ、コスト低減を
図ることができる直並列比較方式のＡ／Ｄ変換器を提供
することを目的とする。
［課題を解決するための手段］
本発明に係るＡ／Ｄ変換器は、２％７２個（但しＮはＡ
／Ｄ変換のビット数）の単位抵抗を直列接続してなる第
１の抵抗ラダー回路と、２％７２個の単位抵抗を直列接
続してなる第２の抵抗ラダー回路と、この第２の抵抗ラ
ダー回路の各単位抵抗の相互接続点に一方の入力が夫々
接、続され他方の入力にアナログ入力電圧を入力する２
Ｎ／２ １個の比較回路と、これら比較回路の比較結果
をエンコードするエンコーダと、上位ビット変換時には
前記第２の抵抗ラダー回路を前記基準電圧源に接続し、
下位ビット変換時には前記第１の抵抗ラダー回路を前記
基準電圧源に接続すると共に上位ビット変換時における
前記エンコーダのエンコード結果に基づいて前記第１の
抵抗ラダー回路のうちの１つの単位抵抗の両端に前記第
２の抵抗ラダー回路を接続するスイッチ回路とを具備し
たことを特徴とする。
／Ｄ変換のビット数）の単位抵抗を直列接続してなる第
１の抵抗ラダー回路と、２％７２個の単位抵抗を直列接
続してなる第２の抵抗ラダー回路と、この第２の抵抗ラ
ダー回路の各単位抵抗の相互接続点に一方の入力が夫々
接、続され他方の入力にアナログ入力電圧を入力する２
Ｎ／２ １個の比較回路と、これら比較回路の比較結果
をエンコードするエンコーダと、上位ビット変換時には
前記第２の抵抗ラダー回路を前記基準電圧源に接続し、
下位ビット変換時には前記第１の抵抗ラダー回路を前記
基準電圧源に接続すると共に上位ビット変換時における
前記エンコーダのエンコード結果に基づいて前記第１の
抵抗ラダー回路のうちの１つの単位抵抗の両端に前記第
２の抵抗ラダー回路を接続するスイッチ回路とを具備し
たことを特徴とする。
［作用］
本発明においては、第２の抵抗ラダー回路を、上位ビッ
ト変換時には大まかな基準電位を与えるのに使用し、下
位ビット変換時には第１の抵抗ラダー回路の選択された
単位抵抗と並列に接続することにより細がな基準電位を
与えるのに使用している。このなめ、抵抗の数は２ Ｘ
２ Ｎ／２個、比較回路の数は２％７２ １個で足り
、チップ面積を縮小することができる。
ト変換時には大まかな基準電位を与えるのに使用し、下
位ビット変換時には第１の抵抗ラダー回路の選択された
単位抵抗と並列に接続することにより細がな基準電位を
与えるのに使用している。このなめ、抵抗の数は２ Ｘ
２ Ｎ／２個、比較回路の数は２％７２ １個で足り
、チップ面積を縮小することができる。
［実施例］
以下、添付の図面を参照して本発明の実施例について説
明する。
明する。
第１図は本発明の実施例に係る直並列比較方式の４ビツ
トＡ／Ｄ変換器の構成を示す回路図である。
トＡ／Ｄ変換器の構成を示す回路図である。
基準電圧ＶＲを与える基準電圧源と接地との間には、同
一の抵抗値を有する抵抗Ｒ１、Ｒ２゜Ｒ３，Ｒ４がスイ
ッチ１２ｔ 、１２２．１２３ 。
一の抵抗値を有する抵抗Ｒ１、Ｒ２゜Ｒ３，Ｒ４がスイ
ッチ１２ｔ 、１２２．１２３ 。
１２４を夫々介して直列接続されており、これらがメイ
ン抵抗ラダー回路１１を構成している。このメイン抵抗
ラダー回路１１の両端及び各電圧分訓点はスイッチ１３
１，１３２．１３３．１３４ 。
ン抵抗ラダー回路１１を構成している。このメイン抵抗
ラダー回路１１の両端及び各電圧分訓点はスイッチ１３
１，１３２．１３３．１３４ 。
１３５を夫々介してスイッチ１４１，１４２．１４３．
１４４の直列回路の両端及び各スイ・ンチの相互接続点
に接続されている。また、スイ・ノチ１４１〜１４４の
直列回路の両端には、同一の抵抗値を有する抵抗Ｒ５，
Ｒ６，Ｒ７，Ｒ８を直列接続してなるサブ抵抗ラダー回
路１５が接続されている。このサブ抵抗ラダー回路１５
の各抵抗の相互接続点は、コンパレータ１６，１７．１
８の各一方の入力端に入力されている。また、これらコ
ンパレータ１６．１７．１８の他方の入力端にはアナロ
グ入力電圧Ｖｘが入力されている。これらコンパレータ
１６，１７．１８の出力は、エンコーダ１９に入力され
てエンコードされる。スイッチ制御回路２０は、上位ビ
ット変換時のエンコーダ１つのエンコード結果に基づい
てスイッチ１２１〜１２４．１３１〜１３ラ 、１４１
〜１４４を制御する。
１４４の直列回路の両端及び各スイ・ンチの相互接続点
に接続されている。また、スイ・ノチ１４１〜１４４の
直列回路の両端には、同一の抵抗値を有する抵抗Ｒ５，
Ｒ６，Ｒ７，Ｒ８を直列接続してなるサブ抵抗ラダー回
路１５が接続されている。このサブ抵抗ラダー回路１５
の各抵抗の相互接続点は、コンパレータ１６，１７．１
８の各一方の入力端に入力されている。また、これらコ
ンパレータ１６．１７．１８の他方の入力端にはアナロ
グ入力電圧Ｖｘが入力されている。これらコンパレータ
１６，１７．１８の出力は、エンコーダ１９に入力され
てエンコードされる。スイッチ制御回路２０は、上位ビ
ット変換時のエンコーダ１つのエンコード結果に基づい
てスイッチ１２１〜１２４．１３１〜１３ラ 、１４１
〜１４４を制御する。
次に、このように構成された本実施例に係るＡ／Ｄ変換
器の動作について説明する。
器の動作について説明する。
上位ビット変換時には、スイッチ１３□。
１３５がオン、スイッチ１２ｚ 、１２４．１４ｔ１４
４がオフとなる。この結果、サブ抵抗ラダー回路１５の
両端が基準電圧源と接地とに接続され、コンパレータ１
６へ１８の各一方の入力端には基準電圧Ｖ、を大きく分
割した電圧■１□、ｖ８゜■４が夫々供給される。これ
により、コンパレータ１６〜１８からは、入力信号Ｖｘ
のレベルが０〜Ｖ４ 、 Ｖ４〜Ｖ８ 、 Ｖａ 〜Ｖ
１２． Ｖ１２以上のどの範囲にあるのかが検出され、
エンコード１つによってその検出結果がエンコードされ
る。この結果、Ａ／Ｄ変換出力の上位２ビツトであるＭ
ＳＢ。
４がオフとなる。この結果、サブ抵抗ラダー回路１５の
両端が基準電圧源と接地とに接続され、コンパレータ１
６へ１８の各一方の入力端には基準電圧Ｖ、を大きく分
割した電圧■１□、ｖ８゜■４が夫々供給される。これ
により、コンパレータ１６〜１８からは、入力信号Ｖｘ
のレベルが０〜Ｖ４ 、 Ｖ４〜Ｖ８ 、 Ｖａ 〜Ｖ
１２． Ｖ１２以上のどの範囲にあるのかが検出され、
エンコード１つによってその検出結果がエンコードされ
る。この結果、Ａ／Ｄ変換出力の上位２ビツトであるＭ
ＳＢ。
３ｒｄが求められる。
下位ビット変換時には、上位ビット変換時のエンコード
結果に基づいてスイッチ制御回路２ｏがスイッチ１２１
〜１２４，１３１〜１３．。
結果に基づいてスイッチ制御回路２ｏがスイッチ１２１
〜１２４，１３１〜１３．。
１４１〜１４４を制御する。まず、スイッチ１２１〜１
２４は全てオン状態となる。ここで、例えば入力電圧■
ｘが■４〜ｖ８の間に入っていたとすると、スイッチ１
３２．１３ｓ 、１４１１４３．１４４がオン、スイッ
チ１３ｔ 、１３４゜１３５．１４２がオフとなる。こ
れにより、サブ抵抗ラダー回路１５がメイン抵抗ラダー
回路１１の抵抗Ｒ２と並列に接続されることになる。こ
のとき、メイン抵抗ラダー回路１１には基準電圧ｖＲが
印加されているので、Ｒ２の両端の電位は夫々Ｖ４．Ｖ
８である。従って、コンパレータ１６〜１８には、■４
〜■８を更に４分割した電圧が夫々与えられることにな
り、下位ビットの変換が行なわれ、Ａ／Ｄ変換出力の下
位２ビツトである２ｎｄ、ＬＳＢが求められる。
２４は全てオン状態となる。ここで、例えば入力電圧■
ｘが■４〜ｖ８の間に入っていたとすると、スイッチ１
３２．１３ｓ 、１４１１４３．１４４がオン、スイッ
チ１３ｔ 、１３４゜１３５．１４２がオフとなる。こ
れにより、サブ抵抗ラダー回路１５がメイン抵抗ラダー
回路１１の抵抗Ｒ２と並列に接続されることになる。こ
のとき、メイン抵抗ラダー回路１１には基準電圧ｖＲが
印加されているので、Ｒ２の両端の電位は夫々Ｖ４．Ｖ
８である。従って、コンパレータ１６〜１８には、■４
〜■８を更に４分割した電圧が夫々与えられることにな
り、下位ビットの変換が行なわれ、Ａ／Ｄ変換出力の下
位２ビツトである２ｎｄ、ＬＳＢが求められる。
この実施例によれば、上位ビットの変換と下位ビットの
変換とにサブ抵抗ラダー回路１５を共用しているので、
全体の抵抗の数は、従来が１６個（２Ｎ）であったのに
対し、本実施例では、８個（２×２Ｎ／２）で足り、使
用する抵抗の数を従来の半分にすることができる。また
、コンパレータの数も従来の１／２になる。更に、スイ
ッチの数も、従来方式では、１６個（２Ｎ）であるのに
対し、本発明では、２ Ｎ／２ Ｘ ３に比例して増え
るだけであるので、ビット数が増えた場合には、その効
果は顕著に現れる。
変換とにサブ抵抗ラダー回路１５を共用しているので、
全体の抵抗の数は、従来が１６個（２Ｎ）であったのに
対し、本実施例では、８個（２×２Ｎ／２）で足り、使
用する抵抗の数を従来の半分にすることができる。また
、コンパレータの数も従来の１／２になる。更に、スイ
ッチの数も、従来方式では、１６個（２Ｎ）であるのに
対し、本発明では、２ Ｎ／２ Ｘ ３に比例して増え
るだけであるので、ビット数が増えた場合には、その効
果は顕著に現れる。
なお、本Ａ／Ｄ変換器の変換回数は従来と同様２回であ
るから、変換動作は何等低下させることがない。
るから、変換動作は何等低下させることがない。
［発明の効果］
以上説明したように、本発明は２Ｎ７２個の抵抗からな
る第１及び第２の抵抗ラダー回路を設け、スイッチ回路
の選択によって第２の抵抗ラダー回路を第１の抵抗ラダ
ー回路の選択された単位抵抗と並列に接続することによ
り、第２の抵抗ラダー回路を上位と下位の変換に共用し
たので、従来よりも素子数を大幅に少なくすることがで
きる。従って、チップ面積を小さくすることができ、Ａ
／Ｄ変換器のコスト低減を図ることができる。
る第１及び第２の抵抗ラダー回路を設け、スイッチ回路
の選択によって第２の抵抗ラダー回路を第１の抵抗ラダ
ー回路の選択された単位抵抗と並列に接続することによ
り、第２の抵抗ラダー回路を上位と下位の変換に共用し
たので、従来よりも素子数を大幅に少なくすることがで
きる。従って、チップ面積を小さくすることができ、Ａ
／Ｄ変換器のコスト低減を図ることができる。
第１図は本発明の実施例に係るＡ／Ｄ変換器の回路図、
第２図は従来のＡ／Ｄ変換器の回路図である。 １１；メイン抵抗ラダー回路、１２１〜１２４゜１３ｒ
〜１３５，１４１ 〜１４４ 、 ２２１〜２２
１５；スイッチ、１５；サブ抵抗ラダー回路、１６〜１
８．２３〜２８；コンパレータ、１９゜３１．３２；エ
ンコーダ、２０．３３；スイッチ制御回路 出願人 日本電気アイジ−マイコンシステム株式会社
第２図は従来のＡ／Ｄ変換器の回路図である。 １１；メイン抵抗ラダー回路、１２１〜１２４゜１３ｒ
〜１３５，１４１ 〜１４４ 、 ２２１〜２２
１５；スイッチ、１５；サブ抵抗ラダー回路、１６〜１
８．２３〜２８；コンパレータ、１９゜３１．３２；エ
ンコーダ、２０．３３；スイッチ制御回路 出願人 日本電気アイジ−マイコンシステム株式会社
Claims (1)
- （１）２＾Ｎ＾／＾２個（但しＮはＡ／Ｄ変換のビット
数）の単位抵抗を直列接続してなる第１の抵抗ラダー回
路と、２＾Ｎ＾／＾２個の単位抵抗を直列接続してなる
第２の抵抗ラダー回路と、この第２の抵抗ラダー回路の
各単位抵抗の相互接続点に一方の入力が夫々接続され他
方の入力にアナログ入力電圧を入力する２＾Ｎ＾／＾２
−１個の比較回路と、これら比較回路の比較結果をエン
コードするエンコーダと、上位ビット変換時には前記第
２の抵抗ラダー回路を前記基準電圧源に接続し、下位ビ
ット変換時には前記第１の抵抗ラダー回路を前記基準電
圧源に接続すると共に上位ビット変換時における前記エ
ンコーダのエンコード結果に基づいて前記第１の抵抗ラ
ダー回路のうちの１つの単位抵抗の両端に前記第２の抵
抗ラダー回路を接続するスイッチ回路とを具備したこと
を特徴とするＡ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3693589A JPH02215229A (ja) | 1989-02-16 | 1989-02-16 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3693589A JPH02215229A (ja) | 1989-02-16 | 1989-02-16 | Ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02215229A true JPH02215229A (ja) | 1990-08-28 |
Family
ID=12483611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3693589A Pending JPH02215229A (ja) | 1989-02-16 | 1989-02-16 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02215229A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5881328A (ja) * | 1981-11-10 | 1983-05-16 | Toshiba Corp | Ａ／ｄ変換器 |
| JPS60241329A (ja) * | 1984-05-16 | 1985-11-30 | Hitachi Micro Comput Eng Ltd | Ａ／ｄ変換回路 |
-
1989
- 1989-02-16 JP JP3693589A patent/JPH02215229A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5881328A (ja) * | 1981-11-10 | 1983-05-16 | Toshiba Corp | Ａ／ｄ変換器 |
| JPS60241329A (ja) * | 1984-05-16 | 1985-11-30 | Hitachi Micro Comput Eng Ltd | Ａ／ｄ変換回路 |
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