JPS5881328A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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- JPS5881328A JPS5881328A JP17999381A JP17999381A JPS5881328A JP S5881328 A JPS5881328 A JP S5881328A JP 17999381 A JP17999381 A JP 17999381A JP 17999381 A JP17999381 A JP 17999381A JP S5881328 A JPS5881328 A JP S5881328A
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- Japan
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- voltage
- circuit
- output
- resistor network
- analog
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- H03—ELECTRONIC CIRCUITRY
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- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/145—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in series-connected stages
- H03M1/146—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in series-connected stages all stages being simultaneous converters
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
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- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
- H03M1/362—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider
- H03M1/365—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider the voltage divider being a single resistor string
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、並列比較形のＡ／１）（アナログ／ディジ
タル）変換器に関すゐ。
タル）変換器に関すゐ。
半導体集積回路（Ｉ Ｃ、ＬＳＩ ）を用いた電子デー
タ変換システムの発展に伴ない、より高性能で低価格の
ＩＪｒ化したい変換器が要求されている。特に変換速度
の高速化が望まれてお沙、高速で且つ低価格のＬＩＩＩ
化した〜Φ変換器は広一応用範Ｗを持つ。
タ変換システムの発展に伴ない、より高性能で低価格の
ＩＪｒ化したい変換器が要求されている。特に変換速度
の高速化が望まれてお沙、高速で且つ低価格のＬＩＩＩ
化した〜Φ変換器は広一応用範Ｗを持つ。
従来、高速なに１変換器を実現する場合、並列比較方式
が用−られており、第１図に示すように構成されて−る
。すなわち、基準電圧源１１０両端子亀、ｂ間に、抵抗
Ｒ，−Ｒ−を直列接続した抵抗網ＩＬを接続し、上記各
抵抗Ｒ。
が用−られており、第１図に示すように構成されて−る
。すなわち、基準電圧源１１０両端子亀、ｂ間に、抵抗
Ｒ，−Ｒ−を直列接続した抵抗網ＩＬを接続し、上記各
抵抗Ｒ。
〜ｌ−で分圧した基準電圧を比較器アレー口を構成する
各比較器ＯＦ、〜ＯＦ、の一端にそれぞれ供給するとと
もに、比較器ＯＰｔ〜ＯＰＳの他端にアナ胃ダ入力信号
Ｖ□を供給する。したがうて、各抵抗Ｂ１〜Ｒ−で分圧
された基準電圧と入力信号Ｖ□の比較出力が比較器ｏｐ
ｌ〜ＯＰＩから出力される。そして、上記比較器ＯＰｉ
〜ＯＰｓの各出力を工／コー〆１４に供給して、ディジ
タル出力り。。７を得る。
各比較器ＯＦ、〜ＯＦ、の一端にそれぞれ供給するとと
もに、比較器ＯＰｔ〜ＯＰＳの他端にアナ胃ダ入力信号
Ｖ□を供給する。したがうて、各抵抗Ｂ１〜Ｒ−で分圧
された基準電圧と入力信号Ｖ□の比較出力が比較器ｏｐ
ｌ〜ＯＰＩから出力される。そして、上記比較器ＯＰｉ
〜ＯＰｓの各出力を工／コー〆１４に供給して、ディジ
タル出力り。。７を得る。
しかし、ｌ上述した〜Φ変換器ｔ−ＬＳＩ化すると、以
下に記すような種々の間＊１−生ずる。
下に記すような種々の間＊１−生ずる。
まず第１に、アナログ信号をカビ、トのディジタル信号
に変換する場合、はｆｉ２”個の比較器が必要である。
に変換する場合、はｆｉ２”個の比較器が必要である。
このため、例えば８ビツトの場合は２５６個必要で、こ
のような回路を半導体基板上に形成しようと□するとチ
、！占有面積が大きくなり、良効な製品歩留りを実現で
愈るチ、グサイズをはるかに超えてしまう。したがりて
、低価格な製品を製造することができない。
のような回路を半導体基板上に形成しようと□するとチ
、！占有面積が大きくなり、良効な製品歩留りを実現で
愈るチ、グサイズをはるかに超えてしまう。したがりて
、低価格な製品を製造することができない。
第２に、比較器の数が多くなるため消費電力が大きくな
るとともに、製造の困難さから高分解能が得られない。
るとともに、製造の困難さから高分解能が得られない。
第３に、抵抗網が単一なので変換特性をｒイジタルコン
トｐ−ルできない。
トｐ−ルできない。
この発明は上記のような事情を鑑みてなされたもので、
その目的とするところ社、チ、ｆＯ占有面積が小さくＬ
ＳＩ化に適し、変換特性をディジタルコントセールでき
、且つ低価格で消費電力も少な−のみならず、従来と同
一面積で構成すれば高速、高分解能な機能を有するφ変
換器を提供することである。
その目的とするところ社、チ、ｆＯ占有面積が小さくＬ
ＳＩ化に適し、変換特性をディジタルコントセールでき
、且つ低価格で消費電力も少な−のみならず、従来と同
一面積で構成すれば高速、高分解能な機能を有するφ変
換器を提供することである。
以下、この発明の一実施例について図面を参照して説明
する。
する。
第２図はその構成を示すもので、並列比較方式のん勺変
換管複数の時分割シーケンス制御で行なうために、２つ
の抵抗網ｉアナログスイッチマトリクスを介在して設け
、このアナログスイッチマトリクスのスイッチング状態
によ抄基準電圧仝アナ田ダ入力電圧が供給される比較的
少数の比較器で構成される比較器アレーを作動させ、上
記比較器アレーの出力により上記アナログスイッチマト
リクスを制御し、アナ賞グ入力信号に対応したディジタ
ル出力信号を得るよ “うに構成したものである
。
換管複数の時分割シーケンス制御で行なうために、２つ
の抵抗網ｉアナログスイッチマトリクスを介在して設け
、このアナログスイッチマトリクスのスイッチング状態
によ抄基準電圧仝アナ田ダ入力電圧が供給される比較的
少数の比較器で構成される比較器アレーを作動させ、上
記比較器アレーの出力により上記アナログスイッチマト
リクスを制御し、アナ賞グ入力信号に対応したディジタ
ル出力信号を得るよ “うに構成したものである
。
すなわち、基準電圧源１１０両端千ａ、ｂ間に、抵抗ｒ
、〜ｒ、が車列接続された抵抗網１５が接続され、この
抵抗網Ｌ」で分圧された基準電圧がアナログスイッチマ
トリクス１６を介して、抵抗Ｒ１〜Ｒ−が直列接続され
た第２の抵抗網１２に供給される。上記第２０抵抗網１
２の各抵抗Ｒ１−Ｒ，で分圧された電圧が比較器アレー
１３を構成する各比較器ＯＰｔ〜ｏｐ。
、〜ｒ、が車列接続された抵抗網１５が接続され、この
抵抗網Ｌ」で分圧された基準電圧がアナログスイッチマ
トリクス１６を介して、抵抗Ｒ１〜Ｒ−が直列接続され
た第２の抵抗網１２に供給される。上記第２０抵抗網１
２の各抵抗Ｒ１−Ｒ，で分圧された電圧が比較器アレー
１３を構成する各比較器ＯＰｔ〜ｏｐ。
にそれぞれ供給されるとともに、この比較器ＯＰ、〜Ｏ
Ｐ＄の他端は一括されてアナ田グ入力信号ｖｘＭが供給
される。上記比較器ｏｐｌ〜ＯＰ−の比較出力は、エン
ツー〆およびコント田−ル向路として働く論理回路１２
に供給され、ディジタル出力り。ｔＪ？を得るとともに
、この比較出力でアナログスイッチマトリクス１６Ｙｔ
制御してスイッチング状態を変化させるようｋして成る
。
Ｐ＄の他端は一括されてアナ田グ入力信号ｖｘＭが供給
される。上記比較器ｏｐｌ〜ＯＰ−の比較出力は、エン
ツー〆およびコント田−ル向路として働く論理回路１２
に供給され、ディジタル出力り。ｔＪ？を得るとともに
、この比較出力でアナログスイッチマトリクス１６Ｙｔ
制御してスイッチング状態を変化させるようｋして成る
。
第３図は、上記アナログスイッチマトリクスの具体的な
構成例を示すもので、抵抗網ｉｓ。
構成例を示すもので、抵抗網ｉｓ。
各抵抗１１〜１８間の端子３１〜３８はそれぞれスイッ
チＳＷＩ〜ＳＷ−を介して出力端子４１（抵抗網１２の
一端）に接続するとともに、端子３２〜３９はスイ、チ
ー〜簡・を介して出力端子４９（抵抗網１１の他端）Ｉ
／Ｃｍ続する。そして、各スイッチＳ’ｗ１ｗ ＳＷＩ
ｔｆ論理回路１７０制御信号φ！〜φ＄、−〜ｓ′ｗ
１６はφ會〜φ１６の信号によって開閉制御する。上記
回路においテ％ ７＋Ｗ／：Ｘｆ ｙチ８Ｗ＊−８ＷＩ
−はＭ０８型電界効果）ランジスタで構成でき、この場
合、例えｄそれぞれソース電極を入力端子３１〜３９に
、ドレイン電極！−出力端子４１ある―は４９に接続し
、ダート電極にそれぞれ制御信号φ臘〜φ１ｍを供給し
て導通制御すれに良い。
チＳＷＩ〜ＳＷ−を介して出力端子４１（抵抗網１２の
一端）に接続するとともに、端子３２〜３９はスイ、チ
ー〜簡・を介して出力端子４９（抵抗網１１の他端）Ｉ
／Ｃｍ続する。そして、各スイッチＳ’ｗ１ｗ ＳＷＩ
ｔｆ論理回路１７０制御信号φ！〜φ＄、−〜ｓ′ｗ
１６はφ會〜φ１６の信号によって開閉制御する。上記
回路においテ％ ７＋Ｗ／：Ｘｆ ｙチ８Ｗ＊−８ＷＩ
−はＭ０８型電界効果）ランジスタで構成でき、この場
合、例えｄそれぞれソース電極を入力端子３１〜３９に
、ドレイン電極！−出力端子４１ある―は４９に接続し
、ダート電極にそれぞれ制御信号φ臘〜φ１ｍを供給し
て導通制御すれに良い。
第４図は、上記論理回路１７の具体的な構成例管示すも
ので、エンコーダおよびコントロール回路管構成して−
る０図において、５１は入カラ、子回路゛、５２は主要
論理回路、５３は第１０出力ラツチ回路、５４は第２の
出力う、子回路、５ｊｔ！タイミング信号発生回路であ
る。
ので、エンコーダおよびコントロール回路管構成して−
る０図において、５１は入カラ、子回路゛、５２は主要
論理回路、５３は第１０出力ラツチ回路、５４は第２の
出力う、子回路、５ｊｔ！タイミング信号発生回路であ
る。
上記入力ラッチ回路１１Ｆ！、比較器ｏｐ、〜ＯＦ−の
判別信号５１１〜５１ｈを主要論理回路５２０レベルと
インターフェイスするためのレベル安定回路で、例えば
正帰還ループを持つフ２手回路で構成する。これは、比
較器ＯＰ１〜ＯＰ、の出力が論理レベル（″１＃あるい
は１ｏ＃）に達しな砕中間レベルの場合に論理レベルに
安定させるための回路で、タイミング信号発生回路５５
から供給されるり党、り信号ＣＬＫ １によりサンプリ
ングタイミングがコントロールされる。そして、入力ラ
ッチ回路５１かも主要論理回路５２に供給された比較判
別データ５１ａ′〜５１ｈ′に論理演算を実行し、う、
チタイミングクＷツク信号ＣＬＫ ２ 、 ＣＬＫ ３
により出カラ、子回路５３．５４を介してディジタル出
力を得るとともに、上記アナログスイッチマトリクス１
６の各スイッチを開閉制御する制御信号φ宜〜φ！６を
発生する。この論理演算＃ｉ彼合論理ｒ−ト回路で構成
でき、その各論理健は下表−１で示される。
判別信号５１１〜５１ｈを主要論理回路５２０レベルと
インターフェイスするためのレベル安定回路で、例えば
正帰還ループを持つフ２手回路で構成する。これは、比
較器ＯＰ１〜ＯＰ、の出力が論理レベル（″１＃あるい
は１ｏ＃）に達しな砕中間レベルの場合に論理レベルに
安定させるための回路で、タイミング信号発生回路５５
から供給されるり党、り信号ＣＬＫ １によりサンプリ
ングタイミングがコントロールされる。そして、入力ラ
ッチ回路５１かも主要論理回路５２に供給された比較判
別データ５１ａ′〜５１ｈ′に論理演算を実行し、う、
チタイミングクＷツク信号ＣＬＫ ２ 、 ＣＬＫ ３
により出カラ、子回路５３．５４を介してディジタル出
力を得るとともに、上記アナログスイッチマトリクス１
６の各スイッチを開閉制御する制御信号φ宜〜φ！６を
発生する。この論理演算＃ｉ彼合論理ｒ−ト回路で構成
でき、その各論理健は下表−１で示される。
、、じ
表−１
それぞれ＆２Ｖ 、 ２．８Ｖ ＃ ２．４Ｖ 、 ２
．ＯＶ 。
．ＯＶ 。
１．６Ｖ、Ｌ２Ｖ、０．８Ｖ、０．４Ｖとなる。上記比
較器ｏｐｉ 〜ＯＦ、は、この夕、！４１〜４９の電圧
とアナログ入力電圧とを比較するので、比較器ＯＰ鳳〜
ＯＦ、の出力はそれぞれＯｅ Ｏ−０，０，０，１，１
，１となる０次に、り田ツク信号ＣＬＩＣ１の立ち上が
り時に、上記比較器ＯＦＩ〜ＯＰ、の出力データは入力
ラッチ回路５１で安定化され、主要論理回路５２に供給
される。そして、タイミング信号ＣＬＫ ２の立ち上２
が秒時に、表−１の論理表に従りてディジタル出力ＢＩ
’ｌ’ １〜ＩＩＩ’ｒ ３が得られ、それぞれｏ、１
゜１のデータが出力う、子回路５３に保持されて上位３
ｃツ）の演算が終了する。
較器ｏｐｉ 〜ＯＦ、は、この夕、！４１〜４９の電圧
とアナログ入力電圧とを比較するので、比較器ＯＰ鳳〜
ＯＦ、の出力はそれぞれＯｅ Ｏ−０，０，０，１，１
，１となる０次に、り田ツク信号ＣＬＩＣ１の立ち上が
り時に、上記比較器ＯＦＩ〜ＯＰ、の出力データは入力
ラッチ回路５１で安定化され、主要論理回路５２に供給
される。そして、タイミング信号ＣＬＫ ２の立ち上２
が秒時に、表−１の論理表に従りてディジタル出力ＢＩ
’ｌ’ １〜ＩＩＩ’ｒ ３が得られ、それぞれｏ、１
゜１のデータが出力う、子回路５３に保持されて上位３
ｃツ）の演算が終了する。
次に、変換状態信号Ｃ８がタイミング信号ＣＬＫ １の
立ち上が）時に「Ｃ８−ＯＪとなると、上記ディジタル
出力に対応して制御信号φ１〜φ意−が切シ換わる。こ
の時、表−１に示すように制御信号φＳ、φ■が＠１”
とな塾、他の信号ａ＠Ｏ”となる、したがりて、スイヅ
チ謂、。
立ち上が）時に「Ｃ８−ＯＪとなると、上記ディジタル
出力に対応して制御信号φ１〜φ意−が切シ換わる。こ
の時、表−１に示すように制御信号φＳ、φ■が＠１”
とな塾、他の信号ａ＠Ｏ”となる、したがりて、スイヅ
チ謂、。
以下、上記のような構成において第５図のタイミングチ
ャー）１用いて動作を説明する。この発明による必変換
器においては、変換状態信号「ｃ８＝ＩＪの時は上位３
ビ、ト、「Ｃ３＝０」の時は下位３ビツトの変換を行な
うもので、第１の動作で上位３ビツト、第２の動作で下
位３ビ、）の変換を行なう、すなわち、「ＣＳ＝Ｉ Ｊ
の時、制御信号φ群の中の信号φ震 、φ！−が＠１”
レベルト’＆抄、φ寞〜φ１．ハ″″０″レベルとなる
。したがりて、アナｐグスイ、チマシリクス１６ｔ−構
成するスイッチ群におけるスイッチＦ；Ｗｌ ｐ ＳＷ
Ｉ＠が閉状態となり、ＳＷ。
ャー）１用いて動作を説明する。この発明による必変換
器においては、変換状態信号「ｃ８＝ＩＪの時は上位３
ビ、ト、「Ｃ３＝０」の時は下位３ビツトの変換を行な
うもので、第１の動作で上位３ビツト、第２の動作で下
位３ビ、）の変換を行なう、すなわち、「ＣＳ＝Ｉ Ｊ
の時、制御信号φ群の中の信号φ震 、φ！−が＠１”
レベルト’＆抄、φ寞〜φ１．ハ″″０″レベルとなる
。したがりて、アナｐグスイ、チマシリクス１６ｔ−構
成するスイッチ群におけるスイッチＦ；Ｗｌ ｐ ＳＷ
Ｉ＠が閉状態となり、ＳＷ。
〜５ＷＩＩは開状態とな９、端子３１．４１問および３
９．４９間が導通し、第２の抵抗網１２０両端には基準
電圧源１１の基準電圧Ｖ、。ｆが印加される。今、各抵
抗素子Ｒ１−Ｒ，の抵抗値をそれぞれＲΩとすれば、基
準電圧ｖｒ、ｆは等電圧で分圧される。ここで基準電圧
［Ｖア、ｆ−３，２ＶＪとし、アナログ入力電圧「Ｖ、
、＝１．３２ＶＪと仮定すると、上記各夕、ブイ１〜４
９の電圧社ＳＭｓが閉状態となり、他の各スイッチは開
状態となるので、端子３５，４１問およびＳＬｌ、４９
間が接、続される。すなわち、抵抗Ｒ，の両端に第２の
抵抗網υが接続されることになり、上記第２の抵抗網す
の各出力タッグに表われる電圧は、ｒｘ〜ｒ、の抵抗値
をｒとしｒ（Ｒとすると３ビ、トに分割された電圧のさ
らに３ビ。
９．４９間が導通し、第２の抵抗網１２０両端には基準
電圧源１１の基準電圧Ｖ、。ｆが印加される。今、各抵
抗素子Ｒ１−Ｒ，の抵抗値をそれぞれＲΩとすれば、基
準電圧ｖｒ、ｆは等電圧で分圧される。ここで基準電圧
［Ｖア、ｆ−３，２ＶＪとし、アナログ入力電圧「Ｖ、
、＝１．３２ＶＪと仮定すると、上記各夕、ブイ１〜４
９の電圧社ＳＭｓが閉状態となり、他の各スイッチは開
状態となるので、端子３５，４１問およびＳＬｌ、４９
間が接、続される。すなわち、抵抗Ｒ，の両端に第２の
抵抗網υが接続されることになり、上記第２の抵抗網す
の各出力タッグに表われる電圧は、ｒｘ〜ｒ、の抵抗値
をｒとしｒ（Ｒとすると３ビ、トに分割された電圧のさ
らに３ビ。
ト分割電圧となる。ここで夕、ｆ４１の電ＥＥａ１、６
Ｖ 、夕、ｆ４９の出力電圧ｔｆ１．２Ｖであるので
、この時出力されるタラｆ４２〜４８の電圧はそ゛れぞ
れ、１．５５Ｖ、１．５０Ｖ、１．４５Ｖ。
Ｖ 、夕、ｆ４９の出力電圧ｔｆ１．２Ｖであるので
、この時出力されるタラｆ４２〜４８の電圧はそ゛れぞ
れ、１．５５Ｖ、１．５０Ｖ、１．４５Ｖ。
１．４０Ｖ 、 １．３５Ｖ 、 １．３０Ｖ 、 １
．２５Ｖとなる。比較器アレーリは、アナｐグ入カ電圧
１’−Ｖ、、＝１．３２ＶＪ ト上記各ｆｉ ？ｆ電圧
に比較することになり、各比較器ＯＰｔ〜ＯＰｓの出力
は０，０，０，０，０，０，１．１となる。
．２５Ｖとなる。比較器アレーリは、アナｐグ入カ電圧
１’−Ｖ、、＝１．３２ＶＪ ト上記各ｆｉ ？ｆ電圧
に比較することになり、各比較器ＯＰｔ〜ＯＰｓの出力
は０，０，０，０，０，０，１．１となる。
この各出力値が入力ラッチ回路５１で安定化されタイミ
ング信号ＣＬＫ １の立ち上が塾により主要論理回路５
２に供給される。そして、タイミング信号ＣＬＫ ３の
立ち上がり時に表−１の論理表に従りてビット出力ＢＩ
Ｔ ３〜ＢＩＴ６はそれぞれＯｅ １ ｅ Ｏとなり、
出力う２子回路６４にラッチされて下位３ぜツ）の〜勺
変換が終了する。
ング信号ＣＬＫ １の立ち上が塾により主要論理回路５
２に供給される。そして、タイミング信号ＣＬＫ ３の
立ち上がり時に表−１の論理表に従りてビット出力ＢＩ
Ｔ ３〜ＢＩＴ６はそれぞれＯｅ １ ｅ Ｏとなり、
出力う２子回路６４にラッチされて下位３ぜツ）の〜勺
変換が終了する。
したがりて、出力う、子回路５３．５４の出力ＢＩ〒１
〜ｌＩ’ｒ ６がアナ田ダ入力電圧ｖ４に対するディジ
タル出力となる。
〜ｌＩ’ｒ ６がアナ田ダ入力電圧ｖ４に対するディジ
タル出力となる。
このよう危構成によれば、次のような効果が得られる。
第１Ｋ％例えｄ６ビ、トの〜Φ変換器では、従来は６４
個の抵抗素子で構成された抵抗網が必要でありたＯＫ対
し、この発明によるの変換器で社１６個の抵抗素子で良
い。また比較器も同様に６４個必要でありたものが８個
にできる。したがりて、特にチ、ゾ面積に占める割合の
大！ｉ−抵抗網と比較器のチアゾ占有面積が小さくでき
るとともに、抵抗素子および比較器の数を減少できるＯ
″Ｃ回路素子間の製造ばらつきも相対的に少なくなり、
製造歩留りを向上できる。さらに、従来、６ビ、ト用の
エンコーメ回路が必要であうたが、３ビ、−ト用の回路
で良い−ので、チ、グ面積をより小さくできる。上述し
念ようにチ、！面積が小さくなれは１製品歩留９も向上
し、ウェハ１枚当りの収量も多くなるので低価格化でき
る。
個の抵抗素子で構成された抵抗網が必要でありたＯＫ対
し、この発明によるの変換器で社１６個の抵抗素子で良
い。また比較器も同様に６４個必要でありたものが８個
にできる。したがりて、特にチ、ゾ面積に占める割合の
大！ｉ−抵抗網と比較器のチアゾ占有面積が小さくでき
るとともに、抵抗素子および比較器の数を減少できるＯ
″Ｃ回路素子間の製造ばらつきも相対的に少なくなり、
製造歩留りを向上できる。さらに、従来、６ビ、ト用の
エンコーメ回路が必要であうたが、３ビ、−ト用の回路
で良い−ので、チ、グ面積をより小さくできる。上述し
念ようにチ、！面積が小さくなれは１製品歩留９も向上
し、ウェハ１枚当りの収量も多くなるので低価格化でき
る。
また、この回路ＦｉＬｓＩ化が容易であり、例えば抵抗
網は、拡散抵抗を用−れば単一抵抗素子に対し、１００
０〜ＩＯＫΩ程度の輸広い抵抗値金持つ抵抗網が形成で
きる。アナログスイッチマトリクスは、ＭＯ８型トラン
ジスタをトランスミ、シ、ングートとして用いれば良く
、比較器アレーはＭＯ８型トランジスタで構成したイン
バータ回路と、容量値の小さいキャノ母シタ素子とで構
成すれば良い。
網は、拡散抵抗を用−れば単一抵抗素子に対し、１００
０〜ＩＯＫΩ程度の輸広い抵抗値金持つ抵抗網が形成で
きる。アナログスイッチマトリクスは、ＭＯ８型トラン
ジスタをトランスミ、シ、ングートとして用いれば良く
、比較器アレーはＭＯ８型トランジスタで構成したイン
バータ回路と、容量値の小さいキャノ母シタ素子とで構
成すれば良い。
第２に、比較器の総数を少なくできる。ので、比“較器
−個当りの消費電力が一定とすれば、全体の消費電力を
低減できる。
−個当りの消費電力が一定とすれば、全体の消費電力を
低減できる。
第３に、複数の抵抗網の接続状態をアナログスイッチマ
トリクスで制御するように構成したので、アナログスイ
ッチマトリクスを制御するディジタル信号を変換特性に
合わせて発生させれば、変換特性をディジタルコントロ
ールできる。
トリクスで制御するように構成したので、アナログスイ
ッチマトリクスを制御するディジタル信号を変換特性に
合わせて発生させれば、変換特性をディジタルコントロ
ールできる。
第４に、ピッ）数の夕立い並列比較方式の〜Φ変換を時
間的に連続して実行するので、高速でル勺変換ができる
。
間的に連続して実行するので、高速でル勺変換ができる
。
第５に、従来の並列比較方式では、高分解能を得ようと
するとチッ、ｆサイズが大きくなり、実現が困難であワ
たが、この発明のφ変換器にお−て社チ、ｆ４１″イズ
が小さくできるので、従来と同一面積で構成すれば高分
解能なんΦ変換器が得られる。
するとチッ、ｆサイズが大きくなり、実現が困難であワ
たが、この発明のφ変換器にお−て社チ、ｆ４１″イズ
が小さくできるので、従来と同一面積で構成すれば高分
解能なんΦ変換器が得られる。
第６図は、この発明の他の実施例を示すブロック図で、
第１．第２．第３の抵抗網１５．１２Ｕを、第１．第２
のアナログスイッチマトリクス１６．１９Ｙｔ介在して
配設したものである。
第１．第２．第３の抵抗網１５．１２Ｕを、第１．第２
のアナログスイッチマトリクス１６．１９Ｙｔ介在して
配設したものである。
図にお−て第２図と同一１構成部は同じ符号を付してそ
の説明は省略する。
の説明は省略する。
このような構成によれに、第１の抵抗網１５を構成する
所定の抵抗の両端の電圧を第２の抵抗網１２で分圧し、
さらに第２の抵抗網１２を構成する所定の抵抗の両端の
電圧を第３の抵抗網１８で分圧し、比較器アレー１３で
アナログ入力電圧ｖ４と比較できるので、上記実施例よ
りさらに高分解能化を計ることができる。この場合、基
準電圧源１１を第１．第２の抵抗網に接続して基準電圧
Ｖｒｅｆを供給しても良い。
所定の抵抗の両端の電圧を第２の抵抗網１２で分圧し、
さらに第２の抵抗網１２を構成する所定の抵抗の両端の
電圧を第３の抵抗網１８で分圧し、比較器アレー１３で
アナログ入力電圧ｖ４と比較できるので、上記実施例よ
りさらに高分解能化を計ることができる。この場合、基
準電圧源１１を第１．第２の抵抗網に接続して基準電圧
Ｖｒｅｆを供給しても良い。
なお、この発明は上記実施例に限定されるものではなく
、種々変形して実施することが可能であり、第２図の回
路において社第１の抵抗網１５と第２の抵抗網１２を構
成する抵抗の関係をｒ （Ｒとしたが、第７、図に示す
ように、第２の抵抗網１２０両端にインビーメンス変換
回路ｉｏ、ｘｉを設ければこのような条件社不要となる
拳 また、各抵抗素子の抵抗値、をｒユ〜ｒ、＝ｒ。
、種々変形して実施することが可能であり、第２図の回
路において社第１の抵抗網１５と第２の抵抗網１２を構
成する抵抗の関係をｒ （Ｒとしたが、第７、図に示す
ように、第２の抵抗網１２０両端にインビーメンス変換
回路ｉｏ、ｘｉを設ければこのような条件社不要となる
拳 また、各抵抗素子の抵抗値、をｒユ〜ｒ、＝ｒ。
Ｒ１−Ｒａ ＝Ｒとしたが、各抵抗値は希望する変換特
性に合わせて設定すれ１ば良く、例えばｒ ＝ｒｅｒ
＝２ｒｅｒｓ＝４ｒａ・・・ｏｒ、−２５６ｒ。
性に合わせて設定すれ１ば良く、例えばｒ ＝ｒｅｒ
＝２ｒｅｒｓ＝４ｒａ・・・ｏｒ、−２５６ｒ。
！鵞
８１〜Ｒｓ ＝Ｒとすれば非線形のの変換が可能となる
。
。
ｇｓａａ、アナリグスイッチマトリクスの他−Ｏ構成例
管示すもので、各制御信号φ、〜φ、でスイッチｆｆａ
ｌ＃ｓＷ＠１′を適宜開閉制御することによ）上記第３
図の回路と同様なスイッチング状態が得られる・ 以上説明したようｋこの発明によれば、並列比較方式０
＆Φ変換を複数の時分割シーケンス制御で行なうために
、複数の抵抗網をアナｐグスイッチマＦリクスを介在し
て設け、このアナ四ダスイッチ！トリクスのスイッチン
グ状態によ抄基準電圧とアナ田グ入力電圧が供給され゛
る比較器アレーを作動させ、この比較器アレーの出力に
より上記了す胃グスイッチマシリクスを制御し１アナ田
ダ入力信号に対応したディジタル出力信号を得るように
構成したので、チッグＯ占有面積が小さく ＬａＩ化に
適し、変換特性をディジタルコン）ｗ−ルでき、且つ低
価格で消費電力も少な−のみならず、従来と同一面積で
構成すれ―高速、高分解能な機能を有するψ変換器が得
られる。
管示すもので、各制御信号φ、〜φ、でスイッチｆｆａ
ｌ＃ｓＷ＠１′を適宜開閉制御することによ）上記第３
図の回路と同様なスイッチング状態が得られる・ 以上説明したようｋこの発明によれば、並列比較方式０
＆Φ変換を複数の時分割シーケンス制御で行なうために
、複数の抵抗網をアナｐグスイッチマＦリクスを介在し
て設け、このアナ四ダスイッチ！トリクスのスイッチン
グ状態によ抄基準電圧とアナ田グ入力電圧が供給され゛
る比較器アレーを作動させ、この比較器アレーの出力に
より上記了す胃グスイッチマシリクスを制御し１アナ田
ダ入力信号に対応したディジタル出力信号を得るように
構成したので、チッグＯ占有面積が小さく ＬａＩ化に
適し、変換特性をディジタルコン）ｗ−ルでき、且つ低
価格で消費電力も少な−のみならず、従来と同一面積で
構成すれ―高速、高分解能な機能を有するψ変換器が得
られる。
第１図線従来の並列比較方式のル勺変換器を示す構成図
、第２図社この発明の一実施例に係るん生変換器を示す
構成図、第３図社、上記第２図の回路におけるアナ田グ
スイ、チマ）リクスの具体的な構成例を示す図、第４図
は上記第２図の回路における論理回路の具体的な構成例
を示す図、第５図は上記第４図の回路における各信号の
タイミングチャート、第６図はこの発明の他の実施例を
示すブ胃ツク図、第７図は上記第２図の回路の変形構成
例を説明するための図、第８図は上記第３図のアナ璽グ
スイ、チマＦリクスの変形構成例を示す図である。 １１−・基準電圧源、υ、す、Ｊ＃−・・抵抗網、１ｇ
−・・アナリグスイッチマトリクス１１１・・・論理回
路ｓ Ｖｒ＊ｆ・・・基準電圧、７１％・・・アナ田グ
入力信号、Ｄｏｖｔ・・・ディジタル出力信号、ｒ１〜
ｒ、 ｅＲｌ 〜Ｒｓ ・・・抵抗。 出願人代理人 弁理士 鈴 江 武 彦１１ 第１図 第３！！１ 第４図
、第２図社この発明の一実施例に係るん生変換器を示す
構成図、第３図社、上記第２図の回路におけるアナ田グ
スイ、チマ）リクスの具体的な構成例を示す図、第４図
は上記第２図の回路における論理回路の具体的な構成例
を示す図、第５図は上記第４図の回路における各信号の
タイミングチャート、第６図はこの発明の他の実施例を
示すブ胃ツク図、第７図は上記第２図の回路の変形構成
例を説明するための図、第８図は上記第３図のアナ璽グ
スイ、チマＦリクスの変形構成例を示す図である。 １１−・基準電圧源、υ、す、Ｊ＃−・・抵抗網、１ｇ
−・・アナリグスイッチマトリクス１１１・・・論理回
路ｓ Ｖｒ＊ｆ・・・基準電圧、７１％・・・アナ田グ
入力信号、Ｄｏｖｔ・・・ディジタル出力信号、ｒ１〜
ｒ、 ｅＲｌ 〜Ｒｓ ・・・抵抗。 出願人代理人 弁理士 鈴 江 武 彦１１ 第１図 第３！！１ 第４図
Claims (2)
- （１）基準となる電圧を分圧する第１の抵抗網と、この
抵抗網にアナログスイッチマトリクスを介在して接続さ
れる第２の抵抗網と、上記第２の抵抗網で所定の電圧に
分圧された基準電圧とアナログ入力電圧とを比較する比
較器アレーと、上記比較器アレーの各比較出力によりア
ナログスイッチマトリクスのスイッチング状態の制御を
行なって上記第１．第２の抵抗網間の接続を変えるとと
もにこの比較出力をディジタル出力として得る論理回路
とを具備することｔ特徴とする帥変換器・ - （２） 上記論理回路は、フントロール回路とエンコ
ーダとから成ることを特徴とする特許請求の範囲第１項
記載のφ変換器・
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17999381A JPS5881328A (ja) | 1981-11-10 | 1981-11-10 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17999381A JPS5881328A (ja) | 1981-11-10 | 1981-11-10 | Ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5881328A true JPS5881328A (ja) | 1983-05-16 |
Family
ID=16075576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17999381A Pending JPS5881328A (ja) | 1981-11-10 | 1981-11-10 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5881328A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02215229A (ja) * | 1989-02-16 | 1990-08-28 | Nec Ic Microcomput Syst Ltd | Ａ／ｄ変換器 |
| JPH0322625A (ja) * | 1989-06-19 | 1991-01-31 | Nec Corp | Ａ／ｄ変換器 |
| JPH0346414A (ja) * | 1989-07-07 | 1991-02-27 | Philips Gloeilampenfab:Nv | アナログ・デジタルコンバータ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55115724A (en) * | 1979-02-28 | 1980-09-05 | Matsushita Electric Ind Co Ltd | Parallel type analog digital converter |
| JPS5623026A (en) * | 1979-08-03 | 1981-03-04 | Nec Corp | Analog-digital conversion unit |
-
1981
- 1981-11-10 JP JP17999381A patent/JPS5881328A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55115724A (en) * | 1979-02-28 | 1980-09-05 | Matsushita Electric Ind Co Ltd | Parallel type analog digital converter |
| JPS5623026A (en) * | 1979-08-03 | 1981-03-04 | Nec Corp | Analog-digital conversion unit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02215229A (ja) * | 1989-02-16 | 1990-08-28 | Nec Ic Microcomput Syst Ltd | Ａ／ｄ変換器 |
| JPH0322625A (ja) * | 1989-06-19 | 1991-01-31 | Nec Corp | Ａ／ｄ変換器 |
| JPH0346414A (ja) * | 1989-07-07 | 1991-02-27 | Philips Gloeilampenfab:Nv | アナログ・デジタルコンバータ |
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