JPS62192085A - ビツト処理回路 - Google Patents
ビツト処理回路Info
- Publication number
- JPS62192085A JPS62192085A JP61034522A JP3452286A JPS62192085A JP S62192085 A JPS62192085 A JP S62192085A JP 61034522 A JP61034522 A JP 61034522A JP 3452286 A JP3452286 A JP 3452286A JP S62192085 A JPS62192085 A JP S62192085A
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- JP
- Japan
- Prior art keywords
- output
- bit
- bits
- terminal
- control signal
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 3
- 241000545744 Hirudinea Species 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は多ビットのマイクロコンピュータ及びそれに類
するビット処理を行なうためのビット処理回路に関する
。
するビット処理を行なうためのビット処理回路に関する
。
従来の技術
従来のデータメモリー装置は出力ビット数が４ビット、
８ビット、１６ビット、３２ピツトと、それぞれ固定さ
れている。
８ビット、１６ビット、３２ピツトと、それぞれ固定さ
れている。
発明が解決しようとする問題点
このような従来の装置では、データメモリー装置のビッ
ト数がビット処理半導体装置のビット数と等しくない場
合、外部に変換装置を構成して使用しなければならない
。また、ビット処理半導体装置のビット数に比べ、デー
タメモリー装置のビット数が多い場合には、データメモ
リー装置を有効に使えず未使用ビットが生じてくる。
ト数がビット処理半導体装置のビット数と等しくない場
合、外部に変換装置を構成して使用しなければならない
。また、ビット処理半導体装置のビット数に比べ、デー
タメモリー装置のビット数が多い場合には、データメモ
リー装置を有効に使えず未使用ビットが生じてくる。
本発明はかかる点に鑑みてなされたもので、簡易な構成
で出力ビット数の可変を可能にしたビット処理回路を提
供することを目的としている。
で出力ビット数の可変を可能にしたビット処理回路を提
供することを目的としている。
問題点を解決するための手段
本発明は上記問題点を解決するため、制御信号によシデ
ータメモリー装置のビット選択部を制御し出力ビット数
を可変にして出力端子から出力を得るものである。
ータメモリー装置のビット選択部を制御し出力ビット数
を可変にして出力端子から出力を得るものである。
作用
本発明はデータメモリー装置のビット選択部の制御を制
御信号により行なうことで、従来のメモリー構成を変え
ることなく、簡易にビット数を可変にした出力が得られ
る。
御信号により行なうことで、従来のメモリー構成を変え
ることなく、簡易にビット数を可変にした出力が得られ
る。
実施例
第１図は本発明に係るビット処理回路の−実施例を示す
ブロック図であり、半導体チップ１内に、メモリ一部２
．出力ビットの選択部３，３０、それらのビット出力端
子群４，３１、出力ビットを外部信号で選択するための
制御信号入力端子５゜ビット切換回路６をそなえている
。この装置では、制御信号端子５の入力状態により、ビ
ット切換回路６を動作させ、ビット選択部３が選択され
てビット出力端子４からビット出力されるか、あるいは
ビット選択部３，３ｏ共に選択されビット出力端子４及
び３１からビット出力されるかで出力ビットの切換えを
行なう。第２図は８ピツト／４ビット切換型の切換部回
路側であり、この図を用いて詳細に説明する。
ブロック図であり、半導体チップ１内に、メモリ一部２
．出力ビットの選択部３，３０、それらのビット出力端
子群４，３１、出力ビットを外部信号で選択するための
制御信号入力端子５゜ビット切換回路６をそなえている
。この装置では、制御信号端子５の入力状態により、ビ
ット切換回路６を動作させ、ビット選択部３が選択され
てビット出力端子４からビット出力されるか、あるいは
ビット選択部３，３ｏ共に選択されビット出力端子４及
び３１からビット出力されるかで出力ビットの切換えを
行なう。第２図は８ピツト／４ビット切換型の切換部回
路側であり、この図を用いて詳細に説明する。
まず、４ビット出力を得るには、制御信号７を低電位レ
ベルにすると、ＮチャンネルＭＯＳエンハンスメント型
トランジスタ（以下ＮＭＯ３Ｔとする）１８，１９，２
０．２１が非導通となり、ビット出力端子２６，２了、
２８．２９からはメモリーデータは出力されない。一方
、ＮＭＯ３Ｔ１０．１１．１２，１３，１４，１５，１
６．１７は、４ビット出力信号３２で導通・非導通状態
になるため、ビット出力端子２２，２３，２４．２６か
らメモリーデータが出力される。
ベルにすると、ＮチャンネルＭＯＳエンハンスメント型
トランジスタ（以下ＮＭＯ３Ｔとする）１８，１９，２
０．２１が非導通となり、ビット出力端子２６，２了、
２８．２９からはメモリーデータは出力されない。一方
、ＮＭＯ３Ｔ１０．１１．１２，１３，１４，１５，１
６．１７は、４ビット出力信号３２で導通・非導通状態
になるため、ビット出力端子２２，２３，２４．２６か
らメモリーデータが出力される。
次に、８ビット出力を得るには、制御信号子を高電位レ
ベルにすると、４ビット出力信号３２に無関係にＮＭＯ
３Ｔ１１．１３，１５．１７が非導通状態およびＮＭＯ
８Ｔ１０，１２，１４．１６が導通状態になり、ビット
出力端子２２ 、２３ 。
ベルにすると、４ビット出力信号３２に無関係にＮＭＯ
３Ｔ１１．１３，１５．１７が非導通状態およびＮＭＯ
８Ｔ１０，１２，１４．１６が導通状態になり、ビット
出力端子２２ 、２３ 。
２４．２６よりメモリーデータ上位４ビットが出力され
る。また、制御信号７が高電位レベルのため、ＮＭＯ８
Ｔ１８，１９，２０．２１は常に導通状態になり、ビッ
ト出力端子２６，２了、２８゜２９よりメモリーデータ
下位４ビットが出力され、全体としてビット出力端子２
２ 、２３ 、２４ 。
る。また、制御信号７が高電位レベルのため、ＮＭＯ８
Ｔ１８，１９，２０．２１は常に導通状態になり、ビッ
ト出力端子２６，２了、２８゜２９よりメモリーデータ
下位４ビットが出力され、全体としてビット出力端子２
２ 、２３ 、２４ 。
２５．２８，２７，２８．２９よりメモリーデータ８ビ
ットが出力される。
ットが出力される。
このように、外部よりの制御信号で容易に４ビット出力
・８ピツト出力の出力の選択が可能となり、外部切換装
置が必要なしに、４ビット・８ビット共に使用できる。
・８ピツト出力の出力の選択が可能となり、外部切換装
置が必要なしに、４ビット・８ビット共に使用できる。
発明の効果
以上、詳細に説明したように、この発明に係るビット処
理装置によれば、１個の半導体素子（データメモリー素
子）で最低２種類のビット処理用として使用可能であり
、また、ビット処理からバイト処理まで多岐にわたって
使用できる効果がある。
理装置によれば、１個の半導体素子（データメモリー素
子）で最低２種類のビット処理用として使用可能であり
、また、ビット処理からバイト処理まで多岐にわたって
使用できる効果がある。
第１図は本発明に係るビット処理装置の一実施例を示す
ブロック図、第２図は８ビット／４ビット出力切換部の
一回路例である。 １・・・・・・半導体基板、２・・・・・・メモリ一部
、３，３０・・・・・・ビット選択部、４，３１・・・
・・・ビット出力端子、５・・・・・・制御信号端子、
６・・・・・・ビット切換回路、了・・・−・・制御信
号、８・・・・・・ＮＯＲゲート回路、９・・・・・・
インバータ回路、１０ 、１１ 、１２ 、１３ 、１
４゜１５．１６，１７．１Ｂ、１９，２０．２１・・・
・・・ＮＭＯ８Ｔ、 ２２，２３，２４，２５，２６
，２了。 ２８．２９・・・・・ビット出力端子、３２・・・・・
・４ビット出力信号。 第１図 ３．３０−±のピ′ッ醍払蛭ら゛−ピ゛
・ｙ％ｎ捩回ズに
ブロック図、第２図は８ビット／４ビット出力切換部の
一回路例である。 １・・・・・・半導体基板、２・・・・・・メモリ一部
、３，３０・・・・・・ビット選択部、４，３１・・・
・・・ビット出力端子、５・・・・・・制御信号端子、
６・・・・・・ビット切換回路、了・・・−・・制御信
号、８・・・・・・ＮＯＲゲート回路、９・・・・・・
インバータ回路、１０ 、１１ 、１２ 、１３ 、１
４゜１５．１６，１７．１Ｂ、１９，２０．２１・・・
・・・ＮＭＯ８Ｔ、 ２２，２３，２４，２５，２６
，２了。 ２８．２９・・・・・ビット出力端子、３２・・・・・
・４ビット出力信号。 第１図 ３．３０−±のピ′ッ醍払蛭ら゛−ピ゛
・ｙ％ｎ捩回ズに
Claims (1)
- 多ビット処理機能を有するデータ出力を、制御信号に
より、すくなくとも２種類のビット出力形態に選択して
出力可能となしたことを特徴とするビット処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61034522A JPS62192085A (ja) | 1986-02-18 | 1986-02-18 | ビツト処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61034522A JPS62192085A (ja) | 1986-02-18 | 1986-02-18 | ビツト処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62192085A true JPS62192085A (ja) | 1987-08-22 |
Family
ID=12416601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61034522A Pending JPS62192085A (ja) | 1986-02-18 | 1986-02-18 | ビツト処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62192085A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02116084A (ja) * | 1988-10-25 | 1990-04-27 | Nec Corp | 半導体記憶装置 |
| JPH0457299A (ja) * | 1990-06-21 | 1992-02-25 | Mitsubishi Electric Corp | 半導体集積回路 |
| JP2004199849A (ja) * | 2002-12-13 | 2004-07-15 | Hynix Semiconductor Inc | 入／出力の帯域幅を調節可能なメモリ装置 |
-
1986
- 1986-02-18 JP JP61034522A patent/JPS62192085A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02116084A (ja) * | 1988-10-25 | 1990-04-27 | Nec Corp | 半導体記憶装置 |
| JPH0457299A (ja) * | 1990-06-21 | 1992-02-25 | Mitsubishi Electric Corp | 半導体集積回路 |
| JP2004199849A (ja) * | 2002-12-13 | 2004-07-15 | Hynix Semiconductor Inc | 入／出力の帯域幅を調節可能なメモリ装置 |
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