JP3196672B2 - Ａ／ｄ変換器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＡ／Ｄ変換器に関す
るものである。

【０００２】

【従来の技術】情報通信分野においての信号処理のデジ
タル化、および情報通信機器の小型、軽量化に伴い、デ
ジタル信号処理のキーデバイスとなるＡ／Ｄ変換器にお
いても、低消費電力化が要求されている。Ａ／Ｄ変換器
の基本的な構成法して、並列型Ａ／Ｄ変換器、直並列型
Ａ／Ｄ変換器が挙げられるが、まず最初に従来の並列型
Ａ／Ｄ変換器の構成、および動作について説明する。

【０００３】図９は４ビットの並列型Ａ／Ｄ変換器の構
成を示を示している。基準電圧２、３の間に基準抵抗列
５が接続されている。前記基準抵抗列５は基準抵抗４に
よって前記基準電圧２、３の電位差を等電位に分割して
いる。前記基準抵抗４の各々の接続点は電圧比較器列７
を構成する各々の電圧比較器６の一方の入力端子に接続
されている。各々の前記電圧比較器の他方の入力端子は
全てアナログ入力信号１に接続され、出力端子は符号選
択回路８に接続されている。前記符号選択回路８の出力
端子は符号化回路９の入力端子に接続され、前記符号化
回路９の出力端子は符号変換回路１０の入力端子に接続
されている。前記符号変換回路１０の出力端子より４ビ
ットのデジタル出力１１が出力される。以上が並列型Ａ
／Ｄ変換器の構成である。

【０００４】次に並列型Ａ／Ｄ変換器がアナログ値をデ
ジタル値に変換する動作について説明する。電圧比較器
列７を構成する各々の電圧比較器６は、アナログ入力信
号１より入力されるアナログ入力電圧値Ｖinと基準抵抗
列５により生成される各々の基準電圧値ＶRi（ｉ＝１、
２、３、・・・、１５）の比較を行い、電圧比較結果Ｃ
1〜Ｃ15を出力する。符号選択回路８は前記電圧比較器
列７より出力される前記電圧比較結果Ｃ1〜Ｃ15に従
い、符号選択信号Ｐ0〜Ｐ15を出力する。符号化回路９
は前記符号選択回路８が出力する前記符号選択信号Ｐ0
〜Ｐ15に従い、グレイコード等で表される４ビットの２
進コードを出力する。符号変換回路１０は符号化回路９
より出力される４ビットの２進コードに従い、バイナリ
コードへのコード変換を行いＡ／Ｄ変換結果としてデジ
タル出力１１を出力する。以上が並列型Ａ／Ｄ変換器の
動作である。

【０００５】以上に述べた並列型Ａ／Ｄ変換器では、２
^N−１（Ｎ：ビット数）の電圧比較器が必要であるた
め、高分解能のＡ／Ｄ変換器を並列型で実現しようとす
ると、電圧比較器の数が多くなり、消費電力も大きくな
ってしまう。この問題を解決し、高分解能・低消費電力
のＡ／Ｄ変換器を実現するための代表的な構成として、
直並列型Ａ／Ｄ変換器がある。次に直並列型Ａ／Ｄ変換
器の構成、及び動作について述べる。

【０００６】図１０は５ビットの直並列型Ａ／Ｄ変換器
の構成を示している。基準電圧２、３の間に基準抵抗列
及びスイッチ列１２が接続されている。上位２ビットを
決定する上位電圧比較器列１３を構成する各々の電圧比
較器６の一方の入力端子は前記基準抵抗列及びスイッチ
列１２の、前記基準電圧２、３の電位差を等電位に分割
した接続点に接続されており、他方の入力端子はアナロ
グ入力信号１に接続されている。前記上位電圧比較器列
１３の出力端子は上位符号選択回路１４に接続されてお
り、前記上位符号選択回路１４の出力端子は上位符号化
回路１５の入力端子に接続されている。下位３ビットを
決定する下位電圧比較器列１６を構成する各々の電圧比
較器６の一方の入力端子は、前記基準抵抗列及びスイッ
チ列１２において前記上位電圧比較器列１３の各々の電
圧比較器６が接続されている接続点間を基準抵抗４によ
り等電位に分割した点にスイッチを介して接続されてお
り、他方の入力端子は前記アナログ入力信号１に接続さ
れている。前記下位電圧比較器列１６の出力端子は下位
符号選択回路１７に接続されており、前記下位符号選択
回路１７の出力端子は下位符号化回路１８に接続されて
いる。前記上位符号化回路１５、および前記下位符号化
回路１８の出力端子はそれぞれ符号合成回路５３に接続
されており、前記符号合成回路５３の出力端子より５ビ
ットのデジタル出力１１が出力される。以上が直並列型
Ａ／Ｄ変換器の構成である。

【０００７】次に直並列型Ａ／Ｄ変換器の動作について
説明する。まず、上位電圧比較器列１３と、下位電圧比
較器列１６がアナログ入力信号１に同時に接続され、等
しいアナログ入力電圧値を保持する。上位電圧比較器列
１３は前記アナログ入力電圧値と上位参照電圧値を比較
し、上位電圧比較結果を出力する。前記上位電圧比較結
果は上位符号選択回路１４によって上位符号選択信号に
変換される。上位符号化回路１５は前記上位符号選択信
号に従い、２ビットの上位２進コードを出力する。基準
抵抗列及びスイッチ列１２は前記上位符号選択回路１４
から出力される前記上位符号選択信号により各々のスイ
ッチのオン状態、オフ状態を決定し、前記下位電圧比較
器列１６に入力する下位参照電圧値を選択する。前記下
位電圧比較器列１６は、保持していたアナログ入力電圧
値と前記基準抵抗及びスイッチ列１２より入力された前
記下位参照電圧値を比較し、下位電圧比較結果を出力す
る。前記下位電圧比較結果は下位符号選択回路１７によ
って下位符号選択信号に変換される。下位符号化回路１
８は前記下位符号選択信号に従い、３ビットの下位２進
コードを出力する。符号合成回路５３は、前記上位符号
化回路１５より出力される２ビットの前記上位２進コー
ドと前記下位符号化回路１８より出力される３ビットの
前記下位２進コードを論理合成して、５ビットのデジタ
ル出力１１を出力する。以上が直並列型Ａ／Ｄ変換器の
動作である。

【０００８】５ビットのＡ／Ｄ変換器を構成する場合、
並列型Ａ／Ｄ変換器は３１個の電圧比較器が必要である
が、直並列型Ａ／Ｄ変換器は１０個の電圧比較器で構成
できるため、低消費電力動作が可能である。一方、直並
列型Ａ／Ｄ変換器は、上位Ａ／Ｄ変換結果に従い下位Ａ
／Ｄ変換のための比較参照電圧を決定し下位Ａ／Ｄ変換
を行うので、上位電圧比較器列が電圧比較を行っている
間、下位電圧比較器は上位電圧比較器が比較を終了する
までアナログ入力電圧値を保持している必要がある。ま
た、下位電圧比較器列が電圧比較を行っている間、上位
電圧比較器列は下位電圧比較が終了するまで電圧比較を
行うことができない。以上の理由により、直並列型Ａ／
Ｄ変換器は並列型Ａ／Ｄ変換器よりも変換速度が低速に
なる。

【０００９】

【発明が解決しようとする課題】例えば携帯電話等の移
動体通信に用いられるＡ／Ｄ変換器は、電池等で駆動さ
れるため、移動体通信機器の小型軽量化、および電池の
寿命延長のためにも低消費電力動作が要求される。ま
た、情報を受信する際、例えば建築物等の障害物によ
り、使用する場所によって受信する電波の強度が異な
り、電波の強度に応じてＡ／Ｄ変換器に要求される分解
能も異なる。

【００１０】以上に示した従来のＡ／Ｄ変換器は、移動
体通信システムが要求する分解能が変化する場合にも、
デジタル出力のビット数が変化することなく、全ての電
圧比較器が動作しており、これが低消費電力化の妨げと
なっていた。

【００１１】本発明は上記の問題に鑑み、システムの要
求するＡ／Ｄ変換器のビット数が変化した場合に、必要
な電圧比較器のみを動作させ、不要な電圧比較器の動作
を停止させることにより、低消費電力動作が可能なＡ／
Ｄ変換器を実現することを目的とする。

【００１２】

【課題を解決するための手段】上述の課題を解決するた
めに、本発明の請求項１に係るＡ／Ｄ変換器では、並列
型Ａ／Ｄ変換器において、出力すべきデジタル値のビッ
ト数を選択するためのビット数制御信号に従い、ビット
数選択信号を出力するビット数制御回路を有する構成と
し、前記ビット数選択信号により電圧比較器列を構成す
る少なくとも１以上の電圧比較器が動作して、残りの前
記電圧比較器の動作が停止する構成としたものである。
また、前記電圧比較器列を、複数の電圧比較器列と複数
のスイッチで構成される複数の動作制御回路を有する構
成とし、ビット数制御回路が出力するビット数選択信号
により前記動作制御回路のいずれか１つが選択されるこ
とにより、少なくとも１つの前記電圧比較器の動作を停
止させる構成としたものである。

【００１３】

【００１４】請求項２の発明は、並列型Ａ／Ｄ変換器の
符号選択回路を、複数のスイッチと複数の論理回路で構
成される複数の符号選択回路で構成し、ビット数制御回
路が出力するビット数選択信号により、前記符号選択回
路のいずれか１つが選択されることにより、出力すべき
デジタル値のビット数に応じた符号選択信号を出力する
構成としたものである。

【００１５】請求項３〜４の発明は、直並列型Ａ／Ｄ変
換器において、出力すべきデジタル値のビット数を選択
するためのビット数制御信号に従い、ビット数選択信号
を出力するビット数制御回路を有する構成とし、前記ビ
ット数選択信号により下位電圧比較器列を構成する少な
くとも１つ、もしくは全ての電圧比較器の動作を停止さ
せる構成としたものである。

【００１６】本発明のＡ／Ｄ変換器によれば、システム
の要求するＡ／Ｄ変換器のビット数が変化した場合に
も、必要な電圧比較器のみを動作させ、不要な電圧比較
器の動作を停止させることにより、低消費電力動作のＡ
／Ｄ変換器を実現することが可能である。

【００１７】

【発明の実施の形態】以下、本発明のＡ／Ｄ変換器の具
体的な実施の形態について述べる。

【００１８】（実施の形態１）図１は、デジタル出力を２〜４ビットに変化させること
が可能な並列型Ａ／Ｄ変換器の構成を示している。 基準
電圧２、３の間に基準抵抗列５が接続されている。前記
基準抵抗列５は基準抵抗４によって前記基準電圧２、３
の電位差を等電位に分割している。前記基準抵抗４の各
々の接続点は電圧比較器列２０を構成する各々の電圧比
較器１９の一方の入力端子に接続されている。各々の前
記電圧比較器１９の他方の入力端子は全てアナログ入力
信号１に接続され、出力端子は符号選択回路２２に接続
されている。前記符号選択回路２２の出力端子は符号化
回路９の入力端子に接続され、前記符号化回路９の出力
端子は符号変換回路１０の入力端子に接続されている。
前記符号変換回路１０の出力端子よりデジタル出力１１
が出力される。ビット数制御信号２３がビット数制御回
路２４に入力され、前記ビット数制御回路２４の出力す
るビット数選択信号２５は前記電圧比較器列２０を構成
する動作制御回路２１、および前記符号選択回路２２に
入力される。前記動作制御回路２１の各々の出力は、前
記電圧比較器列２０を構成する各々の前記電圧比較器１
９に入力される。以上が本発明の実施の形態１である並
列型Ａ／Ｄ変換器の構成である。

【００１９】次に本発明の実施の形態１である並列型Ａ
／Ｄ変換器が、４ビットのデジタル出力を行う場合の動
作について説明する。４ビットのデジタル出力を行うた
めのビット数制御信号２３がビット数制御回路２４に入
力されると、前記ビット数制御回路２４より出力される
ビット数選択信号２５により、電圧比較器列２０を構成
する動作制御回路２１は、全ての電圧比較器１９が電圧
比較動作を行うよう各々の前記電圧比較器１９に動作制
御信号２６を入力する。各々の前記電圧比較器１９は、
アナログ入力信号１より入力されるアナログ入力電圧値
Ｖinと基準抵抗列５より入力される各々の基準電圧値Ｖ
Ri（ｉ＝１、２、３、・・・、１５）の比較を行う。例
えば、アナログ入力電圧値ＶinがＶR9＞Ｖin＞ＶR8の条
件を満たす場合は、ＶR1〜ＶR8に接続された電圧比較器
１９は基準電圧値よりもアナログ入力電圧値が高いと判
断し１レベル（論理レベルのハイレベル）を出力する。
ＶR9〜ＶR15に接続された電圧比較器１９は基準電圧値
よりもアナログ入力電圧値が低いと判断して０レベル
（論理レベルのローレベル）を出力する。このように基
準電圧値ＶR8とＶR9の間にアナログ入力電圧値Ｖinがあ
る場合は、電圧比較器列２０はＶR8とＶR9の間に接続さ
れている電圧比較器１９の出力が１レベルから０レベル
に変化するビット列である電圧比較結果Ｃ1〜Ｃ15（１
１１１１１１１０００００００）を出力する。符号選択
回路２２は電圧比較器列２０から出力された電圧比較結
果Ｃ1〜Ｃ15の１レベルと０レベルの変化点のみが１レ
ベル、その他は０レベルである符号選択信号Ｐ0〜Ｐ15
（００００００００１０００００００）を出力する。符
号化回路９は前記符号選択回路２２が出力する符号選択
信号Ｐ0〜Ｐ15に従い、例えばグレイコード等で表され
る４ビットの２進コードを出力する。符号変換回路１０
は符号化回路９より出力される４ビットの２進コードに
従い、バイナリコードへのコード変換を行い４ビットの
デジタル出力１１として（１０００）を出力する。以上
が本発明の実施の形態１である並列型Ａ／Ｄ変換器が４
ビットのデジタル出力を行う場合の動作である。

【００２０】次に本発明の実施の形態１である並列型Ａ
／Ｄ変換器が、３ビットのデジタル出力を行う場合の動
作について説明する。３ビットのデジタル出力を行うた
めのビット数制御信号２３がビット数制御回路２４に入
力されると、前記ビット数制御回路２４より出力される
ビット数選択信号２５により、電圧比較器列２０を構成
する動作制御回路２１は、ＶR2j（ｊ＝１、２、３、・
・・、７）に接続された電圧比較器１９が電圧比較動作
を行い、その他の電圧比較器１９が電圧比較動作を停止
するように各々の前記電圧比較器１９に動作制御信号２
６を入力する。電圧比較動作を行うよう選択された前記
電圧比較器１９は、アナログ入力信号１より入力される
アナログ入力電圧値Ｖinと基準抵抗列５より入力される
基準電圧値ＶR2jの比較を行う。例えば、アナログ入力
電圧値ＶinがＶR10＞Ｖin＞ＶR8の条件を満たす場合
は、ＶR2、ＶR4、ＶR6、ＶR8に接続された電圧比較器１
９は基準電圧値よりもアナログ入力電圧値が高いと判断
し１レベルを出力する。ＶR10、ＶR12、ＶR14に接続さ
れた電圧比較器１９は基準電圧値よりもアナログ入力電
圧値が低いと判断して０レベルを出力する。このように
基準電圧値ＶR8とＶR10の間にアナログ入力電圧値Ｖin
がある場合は、電圧比較器列２０はＶR8とＶR10の間に
接続されている電圧比較動作を行うよう選択された電圧
比較器１９の出力が１レベルから０レベルに変化するビ
ット列である電圧比較結果Ｃ2j（１１１１０００）を出
力する。符号選択回路２２は、前記ビット数選択信号２
５に従い３ビットのデジタル信号を出力するために、電
圧比較器列２０から出力された電圧比較結果Ｃ2jの１レ
ベルと０レベルの変化点のみが１レベル、その他は０レ
ベルである符号選択信号Ｐ2k（ｋ＝０、１、２、・・
・、７）（００００１０００）を出力する。その他の符
号選択信号Ｐ(2k+1)は全て０レベルに固定される。符号
化回路９は符号選択回路２２が出力する符号選択信号Ｐ
2kに従い、例えばグレイコード等で表される３ビットの
２進コードを出力する。符号変換回路１０は前記符号化
回路９より出力される３ビットの２進コードに従い、バ
イナリコードへのコード変換を行い３ビットのデジタル
出力１１として（１００）を出力する。以上が本発明の
実施の形態１である並列型Ａ／Ｄ変換器が３ビットのデ
ジタル出力を行う場合の動作である。

【００２１】次に本発明の実施の形態１である並列型Ａ
／Ｄ変換器が、２ビットのデジタル出力を行う場合の動
作について説明する。２ビットのデジタル出力を行うた
めのビット数制御信号２３がビット数制御回路２４に入
力されると、前記ビット数制御回路２４より出力される
ビット数選択信号２５により、電圧比較器列２０を構成
する動作制御回路２１は、ＶR4l（ｌ＝１、２、３）に
接続された電圧比較器１９が電圧比較動作を行い、その
他の電圧比較器１９が電圧比較動作を停止するように各
々の前記電圧比較器１９に動作制御信号２６を入力す
る。電圧比較動作を行うよう選択された電圧比較器１９
は、アナログ入力信号１より入力されるアナログ入力電
圧値Ｖinと基準抵抗列５より入力される基準電圧値ＶR4
lの比較を行う。例えば、アナログ入力電圧値ＶinがＶR
12＞Ｖin＞ＶR8の条件を満たす場合は、ＶR4、ＶR8に接
続された電圧比較器１９は基準電圧値よりもアナログ入
力電圧値が高いと判断し１レベルを出力する。ＶR12に
接続された電圧比較器１９は基準電圧値よりもアナログ
入力電圧値が低いと判断して０レベルを出力する。この
ように基準電圧値ＶR8とＶR12の間にアナログ入力電圧
値Ｖinがある場合は、電圧比較器列２０はＶR8とＶR12
の間に接続されている電圧比較動作を行うよう選択され
た電圧比較器１９の出力が１レベルから０レベルに変化
するビット列である電圧比較結果Ｃ4l（１１０）を出力
する。符号選択回路２２は、前記ビット数選択信号２５
に従い２ビットのデジタル信号を出力するために、電圧
比較器列２０から出力された電圧比較結果Ｃ4lの１レベ
ルと０レベルの変化点のみが１レベル、その他は０レベ
ルである符号選択信号Ｐ2m（ｍ＝０、１、２、３）（０
００１０）を出力する。その他の符号選択信号は全て０
レベルに固定される。符号化回路９は符号選択回路２２
が出力する符号選択信号Ｐ2mに従い、例えばグレイコー
ド等で表される２ビットの２進コードを出力する。符号
変換回路１０は符号化回路９より出力される２ビットの
２進コードに従い、バイナリコードへのコード変換を行
いＡ／Ｄ変換器のデジタル出力１１として（１０）を出
力する。以上が本発明の実施の形態１である並列型Ａ／
Ｄ変換器が２ビットのデジタル出力を行う場合の動作で
ある。

【００２２】以上に述べたように、本発明の実施の形態
１に示したＡ／Ｄ変換器によれば、システムが要求する
デジタル出力のビット数が変化する場合に、不要な電圧
比較器の動作を停止させることができるので、低消費電
力のＡ／Ｄ変換器の実現が可能である。

【００２３】なお、本実施の形態ではデジタル出力のビ
ット数が２〜４ビットに変化するＡ／Ｄ変換器を示した
が、デジタル出力のビット数は任意の設定が可能であ
る。

【００２４】（実施の形態２）図２は実施の形態１に示した並列型Ａ／Ｄ変換器に用い
られる電圧比較器列の構成を示している。 アナログ入力
電圧２７が各々の電圧比較器１９の一方の入力端子に入
力され、基準電圧２８が各々の前記電圧比較器１９の他
方の入力端子にそれぞれ入力される。各々の前記電圧比
較器１９の出力端子より電圧比較結果２９がそれぞれ出
力される。ビット数選択信号２５が動作制御回路２１を
構成する４ビット動作制御回路３０、３ビット動作制御
回路３１、および２ビット動作制御回路３２にそれぞれ
入力される。前記４ビット動作制御回路３０、３ビット
制御回路３１、２ビット制御回路３２はいずれも複数の
スイッチで構成されており、論理レベルのローレベル
（０レベル）、もしくは論理レベルのハイレベルが前記
スイッチを介して動作制御信号２６として各々の前記電
圧比較器１９にそれぞれ入力される。以上が図２に示す
本発明の実施の形態２である電圧比較器列の構成であ
る。

【００２５】次に本発明の実施の形態２である電圧比較
器列が４ビットの電圧比較を行う場合の動作について説
明する。４ビット動作制御回路３０、３ビット動作制御
回路３１、および２ビット動作制御回路３２を構成する
スイッチは、例えばビット数選択信号２５が１レベルの
時にはオン状態に、０レベルの時にはオフ状態になる。
電圧比較器１９は例えば動作制御信号２６が０レベルの
時には電圧比較動作を行い、前記動作制御信号２６が１
レベルの時には電圧比較動作を停止する。電圧比較器列
が４ビットの電圧比較を行うよう、動作制御回路２１に
ビット数選択信号Ｂ0〜Ｂ2（１００）が入力されると、
４ビット動作制御回路３０を構成するスイッチは全てオ
ン状態に、３ビット動作制御回路３１、２ビット動作制
御回路３２を構成するスイッチは全てオフ状態になる。
全ての電圧比較器１９には０レベルの動作制御信号が入
力され、各々の前記電圧比較器列１９はアナログ入力電
圧値Ｖinと基準電圧値ＶRi（ｉ＝１、２、３、・・・、
１５）との比較を行い、電圧比較結果Ｃiを出力する。
電圧比較器列が３ビットの電圧比較を行うよう、動作制
御回路２１にビット数選択信号Ｂ0〜Ｂ2（０１０）が入
力されると、３ビット動作制御回路３１を構成するスイ
ッチは全てオン状態に、４ビット動作制御回路３０、２
ビット動作制御回路３２を構成するスイッチは全てオフ
状態になる。基準電圧ＶR2j（ｊ＝１、２、３、・・
・、７）に接続された電圧比較器１９は０レベルの動作
制御信号が入力され電圧比較を行い、電圧比較結果Ｃ2j
を出力する。基準電圧ＶR(2j-1)に接続された電圧比較
器１９には１レベルの動作制御信号２６が入力され、電
圧比較動作を停止する。電圧比較器列が２ビットの電圧
比較を行うよう、動作制御回路２１にビット数選択信号
Ｂ0〜Ｂ2（００１）が入力されると、２ビット動作制御
回路３２を構成するスイッチは全てオン状態に、４ビッ
ト動作制御回路３０、３ビット動作制御回路３１を構成
するスイッチは全てオフ状態になる。基準電圧ＶR4l
（ｌ＝１、２、３）に接続された電圧比較器１９は０レ
ベルの動作制御信号が入力され電圧比較を行い、電圧比
較結果Ｃlを出力する。その他の基準電圧に接続された
電圧比較器１９には１レベルの動作制御信号２６が入力
され、電圧比較動作を停止する。以上が本発明の実施の
形態２である電圧比較器列の動作である。

【００２６】以上に述べたように、本発明の実施の形態
２に示した電圧比較器列によれば、システムが要求する
デジタル出力のビット数が変化する場合に、不要な電圧
比較器の動作を停止させることができるので、低消費電
力の電圧比較器列の実現が可能である。

【００２７】なお、本実施の形態では動作制御回路を構
成するスイッチが１レベルでオン状態に、０レベルでオ
フ状態になる場合について述べたが、スイッチのオン、
オフ制御の論理レベルは任意である。

【００２８】なお、本実施の形態では電圧比較器に入力
される動作制御信号が０レベルの時に前記電圧比較器が
動作を行い、１レベルの時に動作を停止する場合につい
て述べたが、前記電圧比較器の動作制御の論理レベルは
任意である。

【００２９】（実施の形態３）図３は本発明の実施の形
態３であり、（実施の形態２）に示した電圧比較器列に
用いられる電圧比較器の構成を示している。アナログ入
力電圧２７がスイッチＳＷ１を介して容量５４の一方の
端子に接続されている。基準電圧２８がスイッチＳＷ４
を介して前記容量５４の一方の端子と前記スイッチＳＷ
１の一方の端子の接続点に接続されている。前記スイッ
チＳＷ１、４の接続されていない前記容量５４の他方の
端子は反転増幅器５６の入力端子に接続されている。ス
イッチＳＷ２の一方の端子は前記容量５４と前記反転増
幅器５６の入力端子の接続点に接続されており、他方の
端子はスイッチＳＷ７の一方の端子に接続されている。
前記スイッチＳＷ７の他方の端子は前記反転増幅器５６
の出力端子に接続されている。容量５５の一方の端子は
前記反転増幅器５６の出力端子と前記スイッチＳＷ７の
接続点に接続され、他方の端子は反転増幅器５７の入力
端子に接続されている。スイッチＳＷ３の一方の端子は
前記反転増幅器５７の入力端子と前記容量５５の接続点
に接続され、他方の端子はスイッチ８の一方の端子に接
続されている。前記スイッチＳＷ８の他方の端子は前記
反転増幅器５７の出力端子に接続されており、前記反転
増幅器５７の出力端子より電圧比較結果２９が出力され
る。スイッチＳＷ５の一方の端子は前記反転増幅器５６
の入力端子に接続され、他方の端子は論理レベルのロー
レベルに固定されている。スイッチＳＷ６の一方の端子
は前記反転増幅器５７の入力端子に接続され、他方の端
子は論理レベルのローレベルに固定されている。動作制
御信号２６が前記スイッチＳＷ５、６に入力され、前記
動作制御信号２６の反転信号が前記スイッチＳＷ７、８
に入力される。以上が本発明の実施の形態３である電圧
比較器の構成である。

【００３０】次に本発明の実施の形態３である電圧比較
器の動作について説明する。電圧比較器が比較動作を行
う場合、動作制御信号２６には論理レベルのローレベル
が入力され、スイッチＳＷ５、６はオフ状態に、スイッ
チＳＷ７、８はオン状態に固定される。はじめにスイッ
チＳＷ１〜３はオン状態、ＳＷ４はオフ状態であり、ア
ナログ入力電圧２７が容量５４に接続されて、前記容量
５４の一方の端子はアナログ入力電圧値Ｖinになる。前
記容量５４の他方の端子は、反転増幅器５６の入力端子
と出力端子が短絡され、前記反転増幅器５６の入力電圧
対出力電圧の静特性において、入力電圧と出力電圧が等
しくなる電圧値Ｖa（以下オートゼロ電圧値と呼ぶ）に
なる。同様に反転増幅器５７の入力端子と出力端子の電
圧値はオートゼロ電圧Ｖaになる。次にスイッチＳＷ１
〜３はオフ状態になり、前記容量５４はアナログ入力電
圧値Ｖinとオートゼロ電圧値Ｖaの電圧差に応じた電荷
を保持する。次にスイッチＳＷ４がオン状態になると、
前記容量５４の一方の端子は基準電圧値ＶRiに変化す
る。このとき前記容量５４の蓄積電荷は保持された状態
であるので、反転増幅器５６の入力端子はオートゼロ電
圧値ＶａからＶRi−Ｖin（基準電圧値と保持されたアナ
ログ入力電圧値の差電圧）の電圧だけ変動する。反転増
幅器５６はオートゼロ電圧値Ｖaを中心に、ＶRi−Ｖin
の差電圧を増幅して出力する。反転増幅器５７も同様の
動作でオートゼロ電圧値Ｖaを中心に、前記反転増幅器
５６の出力電圧を増幅して出力する。以上のようにして
電圧比較動作が行われる。

【００３１】電圧比較器が比較動作を停止する場合は、
動作制御信号２６は論理レベルのハイレベルが入力さ
れ、スイッチＳＷ５、６はオン状態に、スイッチＳＷ
７、８はオフ状態に固定される。このとき反転増幅器５
６、５７の入力端子は論理レベルのローレベルに固定さ
れ、前記反転増幅器５６、５７の出力は論理レベルのハ
イレベルに固定される。以上が本発明の実施の形態３で
ある電圧比較器の動作である。

【００３２】なお、本実施の形態では反転増幅器が２段
である電圧比較器の構成を示したが、反転増幅器の段数
は任意の構成が可能である。

【００３３】（実施の形態４）図４は、実施の形態１に示す並列型Ａ／Ｄ変換器に用い
られる符号選択回路の構成を示している。 電圧比較結果
２９が４ビット符号選択回路３３、３ビット符号選択回
路３４、２ビット符号選択回路３５にそれぞれ入力され
る。４ビット符号選択回路３３は１６個の排他的論理和
回路と１６個のスイッチで構成され、各々の前記電圧比
較結果Ｃ1〜Ｃ15が各々の前記排他的論理和回路の入力
端子より入力される。各々の前記排他的論理和回路の出
力端子は各々の前記スイッチの一方の端子に接続されて
おり、各々の前記スイッチの他方の端子は符号選択信号
Ｐ0〜Ｐ15に接続されている。前記３ビット符号選択回
路３４は８個の排他的論理和回路と１６個のスイッチで
構成され、電圧比較結果Ｃ2（ｊ＝１、２、３、・・
・、７）が各々の前記排他的論理和回路の各々の入力端
子に入力される。各々の前記排他的論理和回路の出力端
子は８個の前記スイッチの一方の端子にそれぞれ接続さ
れており、８個の前記スイッチの他方の端子は符号選択
信号Ｐ2k（ｋ＝０、１、２、・・・、７）にそれぞれ接
続されている。残りの８個のスイッチの一方の端子は全
て論理レベルのローレベルに接続されており、他方の端
子は符号選択信号Ｐ(2k+1)にそれぞれ接続されている。
前記２ビット符号選択回路３５は４個の排他的論理和回
路と１６個のスイッチで構成され、電圧比較結果Ｃ4l
（ｌ＝１、２、３）が各々の前記排他的論理和回路に入
力される。各々の前記排他的論理和回路の出力端子は４
個の前記スイッチの一方の端子にそれぞれ接続されてお
り、４個の前記スイッチの他方の端子は符号選択信号Ｐ
4m（ｍ＝０、１、２、３）にそれぞれ接続されている。
残りの１２個のスイッチの一方の端子は全て論理レベル
のローレベルに接続されており、他方の端子は残りの符
号選択信号にそれぞれ接続されている。ビット数選択信
号Ｂ0、Ｂ1、Ｂ2はそれぞれ前記４ビット符号選択回路
３３を構成するスイッチ、３ビット符号選択回路３４を
構成するスイッチ、２ビット符号選択回路３４を構成す
るスイッチに入力される。以上が図４に示す本発明の実
施の形態４である符号選択回路の構成である。

【００３４】次に本発明の実施の形態４である符号選択
回路の動作について説明する。４ビット符号選択回路３
３、３ビット符号選択回路３４、および２ビット符号選
択回路３５を構成するスイッチは、例えばビット数選択
信号２５が１レベルの時にはオン状態に、０レベルの時
にはオフ状態になる。符号選択回路が４ビットの符号選
択動作を行うよう、前記ビット数選択信号Ｂ0〜Ｂ2（１
００）が入力されると、４ビット符号選択回路３３を構
成するスイッチは全てオン状態に、３ビット符号選択回
路３４、２ビット符号選択回路３５を構成するスイッチ
は全てオフ状態になる。前記４ビット符号選択回路３３
を構成する排他的論理和回路は電圧比較結果Ｃ1〜Ｃ15
の１レベルと０レベルの変化点のみが１レベル、その他
は０レベルである符号選択信号Ｐ0〜Ｐ15を出力する。
符号選択回路が３ビットの符号選択動作を行うよう、前
記ビット数選択信号Ｂ0〜Ｂ2（０１０）が入力される
と、３ビット符号選択回路３４を構成するスイッチは全
てオン状態に、４ビット符号選択回路３３、２ビット符
号選択回路３５を構成するスイッチは全てオフ状態にな
る。前記３ビット符号選択回路３４を構成する排他的論
理和回路は電圧比較結果Ｃ2iの１レベルと０レベルの変
化点のみが１レベル、その他は０レベルである符号選択
信号Ｐ2kを出力する。その他の符号選択信号Ｐ(2k+1)は
論理レベルのローレベル（０レベル）に固定される。符
号選択回路が２ビットの符号選択動作を行うよう、前記
ビット数選択信号Ｂ0〜Ｂ2（００１）が入力されると、
２ビット符号選択回路３５を構成するスイッチは全てオ
ン状態に、４ビット符号選択回路３３、３ビット符号選
択回路３４を構成するスイッチは全てオフ状態になる。
前記２ビット符号選択回路３５を構成する排他的論理和
回路は電圧比較結果Ｃ2lの１レベルと０レベルの変化点
のみが１レベル、その他は０レベルである符号選択信号
Ｐ2lを出力する。その他の符号選択信号は論理レベルの
ローレベル（０レベル）に固定される。以上が本発明の
実施の形態４である符号選択回路の動作である。

【００３５】なお、本実施の形態では符号選択回路が排
他的論理和回路で構成される場合を示したが、他の論理
回路でも構成が可能である。

【００３６】（実施の形態５）図５は、デジタル出力を２〜５ビットに変化させること
が可能な直並列型Ａ／Ｄ変換器の構成を示している。 基
準電圧２と基準電圧３の間に基準抵抗列及びスイッチ列
１２が接続されている。前記基準抵抗列及びスイッチ列
１２は前記基準電圧２〜３間の電位を抵抗値の等しい基
準抵抗Ｒ１〜３２によって３２等分している。前記抵抗
列及びスイッチ列１２におけるＳ１〜２８はスイッチで
あり、上位符号選択信号３６によりオン状態、オフ状態
を決定する。上位２ビットを決定する上位電圧比較器列
１３を構成する各々の電圧比較器６の一方の入力端子は
前記基準抵抗列及びスイッチ列１２の前記基準電圧２〜
３間の電位差を等電位に４分割した分割点に接続されて
おり、他方の入力端子はアナログ入力信号１に接続され
ている。前記上位電圧比較器列１３の出力端子は上位符
号選択回路１４に接続されており、前記上位符号選択回
路１４の出力端子は上位符号化回路１５に接続されてい
る。下位０〜３ビットを決定する下位電圧比較器列３７
を構成する各々の電圧比較器１９の一方の入力端子は、
前記基準抵抗列及びスイッチ列１２において前記基準電
圧２〜３、前記上位電圧比較器列１３の各々の電圧比較
器６が接続されている接続点間の電位差を前記基準抵抗
Ｒ１〜８、Ｒ９〜１６、Ｒ１７〜２４、Ｒ２５〜３２に
より等電位に８分割した各々の点に前記スイッチＳ１〜
７、Ｓ８〜１４、Ｓ１５〜２１、Ｓ２２〜２８を介して
接続されており、他方の入力端子は前記アナログ入力信
号１に接続されている。前記下位電圧比較器列３７の出
力端子は下位符号選択回路３９に接続されており、前記
下位符号選択回路３９の出力端子は下位符号化回路１８
に接続されている。前記上位符号化回路１５、前記下位
符号化回路１８の出力端子は符号合成回路５３の入力端
子に接続され、前記符号合成回路５３の出力端子よりデ
ジタル出力１１が出力される。ビット数制御信号２３が
ビット数制御回路２４に入力され、前記ビット数制御回
路２４の出力するビット数選択信号２５は前記下位電圧
比較器列３７を構成する下位動作制御回路３８、および
前記下位符号選択回路３９に入力される。前記下位動作
制御回路３８が出力する各々の動作制御信号２６は、前
記下位電圧比較器列３７を構成する各々の前記電圧比較
器１９に入力される。以上が本発明の実施の形態５であ
る直並列型Ａ／Ｄ変換器の構成である。

【００３７】次に、本発明の実施の形態５である直並列
型Ａ／Ｄ変換器の動作について説明する。まず第１の期
間で、上位電圧比較器列１３を構成する各々の電圧比較
器６、および下位電圧比較器列３７を構成する各々の電
圧比較器１９はアナログ入力信号１より入力されるアナ
ログ入力電圧値Ｖinを保持する。第２の期間で前記上位
電圧比較器列１３は前記アナログ入力信号電圧値Ｖinと
上位基準電圧値ＶC1〜ＶC3を比較し、上位電圧比較結果
ＣC1〜ＣC3を出力する。前記上位電圧比較結果ＣC1〜Ｃ
C3は上位符号選択回路１４に入力され、前記上位符号選
択回路１４は上位符号選択信号ＰC0〜ＰC3を出力する。
この期間で前記下位電圧比較器列３７は前記アナログ入
力電圧値Ｖinを保持している。前記上位符号選択回路１
４から出力される上位符号選択信号３６は上位符号化回
路１５に入力されると共に、基準抵抗列及びスイッチ列
１２におけるスイッチＳ１〜７、Ｓ８〜１４、Ｓ１５〜
２１、Ｓ２２〜２８のオン状態、オフ状態を決定し、前
記下位電圧比較器列３７に入力する下位基準電圧値ＶF1
〜ＶF7を切り替える。例えば、アナログ入力電圧値Ｖin
が上位基準電圧のＶC1とＶC2の間にある時（ＶC2＞Ｖin
＞ＶC1の時）、前記上位電圧比較器列１３より出力され
る上位電圧比較結果ＣC1〜ＣC3（１００）、前記上位符
号選択回路１４より出力される上位符号選択信号ＰC0〜
ＰC3（０１００）により、前記基準抵抗列及びスイッチ
列１２を構成する前記スイッチＳ８〜１４はオン状態
に、前記スイッチＳ１〜７、Ｓ１５〜２１、Ｓ２２〜２
８はオフ状態になる。その結果、下位基準電圧値ＶF1〜
ＶF7としてＶC1〜ＶC2間の電圧を基準抵抗Ｒ９〜１６に
より等電位に８分割した各々の電圧値が下位電圧比較器
列３７に入力される。第３の期間で下位電圧比較器列３
７は、保持していたアナログ入力電圧値Ｖinと前記基準
抵抗及びスイッチ列１２より入力された前記下位基準電
圧電圧ＶF1〜ＶF7を比較し、下位電圧比較結果ＣF1〜Ｃ
F7を出力する。前記下位電圧比較結果ＣF1〜ＣF7は下位
符号選択回路３９に入力され、前記下位符号選択回路３
９より出力される下位符号選択信号ＰF0〜ＰF7は下位符
号化回路１８に入力される。上位符号化回路１５が出力
する２ビットの上位２進コード、および下位符号化回路
１８が出力する０〜３ビットの下位２進コードは符号合
成回路５３により論理合成され、前記符号合成回路５３
より２〜５ビットのデジタル出力１１が出力される。ビ
ット数制御回路２４は入力されるビット数制御信号２３
に従い、下位電圧比較器列３７を構成する下位動作制御
回路３８、および下位符号選択回路３９にビット数選択
信号２５を入力する。前記下位動作制御回路３８は前記
ビット数選択信号２５に従い、動作制御信号２６を下位
電圧比較器列３７を構成する各々の電圧比較器１９に入
力する。各々の前記電圧比較器１９は各々の前記動作制
御信号２６に従い、０〜３ビットの電圧比較結果を出力
するように電圧比較動作を行うか、もしくは電圧比較動
作を停止する。前記下位符号選択回路３９は入力される
前記ビット数選択信号に従い、０〜３ビットに相当する
符号選択信号を出力する。以上が図５に示す本発明の実
施の形態５である直並列型Ａ／Ｄ変換器の動作である。

【００３８】なお、本実施の形態では、上位２ビット、
下位０〜３ビットの直並列型Ａ／Ｄ変換器の構成につい
て述べたが、上位のビット数、下位のビット数、および
デジタル出力のビット数は任意の設定が可能である。

【００３９】（実施の形態６）図６は、実施の形態５に示す直並列型Ａ／Ｄ変換器に用
いられる下位電圧比較器列の構成を示している。 アナロ
グ入力電圧２７が各々の電圧比較器１９の一方の入力端
子に入力され、下位基準電圧４０が各々の前記電圧比較
器１９の他方の入力端子にそれぞれ入力される。各々の
前記電圧比較器１９の出力端子より下位電圧比較結果４
１がそれぞれ出力される。ビット数選択信号２５が下位
動作制御回路３８を構成する下位３ビット動作制御回路
４３、下位２ビット動作制御回路４４、下位１ビット動
作制御回路４５、および下位０ビット動作制御回路４６
にそれぞれ入力される。前記下位３ビット動作制御回路
４３、下位２ビット動作制御回路４４、下位１ビット動
作制御回路４５、下位０ビット動作制御回路はそれぞれ
７個のスイッチで構成されており、論理レベルのローレ
ベル（０レベル）、もしくは論理レベルのハイレベル
（１レベル）が前記スイッチを介して動作制御信号２６
として各々の前記電圧比較器１９に入力される。以上が
図６に示す本発明の第６の実施の形態である下位電圧比
較器列の構成である。

【００４０】次に本発明の第６の実施の形態である下位
電圧比較器列が下位電圧比較を行う場合の動作について
説明する。下位３ビット動作制御回路４３、下位２ビッ
ト動作制御回路４４、下位１ビット動作制御回路４５、
および下位０ビット動作制御回路４６を構成するスイッ
チは、例えばビット数選択信号２５が１レベルの時には
オン状態に、０レベルの時にはオフ状態になる。電圧比
較器１９は動作制御信号２６が０レベルの時には電圧比
較動作を行い、前記動作制御信号２６が１レベルの時に
は電圧比較動作を停止する。下位電圧比較器列が３ビッ
トの電圧比較を行うよう、下位動作制御回路３８に前記
ビット数選択信号Ｂ0〜Ｂ3（１０００）が入力される
と、下位３ビット動作制御回路４３を構成するスイッチ
は全てオン状態に、下位２ビット動作制御回路４４、下
位１ビット動作制御回路４５、下位０ビット動作制御回
路４６を構成するスイッチは全てオフ状態になる。全て
の電圧比較器１９には０レベルの動作制御信号２６が入
力され、各々の前記電圧比較器列１９はアナログ入力電
圧値Ｖinと基準電圧値ＶF1〜ＶF7との比較を行い、電圧
比較結果ＣF1〜ＣF7を出力する。下位電圧比較器列が２
ビットの電圧比較を行うよう、下位動作制御回路３８に
ビット数選択信号Ｂ0〜Ｂ3（０１００）が入力される
と、下位２ビット動作制御回路４４を構成するスイッチ
は全てオン状態に、下位３ビット動作制御回路４３、下
位１ビット動作制御回路４５、下位０ビット動作制御回
路４６を構成するスイッチは全てオフ状態になる。基準
電圧ＶF2、ＶF4、ＶF6に接続された電圧比較器１９は０
レベルの動作制御信号２６が入力され電圧比較を行い、
電圧比較結果ＣF2、ＣF4、ＣF6を出力する。基準電圧Ｖ
F1、ＶF3、ＶF5、ＶF7に接続された電圧比較器１９は１
レベルの動作制御信号２６が入力され電圧比較動作を停
止する。下位電圧比較器列が１ビットの電圧比較を行う
よう、下位動作制御回路３８にビット数選択信号Ｂ0〜
Ｂ3（００１０）が入力されると、下位１ビット動作制
御回路４５を構成するスイッチは全てオン状態に、下位
３ビット動作制御回路４３、下位２ビット動作制御回路
４４、下位０ビット動作制御回路４６を構成するスイッ
チは全てオフ状態になる。基準電圧ＶF4に接続された電
圧比較器１９は０レベルの動作制御信号２６が入力され
電圧比較を行い、電圧比較結果ＣF4を出力する。その他
の基準電圧に接続された電圧比較器１９は１レベルの動
作制御信号２６が入力され電圧比較動作を停止する。下
位電圧比較器列が動作を行わないよう、下位動作制御回
路４２にビット数選択信号Ｂ0〜Ｂ3（０００１）が入力
されると、下位０ビット動作制御回路４６を構成するス
イッチは全てオン状態に、下位３ビット動作制御回路４
３、下位２ビット動作制御回路４４、下位１ビット動作
制御回路４５を構成するスイッチは全てオフ状態にな
る。全ての電圧比較器１９は１レベルの動作制御信号２
６が入力され、電圧比較動作を停止する。以上が本発明
の第６の実施の形態である下位電圧比較器列の動作であ
る。

【００４１】以上に述べたように、本発明の実施の形態
２に示した電圧比較器によれば、システムが要求するデ
ジタル出力のビット数が変化する場合に、不要な電圧比
較器の動作を停止させることができるので、低消費電力
の電圧比較器の実現が可能である。

【００４２】なお、本実施の形態では動作制御回路を構
成するスイッチが１レベルでオン状態に、０レベルでオ
フ状態になる場合について述べたが、スイッチのオン、
オフ制御の論理レベルは任意である。

【００４３】なお、本実施の形態では電圧比較器に入力
される動作制御信号が０レベルの時に前記電圧比較器が
動作を行い、１レベルの時に動作を停止する場合につい
て述べたが、前記電圧比較器の動作制御の論理レベルは
任意である。

【００４４】（実施の形態７）図７は、実施の形態５に示す直並列型Ａ／Ｄ変換器に用
いられる下位符号選択回路の構成を示している。 下位電
圧比較結果４１が下位３ビット符号選択回路４８、下位
２ビット符号選択回路４９、下位１ビット符号選択回路
５０にそれぞれ入力される。前記下位３ビット符号選択
回路４７は８個の排他的論理和回路と８個のスイッチで
構成され、各々の前記下位電圧比較結果ＣF1〜ＣF7が各
々の前記排他的論理和回路の入力端子より入力される。
各々の前記排他的論理和回路の出力端子は各々の前記ス
イッチの一方の端子に接続されており、各々の前記スイ
ッチの他方の端子は下位符号選択信号ＰF0〜ＰF8に接続
されている。前記下位２ビット符号選択回路４９は４個
の排他的論理和回路と８個のスイッチで構成され、下位
電圧比較結果ＣF2、ＣF4、ＣF6が各々の前記排他的論理
和回路の各々の入力端子に入力される。各々の前記排他
的論理和回路の出力端子は４個の前記スイッチの一方の
端子にそれぞれ接続されており、４個の前記スイッチの
他方の端子は符号選択信号ＰF0、ＰF2、ＰF4、ＰF6にそ
れぞれ接続されている。残りの４個のスイッチの一方の
端子は全て論理レベルのローレベルに接続されており、
他方の端子は下位符号選択信号ＰF1、ＰF3、ＰF5、ＰF7
にそれぞれ接続されている。前記下位１ビット符号選択
回路５０は２個の排他的論理和回路と８個のスイッチで
構成され、下位電圧比較結果ＣF4が各々の前記排他的論
理和回路に入力される。各々の前記排他的論理和回路の
出力端子は２個の前記スイッチの一方の端子にそれぞれ
接続されており、２個の前記スイッチの他方の端子は符
号選択信号ＰF0、ＰF4にそれぞれ接続されている。残り
の６個のスイッチの一方の端子はすべて論理レベルのロ
ーレベルに接続されており、他方の端子は残りの符号選
択信号にそれぞれ接続されている。下位０ビット符号選
択回路５１は８個のスイッチで構成されている。１個の
前記スイッチの一方の端子は論理レベルのハイレベルに
接続されており、他方の端子は下位符号選択信号ＰF0に
接続されている。残りの７個のスイッチの一方の端子は
全て論理レベルのローレベルに接続されており、他方の
端子は下位符号選択信号ＰF1〜ＰF7にそれぞれ接続され
ている。ビット数選択信号Ｂ0、Ｂ1、Ｂ2、Ｂ3はそれぞ
れ前記下位３ビット符号選択回路４８を構成するスイッ
チ、前記下位２ビット符号選択回路４９を構成するスイ
ッチ、前記下位１ビット符号選択回路５０を構成するス
イッチ、および前記下位０ビット符号選択回路５１を構
成するスイッチにそれぞれ入力される。以上が図７に示
す本発明の実施の形態７である下位符号選択回路の構成
である。

【００４５】次に本発明の実施の形態７である下位符号
選択回路の動作について説明する。下位３ビット符号選
択回路４８、下位２ビット符号選択回路４９、下位１ビ
ット符号選択回路５０、および下位０ビット符号選択回
路５１を構成するスイッチは、例えばビット数選択信号
２５が１レベルの時にはオン状態に、０レベルの時には
オフ状態になる。符号選択回路が３ビットの符号選択動
作を行うよう、前記ビット数選択信号Ｂ0〜Ｂ3（１００
０）が入力されると、前記下位３ビット符号選択回路４
８を構成するスイッチは全てオン状態に、その他のスイ
ッチは全てオフ状態になる。前記下位３ビット符号選択
回路４８を構成する排他的論理和回路は電圧比較結果Ｃ
F1〜ＣF7の１レベルと０レベルの変化点のみが１レベ
ル、その他は０レベルである符号選択信号ＰF0〜ＰF8を
出力する。符号選択回路が２ビットの符号選択動作を行
うよう、前記ビット数選択信号Ｂ0〜Ｂ3（０１００）が
入力されると、前記下位２ビット符号選択回路４９を構
成するスイッチは全てオン状態に、その他のスイッチは
全てオフ状態になる。前記下位２ビット符号選択回路４
９を構成する排他的論理和回路は電圧比較結果ＣF2、Ｃ
F4、ＣF6の１レベルと０レベルの変化点のみが１レベ
ル、その他は０レベルである符号選択信号ＰF0、ＰF2、
ＰF4、ＰF6を出力する。その他の符号選択信号ＰF1、Ｐ
F3、ＰF5、ＰF7は論理レベルのローレベル（０レベル）
に固定される。符号選択回路が１ビットの符号選択動作
を行うよう、前記ビット数選択信号Ｂ0〜Ｂ3（００１
０）が入力されると、前記下位１ビット符号選択回路５
０を構成するスイッチは全てオン状態に、その他のスイ
ッチは全てオフ状態になる。前記下位１ビット符号選択
回路５０を構成する排他的論理和回路は電圧比較結果Ｃ
F4が０レベルのときは符号選択信号ＰF0、ＰF4（１０）
を出力し、前記電圧比較結果ＣF4が１レベルのときは前
記符号選択信号ＰF0、ＰF4（０１）を出力する。その他
の符号選択信号は論理レベルのローレベル（０レベル）
に固定される。符号選択回路が符号選択動作を行わない
よう、前記ビット数選択信号Ｂ0〜Ｂ3（０００１）が入
力されると、前記下位０ビット符号選択回路５１を構成
するスイッチは全てオン状態に、その他のスイッチは全
てオフ状態になる。前記下位０ビット符号選択回路５１
により符号選択信号ＰF0は１レベルに、符号選択信号Ｐ
F1〜ＰF7は０レベルに固定される。以上が本発明の実施
の形態７である下位符号選択回路の動作である。

【００４６】なお、本実施の形態では符号選択回路が排
他的論理和回路およびスイッチで構成される場合を示し
たが、他の論理回路でも構成が可能である。

【００４７】（実施の形態８）図８は本発明の実施の形
態８であり、本発明のＡ／Ｄ変換器に用いられるビット
数制御回路の構成を示している。ビット数制御信号Ａ0
が第１、３番目の反転論理和回路の一方の入力端子に入
力される。前記ビット数制御信号Ａ0の反転信号が第
２、４番目の反転論理和回路の一方の入力端子に入力さ
れる。ビット数制御信号Ａ1が第１、２番目の反転論理
和回路の他方の入力端子に入力される。前記ビット数制
御信号Ａ1の反転信号が第３、４番目の反転論理和回路
の他方の入力端子に入力される。第１〜４番目の前記反
転論理和回路の出力端子より、ビット数選択信号Ｂ0〜
Ｂ3がそれぞれ出力される。以上が本発明の実施の形態
８であるビット数制御回路の構成である。

【００４８】次に本発明の実施の形態８であるビット数
制御回路の動作について説明する。ビット数制御信号Ａ
0、Ａ1に（００）が入力されると、第１番目の反転論理
和回路の出力のみが１レベル、その他の反転論理和回路
の出力が全て０レベルであるビット数選択信号Ｂ0〜Ｂ3
（１０００）が出力される。ビット数制御信号Ａ0、Ａ1
に（１０）が入力されると、第２番目の反転論理和回路
の出力のみが１レベル、その他の反転論理和回路の出力
が全て０レベルであるビット数選択信号Ｂ0〜Ｂ3（０１
００）が出力される。ビット数制御信号Ａ0、Ａ1に（０
１）が入力されると、第３番目の反転論理和回路の出力
のみが１レベル、その他の反転論理和回路の出力が全て
０レベルであるビット数選択信号Ｂ0〜Ｂ3（００１０）
が出力される。ビット数制御信号Ａ0、Ａ1に（１１）が
入力されると、第４番目の反転論理和回路の出力のみが
１レベル、その他の反転論理和回路の出力が全て０レベ
ルであるビット数選択信号Ｂ0〜Ｂ3（０００１）が出力
される。以上が本発明の実施の形態８であるビット数選
択回路の動作である。

【００４９】なお、本実施の形態では反転論理和回路を
用いた場合のビット数制御回路について述べたが、他の
論理回路を用いた構成も可能である。

【００５０】

【発明の効果】本発明のＡ／Ｄ変換器によれば、システ
ムの要求するＡ／Ｄ変換器のビット数が変化した場合に
も、必要な電圧比較器のみを動作させ、不必要な電圧比
較器の動作を停止させることにより、低消費電力動作の
Ａ／Ｄ変換器を実現することが可能である。

【図面の簡単な説明】

【図１】本発明の実施の形態１である並列型Ａ／Ｄ変換
器の構成図

【図２】本発明の実施の形態２である電圧比較器列の構
成図

【図３】本発明の実施の形態３である電圧比較器の構成
図

【図４】本発明の実施の形態４である符号選択回路の構
成図

【図５】本発明の実施の形態５である直並列型Ａ／Ｄ変
換器の構成図

【図６】本発明の実施の形態６である下位電圧比較器列
の構成図

【図７】本発明の実施の形態７である下位符号選択回路
の構成図

【図８】本発明の実施の形態８であるビット数制御回路
の構成図

【図９】従来の並列型Ａ／Ｄ変換器の構成図

【図１０】従来の直並列型Ａ／Ｄ変換器の構成図

【符号の説明】

１ アナログ入力信号 ２，３ 基準電圧 ４ 基準抵抗 ５ 基準抵抗列 ６，１９ 電圧比較器 ７，２０ 電圧比較器列 ８，２２ 符号選択回路 ９ 符号化回路 １０ 符号変換回路 １１ デジタル出力 １２ 基準抵抗列及びスイッチ列 １３ 上位電圧比較器列 １４ 上位符号選択回路 １５ 上位符号化回路 １６，３７ 下位電圧比較器列 １７，３９ 下位符号選択回路 １８ 下位符号化回路 ２１ 動作制御回路 ２３ ビット数制御信号 ２４ ビット数制御回路 ２５ ビット数選択信号 ２６ 動作制御信号 ２７ アナログ入力電圧 ２８ 基準電圧 ２９ 電圧比較結果 ３０ ４ビット動作制御回路 ３１ ３ビット動作制御回路 ３２ ２ビット動作制御回路 ３３ ４ビット符号選択回路 ３４ ３ビット符号選択回路 ３５ ２ビット符号選択回路 ３６ 上位符号選択信号 ３８ 下位動作制御回路 ４０ 下位基準電圧 ４１ 下位電圧比較結果 ４２ 符号選択信号 ４３ 下位３ビット動作制御回路 ４４ 下位２ビット動作制御回路 ４５ 下位１ビット動作制御回路 ４６ 下位０ビット動作制御回路 ４８ 下位３ビット符号選択回路 ４９ 下位２ビット符号選択回路 ５０ 下位１ビット符号選択回路 ５１ 下位０ビット符号選択回路 ５２ 下位符号選択信号 ５３ 符号合成回路 ５４，５５ 容量 ５６，５７ 反転増幅器

───────────────────────────────────────────────────── フロントページの続き (72)発明者 新出 弘紀 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 平６−85672（ＪＰ，Ａ) 特開 平１−176119（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 1/00 - 1/88

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 時間の経過とともに任意に変動するアナ
   ログ電圧値を入力してデジタル値に変換するために、前
   記アナログ電圧値と複数の比較参照電圧値を比較して比
   較結果を出力する複数の電圧比較器で構成される電圧比
   較器列と、 前記電圧比較器列の前記比較結果を入力として符号選択
   信号を出力する符号選択回路と、 前記符号選択回路の符号選択信号により選択された２進
   コードを出力する符号化回路と、 前記符号化回路より出力される前記２進コードを変換し
   て前記デジタル値を出力する符号変換回路とを有するＡ
   ／Ｄ変換器において、 出力すべきデジタル値のビット数を選択するためのビッ
   ト数制御信号に従い、ビット数選択信号を出力するビッ
   ト数制御回路と、前記電圧比較器列は、 複数の電圧比較器と、 前記複数の電圧比較器に比較動作させるか動作停止させ
   る かを示す動作制御信号を伝送し電圧比較器の動作
   制御を行う 動作制御回路が選択可能数分 備えられ、 一の動作制御回路は、選択可能なビット数のうちの一の
   ビット数での比較に際して必要な比較器か否かを、前記
   比較動作させるか動作停止させるかを示す動作制御信号
   として伝送するものであり、 前記ビット数制御回路が出力するビット数選択回路によ
   り前記動作制御回路のいずれか一つが選択されることを
   特徴とするＡ／Ｄ変換器。
2. 【請求項２】 前記符号選択回路は、 入力する電圧比較結果から境界位置を検出し該位置を符
   号選択信号として出力する符号選択回路が選択可能数分
   備えられ、一の符号選択回路に入力される電圧比較結果
   は、選択可能なビット数のうちの一のビット数での出力
   に際して比較動作している電圧比較器の出力よりなるも
   のであり、前記ビット数制御回路が出力 するビット数選
   択信号により、前記符号選択回路のいずれか１つが選択
   されることにより、出力すべきデジタル値のビット数に
   応じた符号選択信号を出力することを特徴とする請求項
   １記載のＡ／Ｄ変換器。
3. 【請求項３】 時間の経過とともに任意に変動するアナ
   ログ電圧値を入力してデジタル値に変換するために、前
   記アナログ電圧値と第１の参照電圧を比較し、第１の比
   較結果を出力するための第１の電圧比較器列と、 前記第１の電圧比較器列の前記第１の比較結果を入力と
   して第１の符号選択信号を出力する第１の符号選択回路
   と、 前記第１の符号選択回路の出力する前記第１の符号選択
   信号により選択された第１の２進コードを出力する第１
   の符号化回路と、 前記アナログ電圧値と第２の参照電圧を比較し、第２の
   比較結果を出力するための第２の電圧比較器列と、 前記第２の電圧比較器の前記第２の比較結果を入力とし
   て第２の符号選択信号を出力する第２の符号選択回路
   と、 前記第２の符号選択回路の出力する前記第２の符号選択
   信号により選択された第２の２進コードを出力する第２
   の符号化回路を有し、 前記第１の２進コードと前記第２の２進コードを演算
   し、Ａ／Ｄ変換器のデジタル値とする符号合成回路で構
   成されるＡ／Ｄ変換器において、 出力すべきデジタル値のビット数を選択するためのビッ
   ト数制御信号に従い、ビット数選択信号を出力するビッ
   ト数制御回路を有し、前記第２の電圧比較器列は、 複数の電圧比較器と、 前記複数の電圧比較器に比較動作させるか動作停止させ
   る かを示す動作制御信号を伝送し電圧比較器の動作
   制御を行う 動作制御回路が選択可能数分 備えられ、 一の動作制御回路は、選択可能なビット数のうちの一の
   ビット数での比較に際して必要な比較器か否かを、前記
   比較動作させるか動作停止させるかを示す動作制御信号
   として伝送するものであり、 前記ビット数制御回路が出力するビット数選択回路によ
   り前記動作制御回路のいずれか一つが選択されることを
   特徴とするＡ／Ｄ変換器。
4. 【請求項４】 前記第２の符号選択回路は、 入力する電圧比較結果から境界位置を検出し該位置を符
   号選択信号として出力する符号選択回路が選択可能数分
   備えられ、一の符号選択回路に入力される電圧比較結果
   は、選択可能なビット数のうちの一のビット数での出力
   に際して比較動作している電圧比較器の出力よりなるも
   のであり、前記ビット数制御回路が出力するビット数選
   択信号により、前記符号選択回路のいずれか１つが選択
   されることにより、出力すべきデジタル値のビット数に
   応じた符号選択信号を出力することを特徴とする請求項
   ３記載のＡ／Ｄ変換器。