JP3147701B2 - Ｄ／ａ変換装置 - Google Patents
Ｄ／ａ変換装置Info
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- JP3147701B2 JP3147701B2 JP05892295A JP5892295A JP3147701B2 JP 3147701 B2 JP3147701 B2 JP 3147701B2 JP 05892295 A JP05892295 A JP 05892295A JP 5892295 A JP5892295 A JP 5892295A JP 3147701 B2 JP3147701 B2 JP 3147701B2
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Description
【０００１】
【産業上の利用分野】本発明はディジタル信号をアナロ
グ信号に変換するＤ／Ａ（ディジタル／アナログ）変換
装置に関するものである。
グ信号に変換するＤ／Ａ（ディジタル／アナログ）変換
装置に関するものである。
【０００２】
【従来の技術】複数個の１ビットＤ／Ａ変換器を用い、
その１ビットＤ／Ａ変換器列を循環するようにしたＤ／
Ａ変換方式（以下、循環型１ビットＤ／Ａ変換器と呼
ぶ）について図４を用いて説明する。なお、この技術に
ついては「電子情報通信学会技術研究報告 Vol.94 No.
116 pp.63-70 (CAS94-9) 1994年6月」にその記載があ
る。
その１ビットＤ／Ａ変換器列を循環するようにしたＤ／
Ａ変換方式（以下、循環型１ビットＤ／Ａ変換器と呼
ぶ）について図４を用いて説明する。なお、この技術に
ついては「電子情報通信学会技術研究報告 Vol.94 No.
116 pp.63-70 (CAS94-9) 1994年6月」にその記載があ
る。
【０００３】図４は従来の循環型１ビットＤ／Ａ変換器
を用いたＤ／Ａ変換装置の構成を表すブロック図であ
る。ディジタルフィルタ１０は、入力されたディジタル
信号のサンプリング周波数fsを６４倍にするものであ
る。ノイズシェーパ１１は、ディジタルフィルタ１０か
ら出力されるディジタル信号の量子化ノイズの周波数特
性に微分特性を持たせるものである。ここでは３次特性
のノイズシェーパとし、入力Ｘに対する出力Ｙは（数
１）で表されるものとする。
を用いたＤ／Ａ変換装置の構成を表すブロック図であ
る。ディジタルフィルタ１０は、入力されたディジタル
信号のサンプリング周波数fsを６４倍にするものであ
る。ノイズシェーパ１１は、ディジタルフィルタ１０か
ら出力されるディジタル信号の量子化ノイズの周波数特
性に微分特性を持たせるものである。ここでは３次特性
のノイズシェーパとし、入力Ｘに対する出力Ｙは（数
１）で表されるものとする。
【０００４】
【数１】
【０００５】また、出力Ｙは１１（＝ｐ）階調の出力を
持つ。デコーダ１２０は、ノイズシェーパ１１から出力
されるディジタル信号に対応して１０（＝ｍ＝ｐ−１）
個の１ビット信号列を出力するものである。１ビットＤ
／Ａ変換器列１３０は、相対誤差のない１０個の１ビッ
トＤ／Ａ変換器１３１〜１３５（ＤＡＣ１３１〜ＤＡＣ
１３５）で構成される。加算器１４０は、１ビットＤ／
Ａ変換器列１３０から出力される１０個のアナログ信号
を総合し、アナログ信号として出力する。１ビットＤ／
Ａ変換器列１３０と加算器１４０を用いてＤ／Ａ変換回
路１５０は構成される。図４のＤ／Ａ変換装置は、ディ
ジタルフィルタ１０とノイズシェーパ１１によりディジ
タル入力信号をサンプリング周波数６４fs、１１階調と
したのちに、デコーダ１２０で１０個の１ビット信号列
に変換する。図４のデコーダ１２０の一例を図５に示
す。図５で、ポインタ３００は、入力信号の累算値の剰
余を出力するものである。ＲＯＭ（読み出し専用メモ
リ）３１０は、入力信号を下位、ポインタ３００の出力
を上位とするアドレスに対応して１０ビットのデータを
出力するものである。図５の動作を説明すると、まずポ
インタ３００は図４のノイズシェーパ１１から出力され
る１１階調の信号（０〜１０）を累算し、１０の剰余を
求め出力する。従って該出力は０〜９の１０通りとな
る。次に入力信号を下位、ポインタ３００の出力信号を
上位とするアドレスをＲＯＭ３１０に入力し、１０ビッ
トのデータを得る。この１０ビットのデータは、１ビッ
ト信号１０個を表すものである。この時のアドレス（１
０進数）とデータ（２進数）の関係を（表１）に示す。
持つ。デコーダ１２０は、ノイズシェーパ１１から出力
されるディジタル信号に対応して１０（＝ｍ＝ｐ−１）
個の１ビット信号列を出力するものである。１ビットＤ
／Ａ変換器列１３０は、相対誤差のない１０個の１ビッ
トＤ／Ａ変換器１３１〜１３５（ＤＡＣ１３１〜ＤＡＣ
１３５）で構成される。加算器１４０は、１ビットＤ／
Ａ変換器列１３０から出力される１０個のアナログ信号
を総合し、アナログ信号として出力する。１ビットＤ／
Ａ変換器列１３０と加算器１４０を用いてＤ／Ａ変換回
路１５０は構成される。図４のＤ／Ａ変換装置は、ディ
ジタルフィルタ１０とノイズシェーパ１１によりディジ
タル入力信号をサンプリング周波数６４fs、１１階調と
したのちに、デコーダ１２０で１０個の１ビット信号列
に変換する。図４のデコーダ１２０の一例を図５に示
す。図５で、ポインタ３００は、入力信号の累算値の剰
余を出力するものである。ＲＯＭ（読み出し専用メモ
リ）３１０は、入力信号を下位、ポインタ３００の出力
を上位とするアドレスに対応して１０ビットのデータを
出力するものである。図５の動作を説明すると、まずポ
インタ３００は図４のノイズシェーパ１１から出力され
る１１階調の信号（０〜１０）を累算し、１０の剰余を
求め出力する。従って該出力は０〜９の１０通りとな
る。次に入力信号を下位、ポインタ３００の出力信号を
上位とするアドレスをＲＯＭ３１０に入力し、１０ビッ
トのデータを得る。この１０ビットのデータは、１ビッ
ト信号１０個を表すものである。この時のアドレス（１
０進数）とデータ（２進数）の関係を（表１）に示す。
【０００６】
【表１】
【０００７】（表１）を説明すると、１０ビットのデー
タはアドレス下位即ち入力信号の数値と同じ数だけ
“１”となっており、各ビットの総和が入力信号に等し
くなるようになっている。また、アドレス上位即ちポイ
ンタ３００の出力信号の数値が示すだけ左にシフトさ
れ、あふれた桁は右から現れるように巡回して、出力に
使用するＤＡＣ１３１〜ＤＡＣ１３５を割り当てる。
（表１）のようにＲＯＭ３１０を定義することにより、
例えば（表２）のようにデータが出力される。
タはアドレス下位即ち入力信号の数値と同じ数だけ
“１”となっており、各ビットの総和が入力信号に等し
くなるようになっている。また、アドレス上位即ちポイ
ンタ３００の出力信号の数値が示すだけ左にシフトさ
れ、あふれた桁は右から現れるように巡回して、出力に
使用するＤＡＣ１３１〜ＤＡＣ１３５を割り当てる。
（表１）のようにＲＯＭ３１０を定義することにより、
例えば（表２）のようにデータが出力される。
【０００８】
【表２】
【０００９】（表２）からも判るように入力信号の数値
と同じ数だけの“１”が１０ビットデータを巡回するよ
うに出力されている。このようにしてデコードされた信
号は、Ｄ／Ａ変換回路１５０でアナログ信号に変換さ
れ、ディジタル信号をより高いサンプリング周波数でア
ナログ信号に変換するオーバーサンプリング型のＤ／Ａ
変換装置となっている。
と同じ数だけの“１”が１０ビットデータを巡回するよ
うに出力されている。このようにしてデコードされた信
号は、Ｄ／Ａ変換回路１５０でアナログ信号に変換さ
れ、ディジタル信号をより高いサンプリング周波数でア
ナログ信号に変換するオーバーサンプリング型のＤ／Ａ
変換装置となっている。
【００１０】
【発明が解決しようとする課題】しかし、上記回路構成
に於いて、デコーダの１ビット信号列の数、及び１ビッ
トＤ／Ａ変換器の数は１０なので、微小ディジタル信号
もしくは、特定のオフセットを持った微小ディジタル信
号という特殊な信号が入力されたとき、割り当てられる
１ビットＤ／Ａ変換器列は特定の周期を持って循環する
ことになる。例えば、微小ディジタル信号が入力された
とき、割り当てられる１ビットＤ／Ａ変換器は（表３）
が示すような特定の周期を持って循環し、１ビットＤ／
Ａ変換器間の出力にバラツキがある場合、周期的なノイ
ズが発生するという問題点を有していた。
に於いて、デコーダの１ビット信号列の数、及び１ビッ
トＤ／Ａ変換器の数は１０なので、微小ディジタル信号
もしくは、特定のオフセットを持った微小ディジタル信
号という特殊な信号が入力されたとき、割り当てられる
１ビットＤ／Ａ変換器列は特定の周期を持って循環する
ことになる。例えば、微小ディジタル信号が入力された
とき、割り当てられる１ビットＤ／Ａ変換器は（表３）
が示すような特定の周期を持って循環し、１ビットＤ／
Ａ変換器間の出力にバラツキがある場合、周期的なノイ
ズが発生するという問題点を有していた。
【００１１】
【表３】
【００１２】本発明は上記従来の問題点を解決するもの
で、オフセットを持った微小ディジタル信号が入力され
たとき、１ビットＤ／Ａ変換器間の相対誤差がある場合
でも、周期的なノイズを発生しないＤ／Ａ変換装置を提
供することを目的とする。
で、オフセットを持った微小ディジタル信号が入力され
たとき、１ビットＤ／Ａ変換器間の相対誤差がある場合
でも、周期的なノイズを発生しないＤ／Ａ変換装置を提
供することを目的とする。
【００１３】
【課題を解決するための手段】本発明は、入力されたデ
ィジタル信号を所定のｐ階調に圧縮するノイズシェーパ
と、ノイズシェーパの出力を対応したｍ個の１ビット信
号列に変換するデコーダと、デコーダの出力をアナログ
信号に変換するｍ個の１ビットＤ／Ａ変換器と、１ビッ
トＤ／Ａ変換器のｍ個の出力を総合する加算器とを備
え、１ビットＤ／Ａ変換器の数ｍをｐ階調以上の素数叉
は奇数としたものである。
ィジタル信号を所定のｐ階調に圧縮するノイズシェーパ
と、ノイズシェーパの出力を対応したｍ個の１ビット信
号列に変換するデコーダと、デコーダの出力をアナログ
信号に変換するｍ個の１ビットＤ／Ａ変換器と、１ビッ
トＤ／Ａ変換器のｍ個の出力を総合する加算器とを備
え、１ビットＤ／Ａ変換器の数ｍをｐ階調以上の素数叉
は奇数としたものである。
【００１４】
【作用】上記回路構成に於いて、微小ディジタル信号が
入力されたとき、デコーダにより割り当てられる１ビッ
トＤ／Ａ変換器は徐々に出力に使用する１ビットＤ／Ａ
変換器を変え、特定の周期で１ビットＤ／Ａ変換器列が
循環するはない。このことにより、微小なディジタル信
号を入力した時でも１ビットＤ／Ａ変換器間の相対誤差
に起因した周期的ノイズは発生しない。
入力されたとき、デコーダにより割り当てられる１ビッ
トＤ／Ａ変換器は徐々に出力に使用する１ビットＤ／Ａ
変換器を変え、特定の周期で１ビットＤ／Ａ変換器列が
循環するはない。このことにより、微小なディジタル信
号を入力した時でも１ビットＤ／Ａ変換器間の相対誤差
に起因した周期的ノイズは発生しない。
【００１５】
【実施例】以下本発明の実施例について図面を参照しな
がら説明する。
がら説明する。
【００１６】図１は本発明によるＤ／Ａ変換装置の一実
施例を表すブロック図である。図１で、１０はディジタ
ルフィルタ、１１はノイズシェーパ、１２はデコーダ、
１３は１ビットＤ／Ａ変換器列、１３１〜１３５は１ビ
ットＤ／Ａ変換器、１４は加算器、１５はＤ／Ａ変換回
路であり、ディジタルフィルタ１０及びノイズシェーパ
１１はともに図４で示したものと同一の構成・機能を有
する。図１のＤ／Ａ変換装置は、ディジタルフィルタ１
０とノイズシェーパ１１によりディジタル入力信号をサ
ンプリング周波数６４fs、１１（＝ｐ）階調としたのち
に、デコーダ１２で１１（＝ｍ）個の１ビット信号と
し、さらにＤ／Ａ変換回路１５でアナログ信号に変換す
るものであり、ディジタル信号をより高いサンプリング
周波数でアナログ信号に変換するいわゆるオーバーサン
プリング型のＤ／Ａ変換装置となっている。
施例を表すブロック図である。図１で、１０はディジタ
ルフィルタ、１１はノイズシェーパ、１２はデコーダ、
１３は１ビットＤ／Ａ変換器列、１３１〜１３５は１ビ
ットＤ／Ａ変換器、１４は加算器、１５はＤ／Ａ変換回
路であり、ディジタルフィルタ１０及びノイズシェーパ
１１はともに図４で示したものと同一の構成・機能を有
する。図１のＤ／Ａ変換装置は、ディジタルフィルタ１
０とノイズシェーパ１１によりディジタル入力信号をサ
ンプリング周波数６４fs、１１（＝ｐ）階調としたのち
に、デコーダ１２で１１（＝ｍ）個の１ビット信号と
し、さらにＤ／Ａ変換回路１５でアナログ信号に変換す
るものであり、ディジタル信号をより高いサンプリング
周波数でアナログ信号に変換するいわゆるオーバーサン
プリング型のＤ／Ａ変換装置となっている。
【００１７】図１のＤ／Ａ変換回路１５の一例を図２に
示す。図２で、１３は１ビットＤ／Ａ変換器列、１３１
〜１３４は１ビットＤ／Ａ変換器、１４は加算器、１５
はＤ／Ａ変換回路であり、それぞれ図１に対応してい
る。２０はインバータであり、１ビット入力信号を緩衝
し反転して出力する。２１、２２は抵抗器、２３はオペ
アンプである。図２の動作を説明すると、まずオペアン
プ２３の＋入力端子は接地されており、−入力端子は仮
想接地点となっている。また１ビット入力信号はインバ
ータ２０、抵抗器２１を介して全てオペアンプ２３の−
入力端子に接続され、さらに抵抗器２２を介してオペア
ンプ２３の出力端子に接続され、抵抗器２１、２２によ
る電流加算回路を構成している。いま、ＤＡＣ１３１の
抵抗器２１の抵抗値をＲ1、ＤＡＣ１３２の抵抗器２１
の抵抗値をＲ2、…、ＤＡＣ１３４の抵抗器２１の抵抗
値をＲ4とし、抵抗器２２の抵抗値をＲfとするとき、ア
ナログ出力電圧Ｅoは（数２）で求められる。
示す。図２で、１３は１ビットＤ／Ａ変換器列、１３１
〜１３４は１ビットＤ／Ａ変換器、１４は加算器、１５
はＤ／Ａ変換回路であり、それぞれ図１に対応してい
る。２０はインバータであり、１ビット入力信号を緩衝
し反転して出力する。２１、２２は抵抗器、２３はオペ
アンプである。図２の動作を説明すると、まずオペアン
プ２３の＋入力端子は接地されており、−入力端子は仮
想接地点となっている。また１ビット入力信号はインバ
ータ２０、抵抗器２１を介して全てオペアンプ２３の−
入力端子に接続され、さらに抵抗器２２を介してオペア
ンプ２３の出力端子に接続され、抵抗器２１、２２によ
る電流加算回路を構成している。いま、ＤＡＣ１３１の
抵抗器２１の抵抗値をＲ1、ＤＡＣ１３２の抵抗器２１
の抵抗値をＲ2、…、ＤＡＣ１３４の抵抗器２１の抵抗
値をＲ4とし、抵抗器２２の抵抗値をＲfとするとき、ア
ナログ出力電圧Ｅoは（数２）で求められる。
【００１８】
【数２】
【００１９】ここで１ビットＤ／Ａ変換器列１３は全て
相対誤差がなければ抵抗器２１の抵抗値もＲ1＝Ｒ2＝…
＝Ｒ4であり、オペアンプ２３の出力は、１ビット入力
信号のうち“０”（即ちインバータ２０の出力が
“１”）になっている信号の数に比例した電圧値を出力
する。しかし現実の回路では１ビットＤ／Ａ変換器列１
３の抵抗器２１〜抵抗器２４を完全に同じ抵抗値に製造
することは不可能であり、何らかの相対誤差が存在す
る。この場合は（数２）からも明らかなように１ビット
入力信号のうち“０”になっている信号の数だけではな
く位置にも依存した電圧値が出力される。
相対誤差がなければ抵抗器２１の抵抗値もＲ1＝Ｒ2＝…
＝Ｒ4であり、オペアンプ２３の出力は、１ビット入力
信号のうち“０”（即ちインバータ２０の出力が
“１”）になっている信号の数に比例した電圧値を出力
する。しかし現実の回路では１ビットＤ／Ａ変換器列１
３の抵抗器２１〜抵抗器２４を完全に同じ抵抗値に製造
することは不可能であり、何らかの相対誤差が存在す
る。この場合は（数２）からも明らかなように１ビット
入力信号のうち“０”になっている信号の数だけではな
く位置にも依存した電圧値が出力される。
【００２０】次に、図１のデコーダ１２の一例を図３に
示す。図３で、３０はポインタであり、３１はＲＯＭ
（読み出し専用メモリ）である。ＲＯＭ３１は入力信号
を下位、ポインタ３０の出力を上位とするアドレスに対
応して１１（＝ｍ）ビットのデータを出力するものであ
る。図３の動作を説明すると、まずポインタ３０は図１
のノイズシェーパ１１から出力される１１階調の信号
（０〜１０）を累算し、１１の剰余を求め出力する。従
って該出力は０〜１０の１１通りとなる。次に入力信号
を下位、ポインタ３０の出力信号を上位とするアドレス
をＲＯＭ３１に入力し、１１ビットのデータを得る。こ
の１１ビットのデータは、１ビット信号１１個を表すも
のである。この時のアドレス（１１進数）とデータ（２
進数）の関係を（表４）に示す。
示す。図３で、３０はポインタであり、３１はＲＯＭ
（読み出し専用メモリ）である。ＲＯＭ３１は入力信号
を下位、ポインタ３０の出力を上位とするアドレスに対
応して１１（＝ｍ）ビットのデータを出力するものであ
る。図３の動作を説明すると、まずポインタ３０は図１
のノイズシェーパ１１から出力される１１階調の信号
（０〜１０）を累算し、１１の剰余を求め出力する。従
って該出力は０〜１０の１１通りとなる。次に入力信号
を下位、ポインタ３０の出力信号を上位とするアドレス
をＲＯＭ３１に入力し、１１ビットのデータを得る。こ
の１１ビットのデータは、１ビット信号１１個を表すも
のである。この時のアドレス（１１進数）とデータ（２
進数）の関係を（表４）に示す。
【００２１】
【表４】
【００２２】（表４）を説明すると、１１ビットデータ
はアドレス下位即ち入力信号の数値と同じ数だけ“１”
となっており、各ビットの総和が入力信号に等しくなる
ようになっている。また、アドレス上位即ちポインタ３
０の出力信号の数値と同じ数だけ左にシフトされ、あふ
れた桁は右から現れるように巡回し、出力に使用するＤ
ＡＣ１３１〜ＤＡＣ１３４を割り当てる。（表４）のよ
うにＲＯＭ３１を定義することにより、例えば（表５）
のようにデータが出力される。
はアドレス下位即ち入力信号の数値と同じ数だけ“１”
となっており、各ビットの総和が入力信号に等しくなる
ようになっている。また、アドレス上位即ちポインタ３
０の出力信号の数値と同じ数だけ左にシフトされ、あふ
れた桁は右から現れるように巡回し、出力に使用するＤ
ＡＣ１３１〜ＤＡＣ１３４を割り当てる。（表４）のよ
うにＲＯＭ３１を定義することにより、例えば（表５）
のようにデータが出力される。
【００２３】
【表５】
【００２４】（表５）からも判るように入力信号の数値
と同じ数だけの“１”が１１ビットデータを巡回するよ
うに出力されている。なお、アドレス（１１進数）とデ
ータ（２進数）の関係を（表６)）のようにＲＯＭ３１
を定義することにより、例えば、（表７）のようにデー
タが出力される。
と同じ数だけの“１”が１１ビットデータを巡回するよ
うに出力されている。なお、アドレス（１１進数）とデ
ータ（２進数）の関係を（表６)）のようにＲＯＭ３１
を定義することにより、例えば、（表７）のようにデー
タが出力される。
【００２５】
【表６】
【００２６】
【表７】
【００２７】この時、オフセットを持った微小ディジタ
ル信号もしくは、微小ディジタル信号が入力された場合
について、例えば（表８）、（表９）のようにデータが
出力される。
ル信号もしくは、微小ディジタル信号が入力された場合
について、例えば（表８）、（表９）のようにデータが
出力される。
【００２８】
【表８】
【００２９】
【表９】
【００３０】以上、この（表８）、（表９）が示すよう
に、１ビットＤ／Ａ変換器を素数である１１個で構成す
ることにより、１１ビットデータがそれぞれ接続される
１ビットＤ／Ａ変換器ＤＡＣ１３１〜ＤＡＣ１３４の出
力間に相対誤差がある場合でも、いかなるオフセットを
持った微小なディジタル信号あるいは、いかなる直流信
号が入力され、ノイズシェーパ１１の出力値がある一定
値付近の数値を出力したとしても、割り当てられる１ビ
ットＤ／Ａ変換器ＤＡＣ１３１〜ＤＡＣ１３４は特定の
周期を持って循環するということはい。故に、いかなる
オフセットを持った微小なディジタル信号あるいは、い
かなる直流信号が入力されたとき、１ビットＤ／Ａ変換
器ＤＡＣ１３１〜ＤＡＣ１３４の出力に相対誤差がある
場合でも、周期的なノイズは発生しない。なお、ノイズ
シェーパ１１の１１階調の出力に対してデコーダ１２の
出力ビット数を最少の場合である１１ビット（即ち１ビ
ットＤ／Ａ変換器ＤＡＣ１３１〜ＤＡＣ１３４の個数を
１１個）として説明したが、デコーダ１２の出力ビット
はこれ以上の素数であっても良い。
に、１ビットＤ／Ａ変換器を素数である１１個で構成す
ることにより、１１ビットデータがそれぞれ接続される
１ビットＤ／Ａ変換器ＤＡＣ１３１〜ＤＡＣ１３４の出
力間に相対誤差がある場合でも、いかなるオフセットを
持った微小なディジタル信号あるいは、いかなる直流信
号が入力され、ノイズシェーパ１１の出力値がある一定
値付近の数値を出力したとしても、割り当てられる１ビ
ットＤ／Ａ変換器ＤＡＣ１３１〜ＤＡＣ１３４は特定の
周期を持って循環するということはい。故に、いかなる
オフセットを持った微小なディジタル信号あるいは、い
かなる直流信号が入力されたとき、１ビットＤ／Ａ変換
器ＤＡＣ１３１〜ＤＡＣ１３４の出力に相対誤差がある
場合でも、周期的なノイズは発生しない。なお、ノイズ
シェーパ１１の１１階調の出力に対してデコーダ１２の
出力ビット数を最少の場合である１１ビット（即ち１ビ
ットＤ／Ａ変換器ＤＡＣ１３１〜ＤＡＣ１３４の個数を
１１個）として説明したが、デコーダ１２の出力ビット
はこれ以上の素数であっても良い。
【００３１】次に本発明のさらに他の実施例について説
明する。一般に音声信号の微小信号は、０ボルト付近で
振動する。即ち、音声信号の微小ディジタル入力信号は
ノイズシェーパ１１の出力１１階調中の値５という中心
付近の値のオフセット値を持つ。このような場合につい
て述べる。図１のＤ／Ａ変換装置に応用して、以下のよ
うにＤ／Ａ変換装置を構成する。なおディジタルフィル
タ１０、ノイズシェーパ１１、デコーダ１２、１ビット
Ｄ／Ａ変換器列１３、加算器１４、Ｄ／Ａ変換回路１５
はともに図１で示したものと同一の構成・機能を有する
ため説明は省略する。
明する。一般に音声信号の微小信号は、０ボルト付近で
振動する。即ち、音声信号の微小ディジタル入力信号は
ノイズシェーパ１１の出力１１階調中の値５という中心
付近の値のオフセット値を持つ。このような場合につい
て述べる。図１のＤ／Ａ変換装置に応用して、以下のよ
うにＤ／Ａ変換装置を構成する。なおディジタルフィル
タ１０、ノイズシェーパ１１、デコーダ１２、１ビット
Ｄ／Ａ変換器列１３、加算器１４、Ｄ／Ａ変換回路１５
はともに図１で示したものと同一の構成・機能を有する
ため説明は省略する。
【００３２】ノイズシェーパ１１の出力１１階調の中心
付近の一定値のオフセット値しか持たないような音声信
号の微小ディジタル入力信号の場合について述べる。Ｒ
ＯＭ３１は入力信号を下位、ポインタ３０の出力を上位
とするアドレスに対応して１１（＝ｋ）ビットのデータ
を出力する。ＲＯＭ３１を例えば（表４）、もしくは
（表６）のように定義すれば、（表５）（表７）のデー
タが出力される。ノイズシェーパ１１の出力１１階調の
中心付近の一定値のオフセット値を持った微小ディジタ
ル信号が入力された場合について、例えば（表８）、
（表９）のようにデータが出力される。
付近の一定値のオフセット値しか持たないような音声信
号の微小ディジタル入力信号の場合について述べる。Ｒ
ＯＭ３１は入力信号を下位、ポインタ３０の出力を上位
とするアドレスに対応して１１（＝ｋ）ビットのデータ
を出力する。ＲＯＭ３１を例えば（表４）、もしくは
（表６）のように定義すれば、（表５）（表７）のデー
タが出力される。ノイズシェーパ１１の出力１１階調の
中心付近の一定値のオフセット値を持った微小ディジタ
ル信号が入力された場合について、例えば（表８）、
（表９）のようにデータが出力される。
【００３３】以上、この（表８）、（表９）が示すよう
に、１ビットＤ／Ａ変換器を奇数である１１個で構成す
ることにより、１１ビットデータがそれぞれ接続される
１ビットＤ／Ａ変換器ＤＡＣ１３１〜ＤＡＣ１３４の出
力間に相対誤差がある場合でも、ノイズシェーパ１１の
出力１１階調の中心付近の一定値のオフセットしか持た
ない微小ディジタル信号が入力された場合、割り当てら
れる１ビットＤ／Ａ変換器ＤＡＣ１３１〜ＤＡＣ１３４
は特定の周期を持って循環するということはい。故に、
ノイズシェーパ１１の出力１１階調の中心付近の一定値
のオフセットしか持たない微小ディジタル信号が入力さ
れたとき、１ビットＤ／Ａ変換器ＤＡＣ１３１〜ＤＡＣ
１３４の出力に相対誤差がある場合でも、周期的なノイ
ズは発生しない。なお、ノイズシェーパ１１の１１階調
の出力に対してデコーダ１２の出力ビット数を最少の場
合である１１ビット（即ち１ビットＤ／Ａ変換器ＤＡＣ
１３１〜ＤＡＣ１３４の個数を１１個）として説明した
が、デコーダ１２の出力ビットはこれ以上の奇数であっ
ても良い。
に、１ビットＤ／Ａ変換器を奇数である１１個で構成す
ることにより、１１ビットデータがそれぞれ接続される
１ビットＤ／Ａ変換器ＤＡＣ１３１〜ＤＡＣ１３４の出
力間に相対誤差がある場合でも、ノイズシェーパ１１の
出力１１階調の中心付近の一定値のオフセットしか持た
ない微小ディジタル信号が入力された場合、割り当てら
れる１ビットＤ／Ａ変換器ＤＡＣ１３１〜ＤＡＣ１３４
は特定の周期を持って循環するということはい。故に、
ノイズシェーパ１１の出力１１階調の中心付近の一定値
のオフセットしか持たない微小ディジタル信号が入力さ
れたとき、１ビットＤ／Ａ変換器ＤＡＣ１３１〜ＤＡＣ
１３４の出力に相対誤差がある場合でも、周期的なノイ
ズは発生しない。なお、ノイズシェーパ１１の１１階調
の出力に対してデコーダ１２の出力ビット数を最少の場
合である１１ビット（即ち１ビットＤ／Ａ変換器ＤＡＣ
１３１〜ＤＡＣ１３４の個数を１１個）として説明した
が、デコーダ１２の出力ビットはこれ以上の奇数であっ
ても良い。
【００３４】以上説明したようにＤ／Ａ変換装置を構成
するものである。ここではノイズシェーパ１１に（数
１）で表されるものを用いたが、ノイズシェーパとして
機能するものであれば異なる次数、特性であってもよい
ことは勿論である。また図３に示したデコーダ１２の構
成や、（表４）もしくは（表６）のＲＯＭデータ等は説
明のための一例であり、勿論これに限ったものではな
い。
するものである。ここではノイズシェーパ１１に（数
１）で表されるものを用いたが、ノイズシェーパとして
機能するものであれば異なる次数、特性であってもよい
ことは勿論である。また図３に示したデコーダ１２の構
成や、（表４）もしくは（表６）のＲＯＭデータ等は説
明のための一例であり、勿論これに限ったものではな
い。
【００３５】
【発明の効果】以上述べたように本発明のＤ／Ａ変換装
置は、音声信号のようなノイズシェーパの出力階調の中
心付近の一定値のオフセットしか持たないディジタル信
号が入力した場合、奇数個で構成した１ビットＤ／Ａ変
換器列を使用することにより、１ビットＤ／Ａ変換器の
相対誤差に起因した周期的ノイズの発生を除去する。さ
らに、素数個の１ビットＤ／Ａ変換器を使用することに
より、いかなるオフセットを持った微小なディジタル信
号あるいは、いかなる直流信号を入力した場合でも、１
ビットＤ／Ａ変換器の相対誤差に起因した周期的ノイズ
の発生を除去する。
置は、音声信号のようなノイズシェーパの出力階調の中
心付近の一定値のオフセットしか持たないディジタル信
号が入力した場合、奇数個で構成した１ビットＤ／Ａ変
換器列を使用することにより、１ビットＤ／Ａ変換器の
相対誤差に起因した周期的ノイズの発生を除去する。さ
らに、素数個の１ビットＤ／Ａ変換器を使用することに
より、いかなるオフセットを持った微小なディジタル信
号あるいは、いかなる直流信号を入力した場合でも、１
ビットＤ／Ａ変換器の相対誤差に起因した周期的ノイズ
の発生を除去する。
【図１】本発明によるＤ／Ａ変換装置の一実施例を表す
ブロック図
ブロック図
【図２】図１のＤ／Ａ変換回路１５の一例を表す回路図
【図３】図１のデコーダ１２の一例を表すブロック図
【図４】従来の循環型１ビットＤ／Ａ変換器列を用いた
Ｄ／Ａ変換装置の一例を示すブロック図
Ｄ／Ａ変換装置の一例を示すブロック図
【図５】図４のデコーダ１２０の一例を表すブロック図
１０ ディジタルフィルタ １１ ノイズシェーパ １２ デコーダ １３ １ビットＤ／Ａ変換器列 １４ 加算器 １５ Ｄ／Ａ変換回路 ２０ インバータ ２１，２２ 抵抗器 ２３ オペアンプ ３０ ポインタ ３１ ＲＯＭ（読み出し専用メモリ） １３１〜１３５ １ビットＤ／Ａ変換器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 傍島 彰 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 平５−335963（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/66,3/02
Claims (2)
- 【請求項１】 入力されたディジタル信号を所定のｐ階
調に圧縮するノイズシェーパと、前記ノイズシェーパの
出力を対応したｍ個の１ビット信号列に変換するデコー
ダと、前記デコーダの出力をアナログ信号に変換するｍ
個の１ビットＤ／Ａ変換器と、前記１ビットＤ／Ａ変換
器のｍ個の出力を総合する加算器とを備え、前記ｍを前
記ｐ以上の素数とすることを特徴としたＤ／Ａ変換装
置。 - 【請求項２】 入力されたディジタル信号を所定のｐ階
調に圧縮するノイズシェーパと、前記ノイズシェーパの
出力を対応したｍ個の１ビット信号列に変換するデコー
ダと、前記デコーダの出力をアナログ信号に変換するｍ
個の１ビットＤ／Ａ変換器と、前記１ビットＤ／Ａ変換
器のｍ個の出力を総合する加算器とを備え、前記ｍを前
記ｐ以上の奇数とすることを特徴としたＤ／Ａ変換装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05892295A JP3147701B2 (ja) | 1995-03-17 | 1995-03-17 | Ｄ／ａ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05892295A JP3147701B2 (ja) | 1995-03-17 | 1995-03-17 | Ｄ／ａ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08256061A JPH08256061A (ja) | 1996-10-01 |
| JP3147701B2 true JP3147701B2 (ja) | 2001-03-19 |
Family
ID=13098326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05892295A Expired - Fee Related JP3147701B2 (ja) | 1995-03-17 | 1995-03-17 | Ｄ／ａ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3147701B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2840471A1 (fr) * | 2002-05-28 | 2003-12-05 | St Microelectronics Sa | Modulateur sigma-delta numerique-numerique, et synthetiseur de frequence numerique l'incorporant |
| JP5700702B2 (ja) * | 2012-07-18 | 2015-04-15 | 旭化成エレクトロニクス株式会社 | デルタシグマ変調器 |
-
1995
- 1995-03-17 JP JP05892295A patent/JP3147701B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08256061A (ja) | 1996-10-01 |
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