KR20010078256A

KR20010078256A - 디지털 아날로그 변환기

Info

Publication number: KR20010078256A
Application number: KR1020010004895A
Authority: KR
Inventors: 노로마사오; 다카하시구니토; 야스이쇼지
Original assignee: 우에시마 세이스케; 야마하 가부시키가이샤
Priority date: 2000-02-01
Filing date: 2001-02-01
Publication date: 2001-08-20
Also published as: KR100454860B1; JP2001292065A; JP3876606B2; US20010020910A1; US6509856B2; TW503624B

Abstract

본 발명은 CMOS 공정을 사용하여 제작할 수 있는 고정밀도 및 다 비트 D/A 변환기를 제공한다. 저항 스트링은 직렬로 접속된 복수의 저항기로 형성된다. 스위치 매트릭스는 각각 상기 복수의 저항의 접속점의 대응하는 것에 일단이 접속되고, 타단이 공통 접속점에서 공통접속된 스위치로 구성된 스위치 스트링을 구비한다. 디코더는 피변환 데이터의 상위측 비트에 기초하여 스위치 스트링의 스위치를 온/오프한다. 하위측 비트 변환회로는 피변환 데이터의 하위측 비트에 대응하는 전압을 발생하여 이 전압을 출력한다. 연산증폭기는 각 공통 접속점의 전압과 하위측 비트 변환회로의 출력의 가감산을 수행한다.

Description

디지털 아날로그 변환기{Digital-to-analog converter}

본 발명은 다 비트 수, 고정밀도의 디지털 아날로그(이하, D/A라 함) 변환기에 관한 것이다.

종래에, D/A 변환기로서 다양한 회로구성이 제안되어, 실용화되고 있다. 예를 들면, 도 18은 래더회로를 이용한 4비트 D/A 변환기 구성을 도시한 것으로, 래더회로로 형성된 전압은 피변환 데이터에 의해 온/오프되는 스위치를 통하여 가산회로 공급되고, 이 가산회로에서 합성되어 변환후 전압으로서 출력된다.

그런데, 이 종래의 D/A 변환기는 저항 트리밍 공정없이 최대변환 비트수는 12비트이고, 그 이상의 비트수의 D/A 변환기를 형성하는 것에는 저항 트리밍 공정이 불가결하다. 그러나, 저항 트리밍은 비용이 들고, 더구나, D/A 변환기를 CMOS 공정으로 만들 수 없는 결점이 있다.

그외, D/A 변환기의 회로구성으로서, 저항 스트링 방법에 근거한 저항 스트링 D/A 변환기가 알려져 있다. 이 저항 스트링 D/A 변환기에서 다수의 저항을 직렬접속하여 그 양단에 전압을 인가하고, 각 저항의 접속점의 전압을 변환 전압으로서 선택적으로 출력한다. 이러한 유형의 D/A 변환기는 고정밀도의 변환이 가능하고, 더구나, CMOS 공정으로 형성할 수 있는 잇점이 있다. 그러나, 이 방식의 D/A 변환기도 예를 들면 24비트라고 하는 다 비트의 D/A 변환기를 실현할 수 없는 결점이 있었다.

본 발명의 목적은 고정밀도 및 다 비트이고, 더구나, CMOS 공정으로 형성할 수 있는 D/A 변환기를 제공하는 것이다.

상기 목적을 달성하기 위해서, 본 발명은 직렬접속된 복수의 저항; 각각 상기 복수의 저항의 접속점의 대응하는 것에 일단이 접속되고, 타단이 공통 접속점에서 공통접속된 M(M:1보다 큰 정수)개의 스위치로 구성된 N(N:1보다 큰 정수)열의 제1 스위치 스트링; 상기 제1 스위치 스트링의 스위치를 피변환 데이터의 상위측 비트에 기초하여 온/오프 제어하는 스위치 제어회로; 상기 피변환 데이터의 하위측 비트에 대응하는 전압을 형성하여 이 전압을 출력하는 전압형성회로; 및 상기 각 공통 접속점의 전압과 상기 전압형성회로의 출력을 가감산하는 가감산회로를 포함하는 것을 특징으로 하는 디지털 아날로그 변환기를 제공한다.

바람직하게, 상기 전압형성회로는, 상기 피변환 데이터의 하위측 비트에 의해 온/오프 되어 전압을 출력하는 복수의 스위치와, 상기 스위치의 출력을 복수의 가중(weighted) 저항을 통하여 상기 가감산회로에 인가하는 회로로 구성된다.

대안으로, 상기 전압형성회로는, 상기 피변환 데이터의 하위측 비트에 의해 온/오프되어 전압을 출력하는 복수의 스위치와, 상기 스위치로부터의 상기 전압을 온으로 된 스위치들에 응한 전압으로 변환하는 저항 래더회로로 구성된

또 다른 바람직한 형태로, 상기 전압형성회로는, 각각 상기 복수의 저항의 접속점의 대응하는 것에 일단이 접속되고, 타단이 적어도 한 공통접속점에 공통접속된 복수의 스위치로 구성되는 적어도 하나의 제2 스위치 스트링과, 상기 적어도 하나의 제2 스위치 스트링의 스위치를 피변환 데이터의 하위측 비트에 기초하여 온/오프 제어하는 하위비트측 스위치 제어회로와, 상기 적어도 하나의 제2 스위치 스트링의 공통접속점의 상기 적어도 한 공통접속점의 전압을 복수의 가중 저항들을 거쳐 상기 가감산회로에 인가하는 회로로 구성된다.

대안으로, 상기 전압형성회로는, 각각 상기 복수의 저항의 접속점의 대응하는 것에 일단이 접속되고, 타단이 적어도 한 공통접속점에 공통접속된 복수의 스위치로 구성되는 적어도 하나의 제2 스위치 스트링과, 상기 적어도 하나의 제2 스위치 스트링의 스위치를 피변환 데이터의 하위측 비트에 기초하여 온오프 제어하는 하위비트측 스위치 제어회로와, 상기 적어도 하나의 제2 스위치 스트링의 상기 적어도 한 공통접속점의 전압을 저항 래더 회로를 통해 상기 가감산 회로에 인가하는 회로로 구성된다.

바람직하게, 상기 스위치 제어회로는, 상기 복수의 저항의 저항값 오차에 기인하여 상기 제1 스위치 스트링의 각 공통접속점에 발생하는 전압오차가 상쇄되도록 상기 스위치를 온/오프제어한다.

또한 바람직하게, 상기 스위치 제어회로는, 상기 복수의 저항의 저항값 오차에 기인하여 상기 제2 스위치 스트링의 각 공통접속점에 발생하는 전압오차가 상쇄되도록 상기 스위치를 온/오프 제어한다.

본 발명의 상기 구성에 따라서, 상위측 비트의 변환은 저항 스트링 및 스위치 매트릭스로 수행되므로, 저항 트리밍 공정을 채용할 때 요구되는 시간과 노동없이 형성할 수 있는 고정밀도 및 다 비트 D/A 변환기를 제공할 수 있다. 더욱이, 본 발명에 따른 D/A 변환기는 대량생산에 잇점이 있는 CMOS 공정을 사용하여 제작할 수 있다.

바람직하게, 상기 제1 스위치 스트링은, 상기 공통접속점의 전압이 가산을 위해 상기 가감산 회로에 공급게 배치된 제1 및 제2 스위치 스트링과, 상기 공통접속점의 전압이 감산을 위해 상기 가감산 회로에 공급되게 배치된 제3 및 제4 스위치 스트링으로 구성되고, 상기 스위치 제어회로는 상기 제1 및 제2 스위치 스트링의 출력전압의 오차가 상쇄되도록 상기 제1 및 제2 스위치 스트링의 스위치를 온오프 제어함과 아울러, 상기 제3 및 제4 스위치 스트링의 출력전압의 오차가 상쇄되도록 상기 제3 및 제4 스위치 스트링의 각 스위치를 온/오프 제어한다.

또한 바람직하게, 상기 적어도 하나의 제2 스위치 스트링은, 상기 공통접속점의 전압이 가산을 위해 상기 가감산회로에 공급되게 배치된 제1 및 제2 스위치 스트링과, 상기 공통접속점의 전압이 감산을 위해 상기 가감산회로에 공급되게 배치된 제3 및 제4 스위치 스트링으로 구성되고, 상기 하위비트측 스위치 제어회로는 상기 제1 및 제2 스위치 스트링의 출력전압의 오차가 상쇄되도록 상기 적어도 하나의 제2 스위치 스트링의 제1 및 제2 스위치 스트링의 스위치를 온/오프 제어함과 아울러, 상기 제3 및 제4 스위치 스트링의 출력전압의 오차가 상쇄하도록 상기 적어도 하나의 제2 스위치 스트링의 상기 제3 및 제4 스위치 스트링의 스위치를 온/오프 제어한다.

본 발명의 상기 구성에 따라서, 저항오차에 기인한 변환오차를 최소화하는것이 가능하다.

본 발명의 상기 및 다른 목적, 특징 및 잇점은 첨부한 도면에 관련하여 다음의 상세한 설명으로부터 더 명백하게 될 것이다.

도 1은 이 발명의 제1 실시예에 관한 D/A 변환기의 회로구성을 도시한 회로도.

도 2는 도 1의 D/A 변환기의 스위치 매트릭스 회로(1)의 각 스위치의 온/오프 상태를 도시한 도면.

도 3은 도 1의 D/A 변환기의 하위비트 변환회로(2)의 각 스위치의 온/오프 상태를 도시한 도면.

도 4는 이 발명의 제2 실시예에 관계된 D/A 변환기의 요부의 구성을 도시한 회로도.

도 5는 이 발명의 제3 실시예에 관계된 D/A 변환기의 요부의 구성을 도시한 회로도.

도 6은 도 5의 각 스위치의 온/오프 상태를 도시한 도면.

도 7은 이 발명의 제4 실시예에 관계된 D/A 변환기의 구성을 나타낸 회로도.

도 8은 도 7의 D/A 변환기의 각 스위치의 온/오프 상태를 도시한 회로도.

도 9는 도 8로부터 연속한 부분을 도시한 도면.

도 10은 이 발명의 제5 실시예에 관계된 D/A 변환기의 구성을 도시한 회로도.

도 11은 이 발명의 제6 및 제7 실시예에 관계된 D/A 변환기의 구성을 도시한 회로도.

도 12는 이 발명의 제6 실시예의 D/A 변환기에서 각 스위치의 온/오프 상태를 도시한 도면.

도 13은 도 12에 연속한 부분을 도시한 도면.

도 14는 제7 실시예의 D/A 변환기에서 각 스위치의 온/오프 상태를 도시한 도면.

도 15는 도 14에 연속한 부분을 도시한 도면.

도 16은 제6, 제7 실시예의 D/A기의 변환특성을 도시한 도면.

도 17은 제6, 제7 실시예의 D/A 변환기의 전체 구성을 도시한 블록도.

도 18은 종래의 D/A 변환기의 회로구성 예를 도시한 회로도.

<도면의 주요부분에 대한 부호의 설명>

1 : 스위치 매트릭스 회로 2, 28, 40 : 하위 비트 변환회로

3, 56, 70 : 연산증폭기

4,6,7, 11-14, 30-37, 44, 45, 50, 54, 55, 58, 60, 62, 64, 71, 73 : 저항

5, 53 : 저항 스트링 8, 65 : 귀환저항

9 : D/A 변환기 출력단자

16, 17, 21-24, 41, 42, 51, 52, 57, 59, 61, 63, 70, 72 : 앰프

80 : 디코더 83 : 저역통과 필터

S0a-S8a, S0b-S8b, S0c-S8c, S0d-S8d : 스위치

S0e-S4e, S0f-S4f, S0g-S4g, S0h-S4h : 스위치

이하, 본 발명의 실시예를 도면을 참조하여 상세히 설명하다.

도 1은 이 발명의 제1 실시예에 의한 D/A 변환기의 구성을 도시한 회로도이며, 이 실시예에 의한 D/A 변환기는 8비트의 피변환 데이터를 아날로그 전압으로 변환하는 것이다. 이 D/A 변환기는 크게 3 블록으로 나누어, 피변환 데이터의 상위 4비트를 아날로그 전압으로 변환하는 스위치 매트릭스 회로(1)와, 하위 4비트를 아날로그 전압으로 변환하는 하위 비트 변환회로(2)와, 스위치 매트릭스 회로(1)의 출력과 하위 비트 변환회로(2)의 출력을 가산하는 가산회로로서 기능하는 연산증폭기(3)로 구성되어 있다.

스위치 매트릭스 회로(1)는 저항 스트링 및 스위치 매트릭스에 의해 D/A 변환을 행하는 것으로, 직렬접속된 8개의 저항(4, 4,...)(값은 어느 것이든 R)으로 구성된 저항 스트링(5)과, 각각 저항(4, 4,..)의 접속점의 대응하는 것에 일단이 접속되고, 타단이 공통접속된 스위치(S0a-S8a)와, 이 스위치와 동일하게, 저항(4, 4,...)의 접속점의 대응하는 것에 일단이 접속되고, 타단이 공통접속된 스위치(S0b-S8b)와, 스위치(S0a-S8b)의 공통 접속점의 전압이 인가되는 증폭도 1의 앰프(16)와, 스위치(S0b-S8b)의 공통 접속점의 전압이 인가되는 증폭도 1의 앰프(17)와, 앰프(16)의 출력과 연산증폭기(3)의 반전입력 사이에 삽입된 저항(6)(값 R)과, 앰프(17)의 출력과 연산증폭기(3)의 반전입력 사이에 삽입된 저항(7)(값 R)로 구성되어 있다. 그리고, 저항 스트링(5)은 그 일단에 DC전압(Vc)이 인가되고, 타단은 접지되어 있다.

또한, 하위 비트 변환회로(2)는 각각 일단이 저항 스트링(5)의 최하부(제1 )의 저항이 접지된 일단(접지전위)에 접속된 스위치(S0e, S0f, S0g, S0h)와, 각각, 저항 스트링(5) 내의 최하부(제1)의 저항과 이의 인접한(제2) 저항과의 접속점에 일단이 접속된 스위치(S1e, S1f, S1g, S1h)와, 각 스위치(S0e, S1e)의 타단, 각 스위치(S0f, S1f)의 타단, 각 스위치(S0g, S1g)의 타단, 각 스위치(S0h, S1h)의 타단이 각각의 입력단에 접속된 증폭도 1의 앰프(21-24)와, 앰프(21-24)의 각각 대응하는 것과 연산증폭기(3)의 반전 입력사이에 접속되고, 가중(weighted) 저항(11)(값 2R), 저항(12)(값 4R), 저항(13)(값 8R), 저항(14)(값 16R)로 구성되어 있다.

또한, 부호 8은 연산증폭기(3)의 귀환저항(값 Rf), 9는 D/A 변환결과로서 아날로그 전압(Sout)이 출력되는 D/A 변환기의 출력단자를 나타낸다.

다음에, 상기와 같이 구성된 D/A 변환기의 동작을 설명한다. 먼저, 이 D/A 변환기에 의해 아날로그 전압으로 변환되는 8비트의 피변환 데이터는 2's COMP의 형식의 데이터이다. 즉, 이 피변환 데이터를 10진수 및 2진수로 각각 나타내면, 다음의 표 1과 같이 된다. 또한, 이 표에서 디지털 데이터의 변환후의 아날로그 전압을 나타낸다.

표1

10진수 2진수 아날로그 전압(계수는 제외)

+127 01111111 8V + 7V + (15/16)V

.... ........ ..................

0 00000000 8V

-128 10000000 0V

D/A 변환기 동작을 설명하면, 먼저, 피변환 데이터의 상위 4비트는 디코더(도시생략)에 의해 디코드되고, 그 디코드 출력에 의해 스위치 매트릭스 회로(1)의 스위치(S0a-S8a) 및 스위치(S0b-S8b)가 선택적으로 온/오프된다. 도 2에, 피변환 데이터의 상위 4비트와 각 스위치의 온/오프 상태와의 관계를 나타낸다. 도면에서, "1"은 온, "0"은 오프를 나타낸다. 한편, 피변환 데이터의 하위 4비트는 디코더를 통하지 않고, 그대로 하위비트 변환회로(2)의 스위치(S0e-S0h) 및 스위치(S1e-S1h)를 온/오프 제어한다. 도 3에서, 피변환 데이터의 하위 4비트와 각 스위치의 온/오프 상태와의 관계를 나타낸다.

예를 들면, 피변환 데이터가 2진 표기로 "01111111"(십진수 표기로 +127)인 경우는 상위 4비트 "0111" 및 도 2의 최상행에 도시한 바와 같이, 스위치(S7a)과 스위치(S8b)가 온(다른 스위치는 오프)로 된다. 따라서, 저항 스트링(5)의 각각의 저항(4)의 양단전압을 V로 하면, 앰프(16)의 출력이 7V, 앰프(17)의 출력이 8V로 된다. 또한, 하위 비트 변환회로(2)에서, 하위 4비트 "1111"에 관해 도 3의 최상행에 나타낸 바와 같이, 스위치(S1e, S1f, S1g, S1h)가 온(다른 스위치는 오프)로 된다. 그 결과, 앰프(21-24)의 출력이 어느 것이든 V로 된다.

이어서, 상술한 앰프(16, 17, 21-24)의 각 출력전압이 연산증폭기(3)에 의해가산되므로, 출력단자(9)에서 얻어지는 출력전압(Sout)은,

Sout = -(Rf/R)(8V + 7V + (1/2)V + (1/4)V + (1/8)V + (1/16)V)

= -(Rf/R)(8V + 7V + (15/16)V) (1)

로 된다.

또한, 예를 들면, 피변환 데이터가 "01111110"(+126)인 경우는, 스위치(S7a, S8b, S1e, S1f, S1g, S0h)가 온으로 된다. 그 결과, 앰프(16), 앰프(17), 앰프(21-23)의 출력은 상기와 동일하고, 앰프(24)의 출력만이 0으로 된다. 이에 의해, 출력전압(Sout)은,

Sout = -(Rf/R)(8V + 7V + (1/2)V + (1/4)V + (1/8)V)

= -(Rf/R)(8V + 7V + (14/16)V) (2)

로 된다.

마찬가지로, 예를 들면, 피변환 데이터가 "00000000"(0)인 경우는 스위치(S0a, S8b, S0e-S0h)가 각각 온으로 되고, 따라서, 앰프(17)의 출력이 8V, 다른 앰프의 출력은 어느 것이든 "0"으로 된다. 그 결과, 출력전압(Sout)은

Sout = - (Rf/R) 8V (3)

로 된다.

마찬가지로, 피변환 데이터가 "10000000"(-128)인 경우는

Sout = -(Rf/R) x 0 = 0 (4)

로 된다.

이에 따라, 도 1에 도시한 D/A 변환기는 (1/16)V를 최소전압으로 하여 8비트의 피변환 데이터를 아날로그 전압으로 변환한다.

다음에, 이 발명의 제2 실시예에 관하여 설명한다. 도 4는 동일한 실시예에 의한 D/A 변환기의 요부의 구성을 도시한 회로도이다. 이 도면에서, 부호 28은 피변환 데이터의 하위 4비트를 아날로그 전압으로 변환하는 하위 비트 변환회로를 나타내고, 도 1에서 하위비트 변환회로(2)에 대응하는 것이므로, 하위 비트 변환회로(2)에서 저항(11-14) 대신에, 래더 구성으로 서로 접속된 저항(30-33)(값은 어느 것이든 2R), 저항(34-36)(값은 어느 것이든 R), 저항(37)(값 2R)이 사용되고 있다. 이 하위비트 변환회로(28)도, 각 스위치(S0e-S0h) 및 스위치(S1e-S1h)가 각각 피변환 데이터의 하위 4비트에 의해 도 3에 도시한 바와 같이 온/오프 제어되고, 이에 의해서, 도 4에 도시한 점(P)의 위치에서 피변환 데이터에 하위 4비트에 대응하는 전압이 얻어진다. 그리고, 이 전압이 연산증폭기(3)(도 1)에 의해 스위치 매트릭스 회로(1)의 출력에 가산된다.

다음에, 이 발명의 제3 실시예에 관하여 설명한다. 도 5는 동일 실시예에 의한 D/A 변환기의 요부의 구성을 도시한 회로도이다. 이 도면에서, 부호 40은 도 4의 회로(28)와 동일하게, 피변환 데이터의 하위 4비트를 아날로그 전압으로 변환하는 하위비트 변환회로(40)를 나타내고, 도 1에서 하위비트 변환회로(2)에 대응한다. 이 하위 비트 변환회로(40)는 도 1의 스위치 매트릭스 회로(1)와 동일하게, 저항 스트링 및 스위치 매트릭스에 의해 변환을 행한다.

즉, 도 5에서 각 스위치(S0e, S0f)의 일단은 도 1에 도시한 저항 스트링(5)의 최하부(제1)의 저항이 접지된 일단(접지전위)에 접속되고, 각 스위치(S1e, S1f)의 일단은 저항 스트링(5)의 제1 저항과 제2 저항과의 접속점에 접속되고, 각 스위치(S2e, S2f)의 일단은 저항 스트링의 제2 저항과 제3 저항과의 접속점에 접속되고, 각 스위치(S3e, S3f)의 일단은 제3 저항과 제4 저항과의 접속점에 접속되어 있다. 그리고, 각 스위치(S0e-S3e)의 타단이 공통 접속되어 앰프(41)의 입력에 접속되고, 또한, 각 스위치(S0f-S3f)의 타단은 공통 접속되어 앰프(42)의 입력에 접속되어 있다.

부호 41 및 42는 증폭도 1의 앰프이며, 이들의 각각의 출력은 각각 저항(44)(값 4R) 및 저항(45)(값 16R)를 거쳐 연산증폭기(3)(도 1)의 반전입력에 접속되어 있다.

이와 같은 구성에서, 각 스위치(S0e-S3e, S0f-S3f)는 피변환 데이터의 하위 4비트를 도시하지 않은 디코더에 의해 디코드한 신호로 온/오프제어된다. 도 6에, 피변환 데이터의 하위 4비트와 각 스위치의 온/오프 상태와의 관계를 도시한다. 예를 들면, 피변환 데이터의 하위 4비트가 "0000"인 경우, 도 6에 도시한 바와 같이, 스위치(S0e, S0f)가 온으로 된다. 이에 의해서, 앰프(41, 42)의 각각의 입력으로 전압 0이 공급되고, 따라서 앰프(41, 42)의 출력이 0으로 된다.

또한, 피변환 데이터의 하위 4비트가 "0001"인 경우, 도 6에 도시한 바와 같이, 스위치(S0e, S1f)가 온으로 된다. 이에 의해서, 앰프(41)의 입력으로 전압 0이 공급되고, 앰프(42)의 입력에 전압 V가 공급되며, 앰프(41, 42)의 각 출력은 0, V로 된다. 이에 의해, 연산증폭기(3)(도 1)에서, 스위치 매트릭스 회로(1)의 출력에, -(Rf/R)(V/16)이 가산된다. 마찬가지로, 피변환 데이터의 하위 4 비트가"0010"인 경우, 스위치(S0e, S2f)가 온으로 되고, 이에 의해, 앰프(41, 42)의 각 출력이 0, 2V로 된다. 이 결과, 연산증폭기(3)에서, 스위치 매트릭스 회로(1)의 출력에, -(Rf/R)(2V/16)이 가산된다. 또한, 피변환 데이터의 하위 4비트가 "1111"인 경우, 스위치(S3e, S3f)가 온으로 되고, 이에 의해 앰프(41, 42)의 각 출력이 똑같이 3V로 된다. 이 결과, 연산증폭기(3)에서, 스위치 매트릭스 회로(1)의 출력에, -(Rf/R)(3V/4) 및 -(Rf/R)(3V/16)이 가산된다. 즉, -(Rf/R)(15V/16)의 총 전압이 회로(1)의 출력에 가산된다.

이와 같이, 도 5의 회로에 의해서도 도 1 또는 도 4의 하위 비트 변환회로(2, 28)과 동일한 D/A 변환을 행할 수 있다.

다음에, 이 발명의 제4 실시예에 관하여 설명한다. 도 7은 동일 실시예에 관계된 D/A 변환기의 구성을 도시한 회로도이며, 이 D/A 변환기는 2's COMP 형식의 10비트의 피변환 데이터를 아날로그 전압으로 변환하는 것이다. 또한, 이 D/A 변환기는 상술한 각 실시예의 D/A 변환기가 연산증폭기(3)의 비반전 입력을 접지하고, 반전입력에 공급되는 전압을 변환된 전압으로서 출력하는 것이었던 것에 대하여, 연산증폭기(56)의 반전입력과 비반전 입력측에 공급되는 이들 양 전압을 변환된 전압으로서 출력하는 점에서 다르다.

도 7에서, 부호 50, 50,...은 직렬접속된 저항(값은 어느 것이든 R)를 나타내며, 이들의 저항(50)에 의해 저항 스트링(53)이 형성되어 있다. 그리고, 이 저항 스트링(53)의 일단에는 정전압이 인가되고, 타단은 접지되어 있다. 스위치(S0a-S8a) 및 스위치(S0b-S8b)는 피변환 데이터의 하위 4비트에 의해 온/오프 제어되는 스위치이며, 이들의 스위치의 일단은 저항(50, 50,...)의 접속점의 각각 대응하는 것에 접속되고, 스위치(S0a-S8a)의 타단은 공통접속되어 앰프(51)의 입력에 접속되고, 스위치(S0b-S8b)의 타단은 공통접속되어 앰프(52)의 입력에 접속되어 있다. 앰프(51)는 증폭도 1의 앰프이고, 그 출력은 저항(54)(값 R)의 일단에 접속되고, 저항(54)의 타단이 연산증폭기(56)의 반전입력에 접속되어 있다. 또한 앰프(52)는 증폭도 1의 앰프이고, 그 출력은 저항(55)(값 R)의 일단에 접속되고, 저항(55)의 타단이 연산증폭기(56)의 비반전 입력단에 접속되어 있다. 상기의 구성은 도 1에서 스위치 매트릭스 회로(1)와 동일하나, 저항(54, 55)의 타단과 연산증폭기(56)의 입력과의 접속상태가 다르게 되어 있다.

각 스위치(S0c-S4c)의 일단은 접지되거나 또는 저항 스트링(53)의 접속점의 대응하는 것에 접속되고, 타단은 공통접속되어 앰프(57)(증폭도 1)의 입력에 접속되어 있다. 앰프(57)의 출력은 저항(58)(값 8R)을 거쳐 연산증폭기(56)의 반전입력에 접속되어 있다. 각 스위치(S0d-S3d)의 일단은 접속되거나 또는 저항 스트링(53)의 각 접속점의 대응하는 것에 접속되고, 타단은 공통접속되어 앰프(59)(증폭도 1)의 입력에 접속되어 있다. 앰프(59)의 출력은 저항(60)(값 8R)을 거쳐 연산증폭기(56)의 비반전 입력에 접속되어 있다.

각 스위치(S0e-S4e)의 일단은 접지되거나 또는 저항 스트링(53)의 각 접속점의 대응하는 것에 접지되고, 타단은 공통접지되어 앰프(61)(증폭도 1)의 입력에 접지되어 있다. 앰프(61)의 출력은 저항(62)(값 64R)을 거쳐 연산증폭기(56)의 반전입력에 접속되어 있다.

각 스위치(S0f-S3f)의 일단은 접지되거나 또는 저항 스트링(53)의 접속점의 대응하는 것에 접속되고, 타단은 공통접속되어 앰프(63)(증폭도 1)의 입력에 접속되어 있다. 앰프(63)의 출력은 저항(64)(값 64R)을 거쳐 연산증폭기(56)의 비반전 입력에 접속되어 있다.

부호 65는 연산증폭기(56)의 귀환저항(값 Rf), 66은 접지저항(값 Rf), 67은 A/D 변환기의 출력단자를 나타낸다.

도 8 및 도 9는 피변환 데이터와 각 스위치의 온/오프 상태와의 관계를 도시한 도면이다. 10비트의 피변환 데이터는 도시하지 않은 디코더에 의해 디코드되고, 그 디코더 출력에 의해 각 스위치가 도 8, 도 9에 도시한 바와 같이 온/오프 제어된다.

예를 들면, 피변환 데이터가 "0111111111"(+511)인 경우, 도 8 및 도 9에 도시한 바와 같이, 스위치(S0a, S7b, S0c, S3d, S0e, S3f)가 온으로 되고, 이에 의해, 앰프(52, 59, 63)의 출력이 각각 7V, 3V, 3V로 되고(V: 저항(50)의 양단전압), 앰프(51, 57, 61)의 출력이 0으로 된다. 이 결과, 출력전압(Sout)은,

Sout = +(Rf/R)(7V + 3/8)V + (3/64)V)

= +(Rf/R)(7V (27/64)V) (5)

로 된다.

또한, 피변환 데이터가 "0000000000"인 경우 도 8 및 도 9에 도시한 바와 같이, 스위치(S4a, S4b, S2c, S2d, S2e, S2f)가 온으로 되고, 이 결과, 출력전압(Sout)는,

Sout = -(Rf/R)(4V - 4V + (2/8)V-(2/8)V + (2/64)V-(2/64V) = 0 (6)

으로 된다.

또한, 피변환 데이터가 "1000000000"(-512)인 경우 도 8 및 도 9에 도시한 바와 같이, 스위치(S8a, S0b, S4c, S0d, S4e, S0f)가 온으로 되고, 이에 의해, 앰프(51, 57, 61)의 출력이 각각 8V, 4V, 4V로 되고, 앰프(52, 59, 63)의 출력이 0으로 된다. 이 결과 출력전압(Sout)은,

Sout = -(Rf/R)(8V + (4/8)V + (4/64)V)

= -(Rf/R)(8V + (36/64)V) (7)

로 된다.

도 10은 본 발명의 제5 실시예에 따른 D/A 변화기의 회로를 도시한 것이다. 이 D/A 변환기에서는 피변환 데이터 24비트를 아날로그 전압으로 변환하도록 확장한 것이다. 이 도면에서, 저항 스트링은 257개의 직렬접속된 저항으로 구성되어 있다. 또한, "1-11비트"로 기재하고 있는 16열로 배치된 각 스위치는 피변환 데이터의 상위 12비트에 의해 온/오프 제어되는 스위치이며, 이들이 스위치는 합계 4112개(257 x 16)를 설치하고 있다. 또한, 실제는 4111개로 족하다. 즉, 12비트 분의 스위치는 4096개이고, 이에 제로 위치(접지위치)를 선택하기 위한 스위치 16개를 추가하면 4112개로 되고, 4096번째의 스위치는 필요하지 않으므로, 상위 12비트의 변환에 필요한 실제 스위치 수의 합계는 4111개로 된다.

또한, "15비트", "19비트", "23비트"로 기재된 6열로 배치된 스위치는 피변환 데이터의 하위 12 비트에 의해 온/오프 제어되고, 앰프의 출력측의 래더 구성으로 접속된 저항과 함께 하위 12비트에 대응하는 전압을 형성한다. 그리고, 상술한 하위 12비트에 대응하는 전압과 하위 12비트에 대응하는 전압이 연산증폭기(70)에 의해 합성되고, 아날로그로 변환된 전압으로서 이 합성된 전압이 출력된다.

도 11은 이 발명의 제6 실시예의 구성을 도시한 회로도이며, 이 도면에 도시한 D/A 변환기는 11비트의 2'COMP 형식의 피변환 데이터를 아날로그 전압으로 변환하는 것이다. 이 실시예의 D/A 변환기가 도 7에 도시한 것과 다른 점은 피변환 데이터의 상위 비트들을 아날로그 전압으로 변환하는 스위치 스트링이 +측에 2개의 스트링, -측에 2개의 스트링으로 합계 4개의 스트링이 설치되어 있는 점이다.

즉, 각 스위치(S0a-S8a)의 일단이 저항 스트링(53)의 접속점의 대응하는 것에 접속되고, 타단이 공통 접속되어 앰프(51)의 입력에 접속되고, 각 스위치(S0c-S8c)의 일단이 저항 스트링(53)의 접속점의 대응하는 것에 접속되고, 타단이 공통 접속되어 앰프(70)의 입력에 접속되어 있다. 그리고, 앰프(51, 70)의 각 출력이 각각 저항(54, 71)(각각 값 R)을 거쳐 연산증폭기(56)의 반전입력에 접속되어 있다. 동일하게, 각 스위치(S0b-S8b)의 일단이 저항 스트링(53)의 접속점의 대응하는 것에 접속되고, 타단이 공통접속되어 앰프(52)의 입력에 접속되고, 각 스위치(S0d-S8d)의 일단이 저항 스트링(53)의 입력에 접속되고, 각 스위치(S0d-S8d)의 일단이 저항 스트링(53)의 접속점의 대응하는 것에 접속되고, 타단이 공통 접속되어 앰프(72)의 입력단에 접속되어 있다. 그리고, 앰프(52, 72)의 각 출력이 저항(55, 73)(각각 값은 R)을 각각 거쳐 각각 연산증폭기(56)의 비반전 입력에 접속되어 있다. 그리고, 상술한 각 스위치(S0a-S8d)가 피변환 데이터의 상위 5비트에 의해 온/오프 제어되고, 스위치(S0e-S4h)가 피변환 데이터의 하위 5비트에 의해 온/오프 제어된다.

도 12 및 도 13은 피변환 데이터와 각 스위치의 온/오프 상태와의 관계를 도시한 도면이며, 11비트의 피변환 데이터는 디코더에 의해 디코드되고, 그 디코드 출력에 의해 각 스위치가 이들의 도면에 도시한 바와 같이 온/오프 제어된다.

예를 들면, 피변환 데이터가 "01111111111"(+1023)인 경우, 도 12 및 도 13에 도시한 바와 같이, 스위치(S0a, S8b, S0c, S7d, S0e, S3f, S0g, S3h)가 온으로되고, 이에 의해, 앰프(52, 72, 59, 63)의 출력이 각각 8V, 7V, 3V로 되고(V: 저항(50)의 양단전압), 앰프(51, 70, 57, 61)의 출력이 0으로 된다. 이 결과, 출력전압(Sout)은,

Sout = +(Rf/R)(8V + 7V+ (3/8)V + (3/64)V)

= +(Rf/R)(15V + (27/64)V) (8)

로 된다.

마찬가지로, 피변환 데이터가 "01111111110"(+1022)인 경우, 도 12 및 도 13에 도시한 바와 같이, 스위치(S0a, S8b, S0c, S7d, S0e, S3f, S1g, S3h)가 온으로 된다. 이에 의해,

Sout = +(Rf/R)(8V + 7V+ (3/8)V + (3/64)V - (1/64)V)

= +(Rf/R)(15V + (26/64)V) (9)

로 된다.

이하 마찬가지로, 이 D/A 변환기는 피변환 데이터가 "1" 변화할 때마다 출력전압(Sout)이 (1/64)V씩 변화한다.

또한, 피변환 데이터의 상위 5비트와 스위치(S0a-S8d)와의 온/오프 관계는 다음과 같다. 또한, "--"는 그 위의 난과 동일한 스위치임을 의미한다.

상위 5비트 10진수 표기 온으로 되는 스위치

01111 960 S0a, S8b, S0c, S7d

01110 896 --, --, S1c, --

01101 832 --, S7b, --, --

01100 768 S1a, --, --, --

01011 704 --, --, --, S6d

01010 640 --, --, S2c, --

01001 576 --, S6b, --, --

01000 512 S2a, --, --, --

이와 같이, 본 실시예에서, +측의 스위치(S0b-S8b, S0d 내지 S8d)가, 피변환 데이터가 작아짐에 따라 고전압측의 스위치(S8b, S7d)부터 순차 온으로 되고, 한편, -측의 스위치(S0a-S8a, S0c-S8c)는 피변환 데이터가 작아짐에 따라 저전압측의 스위치(S0a, S0c)부터 순차 온으로 된다.

그런데, 저항 스트링(53)의 각 저항(50)의 저항값 R은 모두 정확히 동일한 것이 바람직하나, 엄밀하게는 각각의 저항의 저항값 R간에 근사적으로 오차가 있다. 이 저항오차는 랜덤하게 발생하는 것이 아니고, 저항 스트링(53)의 일단부터 타단을 향하여 서서히 저항값이 작아지거나, 또는 크게 되는 상태로 발생한다. 이때문에, 상기 실시예와 같이, 각 스위치를 고전압측 및 접지측부터 순차로 온으로하기 보다는, 되도록이면 이격된 위치의 스위치를 순차로 온으로 하는 것이 바람직하다. 이하, 이와 같은 고찰에 기초하여 제7 실시예에 관하여 설명한다.

이 제7 실시예의 스위치 회로의 구성은 도 11과 같다. 이 실시예가 상기 제6 실시예와 다른 점은 피변환 데이터를 디코드하고, 그 디코드 결과에 따라 도 11의 각각의 스위치를 온/오프 제어하는 디코더에 있다. 도 14 및 도 15는 제7 실시예에 의한 디코더에 의해 제어되는 각 스위치의 온/오프 상태를 도시한 도면이다. 이 실시예에서, 피변환 데이터의 하위 6비트와, 스위치(S0e-S4e, S0f-S4f, S0g-S4g, S0h-S4h)의 온/오프 상태와의 대응관계는 제6 실시예(도 12 및 도 13)와 동일하다. 제6 실시예와 제 7 실시예간 다른 점은 피변환 데이터의 상위 5비트와 스위치(S0a-S8a, S0b-S8b, S0c-S8c, S0d-S8d)의 온/오프 상태와의 대응관계이다.

즉, 이 실시예에서는 피변환 데이터의 상위 5비트에 대응하여, 다음의 표에 나타낸 바와 같이, 각 스위치가 온으로 된다.

상위 5비트 10진수 표기 온으로 되는 스위치

01111 960 S0a, S8b, S0c, S7d

01110 896 --, --, S1c, --

01101 832 --, -- , --, S6d

01100 768 --, --, S2c, --

01011 704 --, --, --, S5d

01010 640 --, --, S3c, --

01001 576 --, --, --, S4d

01000 512 --, --, S4c, --

........................................

00001 64 --, --, S7c, S0d

00000 0 --, --, S8c, --

11111 -64 --, S7b, --, --

11110 -128 S1a, --, --, --

11101 -192 --, S6b, --, --

........................................

10001 -896 S7a, S1b, --, --

10000 -960 --, S0b, --, --

이와 같이 각 스위치를 온/오프 제어함으로써, 앰프(52)의 출력에 포함되는 저항오차에 기인한 오차전압과, 앰프(72)의 출력에 포함된 저항오차에 기인한 오차전압이 일부 상쇄된다. 마찬가지로, 앰프(51)의 출력에 포함되는 저항오차에 기인한 오차전압과, 앰프(70)의 출력에 포함된 저항오차에 기인한 오차전압이 일부 상쇄된다. 이에 따라 저항 스트링(53)에 의해 야기된 저항오차에 기인한 출력전압의 변동을 최소한으로 할 수 있다. 도 16은 피변환 데이터와 출력전압(Sout)과의 대응관계를 나타낸 것으로, 이 도면에서, 점선(L1, L2)은 전술한 제6 실시예의 특성을 나타내고, 또한 점선(L3, L4)은 상술한 제7 실시예의 특성을 나타내 있다. 실선(L5)은 변환오차가 없는 경우의 관계를 나타낸다. 또한, 곡선(L1, L3)은 저항스트링(53)의 접지측부터 고전압측을 향하여 저항값이 서서히 작아지게 되는 경우이며, 곡선(L2, L4)은 동일 방향으로 크게 되는 경우이다. 이 도면에 도시한 바와 같이, 제7 실시예에 의하면, 제6 실시예보다 저항오차에 기인한 변환오차를 더 작게 할 수 있다.

또한, 상기 제6, 제7 실시예에서는 앰프의 출력에 접속된 저항이 저항값 R을 갖는 라인에 관하여 설명하였으나, 앰프의 출력에 접속된 저항이 8R 혹은 64R의 라인에 관해서도 동일한 생각을 적용할 수 있음은 물론이다.

도 17은 상술한 제6, 제7 실시예에 의한 D/A 변환기의 전체 구성을 도시한 블록도이다. 이 도면에서, 부호 80은 디코더, 81은 도 11에 도시한 바와 동일한 회로이다. 디코더(80)는 피변환 디지털 데이터를 디코드하는 것이며, 이 디코더(80)의 출력에 의해 도 11에 도시한 각 스위치(S8a, S8b,...S0h)의 온/오프가 도 12 내지 도 15에 도시한 바와 같이 제어된다. 83은 저역통과 필터로서 출력전압(Sout)에 포함되는 고주파 성분을 제거한다. 또한, 전술한 도 1, 도 7, 도 10에 도시한 회로도는 도 17에 도시한 회로와 동일하게, 전단에 디코더, 후단에 저역필터가 설치되어, D/A 변환기로서 구성된다.

전술한 구성에 의하면, 상위 비트의 변환을 저항 스트링 및 스위치 매트릭스로 행하도록 한 것으로, 고정밀도 및 다 비트이고 더구나 형성에서 저항 트리밍과 같은 수단을 필요로 하지 않는 D/A 변환기를 제공할 수 있는 효과가 있다. 또한, 이 발명에 의한 D/A 변환기는 CMOS 공정에 의해 형성하는 것이 가능하고, 양산에적합한 잇점이 얻을 수 있다. 또한, 상술한 구성에 의하면, 저항오차에 기인한 변환오차를 최소한으로 할 수 있다.

Claims

디지털 아날로그 변환기에 있어서,

직렬접속된 복수의 저항;

각각 상기 복수의 저항의 접속점의 대응하는 것에 일단이 접속되고, 타단이 공통 접속점에서 공통접속된 M(M:1보다 큰 정수)개의 스위치로 구성된 N(N:1보다 큰 정수)열의 제1 스위치 스트링;

상기 제1 스위치 스트링의 스위치를 피변환 데이터의 상위측 비트에 기초하여 온/오프 제어하는 스위치 제어회로;

상기 피변환 데이터의 하위측 비트에 대응하는 전압을 형성하여 이 전압을 출력하는 전압형성회로; 및

상기 각 공통 접속점의 전압과 상기 전압형성회로의 출력을 가감산하는 가감산회로를 포함하는 것을 특징으로 하는 디지털 아날로그 변환기.
제1항에 있어서, 상기 전압형성회로는, 상기 피변환 데이터의 하위측 비트에 의해 온/오프 되어 전압을 출력하는 복수의 스위치와, 상기 스위치의 출력을 복수의 가중(weighted) 저항을 통하여 상기 가감산회로에 인가하는 회로로 구성된 것을 특징으로 하는 디지털 아날로그 변환기.
제1항에 있어서, 상기 전압형성회로는, 상기 피변환 데이터의 하위측 비트에의해 온/오프되어 전압을 출력하는 복수의 스위치와, 상기 스위치로부터의 상기 전압을 온으로 된 스위치들에 응한 전압으로 변환하는 저항 래더회로로 구성되는 것을 특징으로 하는 디지털 아날로그 변환기.
제1항에 있어서, 상기 전압형성회로는, 각각 상기 복수의 저항의 접속점의 대응하는 것에 일단이 접속되고, 타단이 적어도 한 공통접속점에 공통접속된 복수의 스위치로 구성되는 적어도 하나의 제2 스위치 스트링과, 상기 적어도 하나의 제2 스위치 스트링의 스위치를 피변환 데이터의 하위측 비트에 기초하여 온/오프 제어하는 하위비트측 스위치 제어회로와, 상기 적어도 하나의 제2 스위치 스트링의 공통접속점의 상기 적어도 한 공통접속점의 전압을 복수의 가중 저항들을 거쳐 상기 가감산회로에 인가하는 회로로 구성되는 것을 특징으로 하는 디지털 아날로그 변환기.
제1항에 있어서, 상기 전압형성회로는, 각각 상기 복수의 저항의 접속점의 대응하는 것에 일단이 접속되고, 타단이 적어도 한 공통접속점에 공통접속된 복수의 스위치로 구성되는 적어도 하나의 제2 스위치 스트링과, 상기 적어도 하나의 제2 스위치 스트링의 스위치를 피변환 데이터의 하위측 비트에 기초하여 온오프 제어하는 하위비트측 스위치 제어회로와, 상기 적어도 하나의 제2 스위치 스트링의 상기 적어도 한 공통접속점의 전압을 저항 래더 회로를 통해 상기 가감산 회로에 인가하는 회로로 구성된 것을 특징으로 하는 디지털 아날로그 변환기.
제1항에 있어서, 상기 스위치 제어회로는, 상기 복수의 저항의 저항값 오차에 기인하여 상기 제1 스위치 스트링의 각 공통접속점에 발생하는 전압오차가 상쇄되도록 상기 스위치를 온/오프제어하는 것을 특징으로 하는 디지털 아날로그 변환기.
제4항에 있어서, 상기 스위치 제어회로는, 상기 복수의 저항의 저항값 오차에 기인하여 상기 제2 스위치 스트링의 각 공통접속점에 발생하는 전압오차가 상쇄되도록 상기 스위치를 온/오프 제어하는 것을 특징으로 하는 디지털 아날로그 변환기.
제5항에 있어서, 상기 스위치 제어회로는, 상기 복수의 저항의 저항값 오차에 기인하여 상기 제2 스위치 스트링의 각 공통접속점에 발생하는 전압오차가 상쇄되도록 상기 스위치를 온/오프 제어하는 것을 특징으로 하는 디지털 아날로그 변환기.
제1항에 있어서, 상기 제1 스위치 스트링은, 상기 공통접속점의 전압이 가산을 위해 상기 가감산 회로에 공급게 배치된 제1 및 제2 스위치 스트링과, 상기 공통접속점의 전압이 감산을 위해 상기 가감산 회로에 공급되게 배치된 제3 및 제4 스위치 스트링으로 구성되고, 상기 스위치 제어회로는 상기 제1 및 제2 스위치 스트링의 출력전압의 오차가 상쇄되도록 상기 제1 및 제2 스위치 스트링의 스위치를 온오프 제어함과 아울러, 상기 제3 및 제4 스위치 스트링의 출력전압의 오차가 상쇄되도록 상기 제3 및 제4 스위치 스트링의 각 스위치를 온/오프 제어하는 것을 특징으로 하는 디지털 아날로그 변환기.
제4항에 있어서, 상기 적어도 하나의 제2 스위치 스트링은, 상기 공통접속점의 전압이 가산을 위해 상기 가감산회로에 공급되게 배치된 제1 및 제2 스위치 스트링과, 상기 공통접속점의 전압이 감산을 위해 상기 가감산회로에 공급되게 배치된 제3 및 제4 스위치 스트링으로 구성되고, 상기 하위비트측 스위치 제어회로는 상기 제1 및 제2 스위치 스트링의 출력전압의 오차가 상쇄되도록 상기 적어도 하나의 제2 스위치 스트링의 제1 및 제2 스위치 스트링의 스위치를 온/오프 제어함과 아울러, 상기 제3 및 제4 스위치 스트링의 출력전압의 오차가 상쇄하도록 상기 적어도 하나의 제2 스위치 스트링의 상기 제3 및 제4 스위치 스트링의 스위치를 온/오프제어하는 것을 특징으로 하는 디지털 아날로그 변환기.
제5항에 있어서, 상기 적어도 하나의 제2 스위치 스트링은 상기 공통접속점의 전압이 가산을 위해 상기 가감산회로에 공급되게 배치된 제1 및 제2 스위치 스트링과, 상기 공통 접속점의 전압이 감산을 위해 상기 가감산회로에 공급되게 배치된 제3 및 제4 스위치 스트링으로 구성되고, 상기 하위비트측 스위치 제어회로는 상기 제1 및 제2 스위치 스트링의 출력전압의 오차가 상쇄되도록 상기 적어도 하나의 제2 스위치 스트링의 상기 제1 및 제2 스위치 스트링을 온/오프 제어함과 아울러, 상기 제3 및 제4 스위치 스트링의 출력전압의 오차가 상쇄되도록 상기 적어도 하나의 제2 스위치 스트링의 상기 제3 및 제4 스위치 스트링을 온/오프 제어하는 것을 특징으로 하는 디지털 아날로그 변환기.