JPS60242727A - アナログ・デイジタル変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、アナ−ログ・ディジタル変換器に関する。

〔従来技術とその問題点〕

アナログ・ディジタル変換器は、アナログ入力信号をデ
ィジタル表示（通常は２進数）に変換する回路である。

これらの回路の出力のビット数はさまざまであり、最大
の出力ビツト数を有する回路が、最大可能精度を有する
ことに力る。

フラッシュ変換器（ｆｌａｓｈ　ｃｏｎｖｅｒｔｅｒ　
）として知られている形式の変換器回路においでは、デ
ィジタル出力のすべてのビット（または１群のビット）
が並列に計算されるので、変換が極めて高速に行なわれ
るｏしかし、フラッシュ変換器の回路は、高分解能の出
力を必要とする応用においては、極めて大形になシやす
い。例えば、２ビツトの出力を有する代表的な設計によ
るフラッシュ変換器（第１図）は、直列に接続された４
つの等しい抵抗と４つの比較器とを有し、それぞれの比
較器の１人力は対応する抵抗に接続されている０抵抗の
両端間に印加される参照電圧は４つの比較器に対して４
つの相異なる段階的に増加する参照電圧を供給し、４つ
の比較器はこれらの電圧レベルをアナログ入力信号と比
較する。組合わされた論理回路がこれらの比較器の出力
を、アナログ入力信号の２ビツトのディジタル表示に変
換する〇一般に、フラッシュ変換器に用いられる比較器
の数は、出力のビット数が１つ増すごとに２倍に増加す
る０従って、ビットのフラッシュ変換器は通常８個の比
較器を有し、４♂ツトのフラッシュ変換器は１６個の比
較器を有する０従って、多数の出力ビラトラ必要とする
高精度の応用においては、フラッシュ変換器が実現不可
能なほど大形化しかつ複雑化することが容易に理解され
る０回路の複雑さを減少させるために、ある変換器では
、シーケンス動作を行なうフラッシュ変換器回路が利用
された。このような回路の１例としては、　Ｎａｔｉｏ
ｎａｌ　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒのＡＤＯＯ８２０
という８ピツトの、高速度マイクロプロセッサと併用可
能な、アナログ・ディジタル（Ａ／Ｄ）変換器回路（第
２図）がある。この回路は、電圧入力信号を８ビツトの
ディジタル表示に変換するのであるが、その際、「半フ
ラッシュ（ｈａｌｆ−ｆｌａｓｈ月技術を用いて一時に
４ビツトずつ変換する０この回路は２つの４ビツトフラ
ッシュ変換器回路を有し、その１つは、まず最上位の４
ビツトを計算する。この最上位の４ビツトのアナログ値
が、アナログ入力信号から減算されてアナログ差すなわ
ちアナログ残差信号が発生される。この減算の後、第２
の４ビツトフラツシユ変換器が、アナログ残差信号から
最下位の４ビツトを計算する。

Ｎａｔｉｏｎａｌ　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒの回路
の各フラッシュ変換器は１６個の比較器を有し１合計６
２個の比較器が用いられている。これは、直接的なフラ
ッシュ変換器が２５６個の比較器を必要とするのに比べ
ると、かなシの節約になっている。しかし。

Ｎａｔｉｏｎａｌ　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒの回路
に用いられている回路の構成も、高分解能出力が所望さ
れる場合には、極めて大形のものになりうる。例えば、
１０ビツト出力にすれば、必要な比較器の数は２倍にな
り、６４個の比較器を要することになる。

従って、高分解能出力を有し、しかも比較的に複雑でな
い変換器回路が要求される０ 従来の変換器回路の他の１つの欠点は、この回路に対す
る参照電圧の１つの極性が５通常、最大スケール入力（
ｆｕｌｌ　５ｃａｌｅ　１ｎｐｕｔ　）の極性を決定す
ることである。最大スケール入力とは、変換器回路の最
大スケール２進出力（通常全てが１であるもの）ｔ−発
生させるアナログ入力信号の大きさおよび極性として定
義される。例えば、もし入力信号が最小０ボルトから最
大＋５ボルトの範囲にあれば、多くの従来技術の回路に
おいては、最大スケール入力を＋５ボルトとして定める
ために、＋５ボルトの参照電圧を用いなくてはならない
。

他方、−５ボルトの最大スケール入力は、しばしば負の
参照電圧を必要とする。同様にして、代表的には、第２
参照電圧入力が、最小スケール２進出力（ｍｉｎｉｍｕ
ｍ　ｏｒ　ＩＯＷ　５ｃａｌｅ　ｂｉｎａｒｙ　ｏｕｔ
ｐｕｔ　）（通常全てがＯであるもの）を発生させる最
小スケール入力の極性を画定する。

従って、変換器の入力範囲全適正に画定するためには、
変換器回路に対する入力として使用しうる特定の極性を
もった１つまたはそれ以上の参照電圧が通常必要となる
。多くの装置においては、適当な極性の参照電圧が常に
容易に得られるとは限らない０余分の所要の参照電圧の
極性を用意するためには、特定の装置のための費用およ
び複雑さが増加することになる。

〔発明の目的と問題点を解決するだめの手段及びその作用〕

本発明の目的は、動作が高速度で、かつ比較的複雑でな
い、改良された高分解能のアナログ・ディジタル変換器
を提供することである。

本発明の他の１つの目的は、入力の範囲の極性が、参照
入力の極性と無関係に選択できる改良されたアナログ・
ディジタル変換器を提供することである。

これらの、およびその他の、諸口的および諸利点は、デ
ィジタル出力の高位ビットおよび低位ビットの双方を発
生するために同一のフラッシュ変換器回路を用いる改良
されたアナログ・ディジタル変換器によって達成される
。このフラッシュ変換器回路によって高位ビットが発生
された後、これらの高位ビットに対応するアナログ電圧
がアナログ入力信号から減算され、残差信号が発生され
る。この残差信号に高位ビットのピット位置に対応する
係数を乗算することによシ積信号が発生される。この積
信号が再びフラッシュ変換器回路に印加されることによ
りフラッシュ変換回路は次に低位ピラトラ発生する。同
一のフラッシュ変換器回路を用いて高位ビットおよび低
位ビーットの双方を発生するので、アナログ・ディジタ
ル変換回路の大きさは著しく減少する。

本発明の他の１つの特徴は、最大スケール入力および最
小スケール入力の極性が、参照入力と同じかあるいは反
対の極性を持つようにｆ−ｒグラムされうろことである
。図示された実施例においては、変換器回路は入力切換
形比較器アレイを含んでおシ、このアレイによって参照
信号および入力信号が入力される順序は、参照入力の１
つの極性と、その参照入力の極性と所望の入力範囲の極
性との間の対応との関数になっている。入力信号と参照
信号との入力順序を変えることにより、最大スケールア
ナログ入力信号（および最小スケールアナログ入力信号
）の極性は、参照入力の極性と無関係に設定することが
できる。従って、この変換回路は、所望の入力範囲の極
性を得るために特定の参照入力の極性全必要としない０
２〔実施例〕 第１図には、従来技術のアナログ・ディジタルフラッシ
ュ変換器回路が、全体的に１０で示されている。このフ
ラッシュ変換器回路１ｏ（今後フラッシュ変換器１０と
呼称する）は、アナログ入力電圧信号Ｖ工、のための第
１′人力１２を有する。

参照電圧Ｖゆ、は、第２人力１４から入力される。

参照電圧ｖＲＦ、Ｆは、直列に接続された４つの等しい
抵抗１６ａ−１６ｄに印加され、７ｖＲＩＩ、ＦからＶ
□Ｆまでの４つの段階的に増加する参照電圧を生ずる。

フラッシュ変換器１０は、さらに４つの比較器１．８ａ
−１８ｄｔ有し、これらの比較器のそれぞれの第２人力
は、直列に接続された４つの抵抗１６ａ−１６ｄのそれ
ぞれの１端部に接続されておシ、またそれぞれの第１人
力はアナログ電圧入力１２に接続されている。各比較器
は、アナログ入力電圧ｖＩＮ　”段階的に増加する４つ
の参照電圧の１つと比較し、その比較の結果に従って、
高レベル出力または低レベル出力を発生する。このよう
にして、これらの比較器は、アナログ入力信号コーダ回
路２０は、比較器１８ａ−１８ｄの出力から、ＢＩＴｌ
およびＢＩＴ。で示された２♂ツトのディジタル出力を
発生する。例えば、もしアナロコーダ回路２０は００２
　’に出力する。エンコーダ２０のこの出力００２は、
ゼロ出力または最小スケール出力と呼ばれる。もし、ア
ナログ入力信号２０は、最大スケール出力１１２ｔ−出
力する０これらの両極端の入力の間にある入力電圧は、
比較器１８ａ−１８ｄにおける比較の結果に応じて。

出力０１２または１０２を発生する。

前述のように、このような従来技術のフラッシュ変換器
における比較器および関連した抵抗の数は、出力ビツト
数の増加とともに指数関数的に増加する。上述のように
、第１図の２♂ツト・フラッシュ変換器は、４つの比較
器および関連した抵抗を有する。６ビツト・フラッシュ
変換器は通常８つの比較器および抵抗を有し、４ビツト
・フラッシュ変換器け１６の比較器および抵抗を有する
等になる。

必要な抵抗および比較器の数を減少させるために、ある
変換器においては、半数のビット（高位ビット）を第１
７ラツシユ変換器回路によって発生させ、引き続き、他
の半数のビット（低位ビット）ヲ第２フラッシュ変換器
回路によって発生させる「ハーフフラッシュ」技術が用
いられている。

第２図には、このような変換器回路の１例が全体的に３
０で示されている。第２図は、　ＮａｔｉｏｎａｌＳｅ
ｍｉｃｏｎｄｕｃｔｏｒのＡＤＯＯ８２０という８ビツ
ト。

フラッシュ変換器を示す概略図であるっフラッシュ変換
器３０に含まれている第１の４ビツト・フラッシュ・ア
ナログ・ディジタル変換器回路３２は、４ビツト変換器
として、第１図に示されている２ビツト・フラッシュ変
換器１０のように４つの比較器ではなく、１６の比較器
を有している点を除外すれば、第１図の２ビツト・フラ
ッシュ変換器１０と同様の構成を有すると考えられる。

変換器回路３０はアナログ入力電圧Ｖ工、のための入力
３４を有し、この入力電圧は４ビツト・フラッシュ変換
器３２へ入力される。フラッシュ変換器３２は、さらに
参照電圧ｖＲＦ、Ｆ（＋）およびｖＲ□（−）のそれぞ
れのための２つの入力３６および３８を有する。フラッ
シュ変換器回路３２は、アナログ入力電圧ｖＩＮ　ｆｔ
＊段階的に増加する１６の参照電圧と比較して、４ビツ
ト・ディジタル出力を発生し、この出力は、出力ラッチ
および６状態バッファ回路４０によってラッチされる。

４ビツト・フラッシュ変換器回路３２から発生する４ビ
ツトは、変換器３０の８ビツト出方中の最上位の４ビツ
トである。

４ビツト・ディジタル・アナログ変換器回路４２は、フ
ラッシュ変換器３２０４ビツト出力をアナログ信号に変
換し、このアナログ信号は減算回路４４によ勺アナログ
入力信号ｖＩＮから減算される。減算回路４４から発生
する残差信号は、第２の４ビツト・フラッシュ・アナロ
グ・ディジタル変換器回路４６へ入力され、この変換器
回路は、第２の４ビツト・ディジタル出力を発生する。

これらの４ビツトは、８ビツト・ディジタル出力の最下
位の４ビツトであシ、出力ラッチ４０によってラッチさ
れる。

変換器回路３０は、低位ピラトラ高位ビットと同時に計
算しないので５通常のフラッシュ変換器よシやや低速で
ある。しかし、変換器３０のフラッシュ変換器回路３２
および４６は、８ビツト・ディジタル出力を発生するの
に１通常の８ビツト・　・フラッシュ変換器は２５６と
いう多数の比較器を必要とするのと比べて、わずか６２
の比較器しか必要としない。それにもかかわらず、第２
図の変換器３０の設計に従った、よシ高分解能の回路は
、極めて多数の比較器を必要とする。例えば％　１０ビ
ツト変換器は６４の比較器を必要とする。

第２図に示されている変換器回路３０の他の１つの欠点
は、この回路が正の参照電圧を必要とし。

最大スケール出力が常に正電圧入力信号に対応している
ことである。例えば、ＶｌＦ（＋）入力３６に＋５ボル
トの参照電圧が印加されたときは、＋５ボルトの入力信
号が最大スケール出力を発生させることになる。

工ｎｔｅｒｓｉｌ　７１１５集積回路チツゾあような他
のフラッシュ・アナログ・ディジタル変換器回路は、参
照電圧入力の１つの極性によって、最大スケール入力の
極性を画定する能力を有する。例えば、ｖＲ］！、１Ｆ
（＋）入力に＋５ボルトの参照電圧が印加されると、そ
れによって、−５ボルトの入力信号によシ最大スケール
出力が発生されるようになシ、またｖＲＩｎ？　（＋　
）入力に一５？ルトの参照電圧が印加されると、＋５ボ
ルトの入力によって最大スケール出力が発生されるよう
になる。すなわち、正極性の最大スケール入力は、負の
参照入力を必要とする。

次に、第３図には本発明の実施例であるフラッシュ・ア
ナログ・ディジタル変換器回路が全体的に６０で示され
ている。変換器６０は、アナログ入力信号ｖＩＮのため
の入力６２を有する。入力６２は、スイッチ６４を経て
、比較器アレイ６６の入力ａＶ工、に接続されている。

比較器アレイ６６は、アナログ入力電圧Ｖ工、を段階的
に増加する１５の参照電圧と比較し、その比較の結果に
従って１５の出力Ｂ　（１）　−Ｂｏ３の１つをアクテ
ィブにする。エンコーダ論理回路６８はＢ工ＴＯ−Ｂ工
Ｔ６で示された４ビツトの出力を有し、比較器アレイ６
６のアクティブになった出力線路Ｂ（１）−Ｂｏ５に従
って、１６個の２進数の１つを出力する。

変換器６０の比較器アレイ６６およびその他の諸口路の
動作は、制御論理回路７０によって制御される。制御論
理回路７０は、７２によって示された８つのタイミング
制御信号を比較器アレイ６６へ出力する。制御論理回路
７０はまた。アナログ入力信号ｖＩＮ　を比較器アレイ
６６の入力へ結合させるスイッチ６４の開閉を制御する
０第３図に図示の実施例においては、変換器６０はアナ
ログ入力信号ｖＩ、　＠　２段階で８ビツトディジタル
表示に変換する。第１段階においては、エンコーダ論理
回路６８の出力Ｂ工Ｔ３−Ｂ工ＴＯに最上位の４ビツト
が出力される。出力線路ＮＨＢＶがアクティブにされて
、最上位の４ビツトが利用可能なことを外部回路に知ら
せる。次に第２段階において、最下位の４ビツトが計算
される。出力線路Ｂ工Ｔ３−Ｂ工ＴＯが最下位の４ビッ
トヲ含んでいるとき、エンコーダ論理回路の出力線路Ｎ
ＬＢＶがアクティブ状態にされる。

以下に詳述するように、単一の比較器アレイ６６および
エンコーダ論理回路６８は、アナログ入力信号Ｖ工、の
ディジタル表示の高位ビットおよび低位ビットの双方を
計算するために用いられる。

このため１等しい分解能を有する従来技術の多くのフラ
ッシュ変換器において必要とされる比較器の数に比し、
必要な比較器の数は大いに節約されることになる。

高位ピットが計算される第１段階においては、スイッチ
６４は制御論理回路７０によって閉成されて、アナログ
入力信号Ｖ工Ｎｔ−比較器アレイ６６のＣｖｘＮ入力へ
結合させる。比較器アレイ６６はＶ工Ｈｆ　ｓ段階的に
増加する１５個の参照電圧と比較し、その出力に接続さ
れているエンコーダ論理回路６８は、対応する最上位の
４ビツトを出力Ｂ工Ｔ３−Ｂ工ＴＯに出力する。最上位
の４ビツト（「高位バイト」とも呼ばれ多）を計算した
後。

比較器アレイ６６は計算された高位バイトに対応するア
ナログ電圧を、コンデンサ切換形増幅器７４へ出力する
。この高位バイトに対応するアナログ電圧は「ｖＴＡＰ
」で表わされている。

このコンデンサ切換形増幅器は、第２段階において、こ
の高位バイト対応電圧ｖＴＡＰ　”アナログ入力信号■
ＩＮから減算して残差信号を形成する。

コンデンサ切換形増幅器は、との残差信号に係数１６′
ｆ：乗算することによシ、積信号Ｖ。ＵＴを発生する。

積信号Ｖ。Ｕ、は、スイッチ７６によって、比較器アレ
イ６６の入力ＣｖＩＮへ送シ帰される。

第２段階の間、制御論理回路７０はスイッチ６４を開放
し、アナログ入力信号ｖＩＮが比較器アレイ６６の入力
Ｏｖ工、に結合されないようにし、またスイッチ７６ｆ
、閉成して、積信号Ｖ。ＵＴ　”入力ＯＶ工ｙｉに結合
させる。すると、比較器アレイ６６は積信号Ｖ。Ｕ、を
、段階的に増加する１５個の参照電圧と比較し、エンコ
ーダ論理回路６８が、低位バイト、すなわち最下位の４
ビツトである４ビツトのディジタル表示を出力するよう
にする。

コンデンサ切換形増幅器７４の乗算係数は、それぞれの
段階において計算されるバイト内のビットの数の関数で
ある。上述のように、図示されている実施例のコンデン
サ切換形増幅器Ｔ４は、各バイトは４つのピット位置を
有するため残差信号に係数１６ｔ−乗算する。一般に、
それぞれの段階において計算されるピットの数をｎとす
ると、乗算係数は２ｎである。従って、一時に５ビツト
が計算される１０ピツトの出力を有する変換器における
適当な乗算係数は６２となる。

変換器６０は％　ＶＲＰで示された第１参照電圧入カフ
８ｆ：有する。入力ｖＲＰに印加される参照電圧の大き
さは、変換器６０の最大スケール出力（すべてのビット
が１であるもの）に対応するアナログ入力信号の大きさ
を決定する。同様にして、ｖＲＮで示された第２参照電
圧入力は、変換器６０の最小スケール出力、すなわちゼ
ロ出力（すべてのビットが０であるもの）に対応するア
ナログ入力信号の大きさを決足する。変換器６０の最大
スケール出力および最小スケール出力に対応するアナロ
グ入力信号の大きさは、それぞれ参照電圧ｖＲＰおよび
ｖＲＮの大きさによって決定されるが、最大スケール出
力および最小スケール出力の極性についてはそうではな
い。本発明においては、変換器６０の制御論理回路７０
はｏｐｐで示されたプログラム入力を有する。変換器６
０のｏｐｐ入力は、最大スケール入力信号が、参照電圧
ｖＲＰと同じ極性を有するか、または逆の極性を有する
かを決足する。例えば、変換器６０のｖＲＰ入力に＋５
ボルトの参照電圧が印加されれば、最大スケール出力は
。

ｏｐｐ入力の値によって、＋５ｅルトまたは一５ボルト
のアナログ入力信号に対応させることができる。従って
、負の最大スケール入力のために弁の参照電圧が要求さ
れることはなくなる００ＰＰ入力は、同様にして、最小
スケール入力の極性と、第２参照電圧入力ＶＲＮの極性
との間の対応を決定する。

第４図には、第６図の比較器アレイ６６のさらに詳細な
ゾロツク図が示されている。そこに示されているように
、比較器アレイ６６は１図示の実施例においては、１５
個の比較器８０ａ−８００を有する。抵抗連鎖（抵抗の
鎖状直列接続）８２は、直列に接続された１６個の抵抗
８４ａ　−８４ｐを含み、これらの抵抗は２つの参照電
圧ｖＲＰおよびｖＲＮの間に接続されている。抵抗８４
ａ−８４ｐは％　ｖＲＰとｖＲＮとの間の電位差を、段
階的に増加する１６個の電圧に分圧する０これらの電圧
の最初の１５個の電圧はｖＴＡＰ　（１）　”ＴＡＰα
０で示されている。

それぞれの比較器８０ａ−８０ｏの第１人力は、比較器
アレイ入力ａＶ工、に接続され、第２人力は関連する抵
抗８４ａ−８４０の上端部に接続されている。比較器ア
レイ６６の比較器は、入力電圧ａＶ工Ｎ　’ｆｔ　ｓ段
階的に増加する１５個の参照電圧ｖ　（１）　−ｖＴＡ
Ｐ　（”のそれぞれと比較し、それぞＡＰ れの比較器は、もし入力電圧がその比較器と関連した参
照電圧奮起えていれば、論理値１１ＮＯＭＰ出力から出
力する。比較器がＮＯＭＰ出力から論理値１を出力する
ときは、その比較器は、アレイ中で上にある比較器によ
って禁止されない限り、出力Ｂ　（１）　−ＢａＯの中
の関連した出力Ｂ（Ｎ）にも論理値１を出力する。ある
比較器のＮＯＭＰ出力が論理値１の状態になると、それ
はプレイ中で下にある次の比較器のＢ　（ＩＪ）出力を
阻止する。従って、入力電圧を超えない最高参照電圧に
関連した比較器のみが、論理値１をそのＢ　（Ｎ）出力
に出力する。その比較器よシ下にある他の全ての比較器
は、アレイ中のすぐ上の比較器によって阻止される。

それぞれの比較器９Ｑａ−８ｏｏに関連して、ラッチ・
スイッチ１３５ａ　８６０’ｅ設けである。

それぞれのラッチ・スイッチ８６　ａ　−８６ｏは。

関連する抵抗８４ａ−８４０の上方の端部を比較器アレ
イ６６の出力ｖＴＡＰに結合させる０比較器８０ａ−８
００の出力Ｂ　（１）　−Ｂ　（１９は、関連するラッ
チ・スイッチ８６ａ−８６０のラッチ入力「Ｄ」に接続
されている。出力Ｂ　（１）　−Ｂα９の１つに高レベ
ル論理出力を発生する比較器はまた。関連したラッチ・
スイッチを閉成位置にラッチする。閉成されたスイッチ
は、抵抗連鎖８２の関連する抵抗の上方の端部を出力ｖ
ＴＡＰに結合させるので、アクティグ状態にされた出力
Ｂ　（１）　−Ｂ　Ｑ９に関連した参照電圧ｖＴＡＰ　
（Ｎ）が、アレイ６６のｖＴＡＰ出力に出力される。エ
ンコーダ論理回路６８（第３図）は、アクティブ状態に
された出力線路Ｂ　（１）　−Ｂ　（Ｉｓの出力を、（
８ビツトデイジタル出力の高位バイ）ｔ−表わす）ＢＩ
Ｔり−Ｂ工ＴＯ出力における１６個の２進数の１つに符
号化するのでＴｈ　ｖＴＡＰ出力における段階的に増加
する参照電圧ｖＴＡＰ（Ｎ）は、高位バイトに対応する
アナログ電圧になる。

第１６図に示されているように、それぞれのうツチ・ス
イッチ８６は、Ｄ形フリツゾフロツゾ９０とスイッチ９
２とを含んでいる。スイッチ９２０制御入力は、フリッ
プフロップ９０のＱおよび互出力に接続されているので
、フリップフロップ９０のＤ入力にラッチ信号が印加さ
れると、スイッチ９２はラッチ信号の状態によって開ま
たは閉位置のいずれかにラッチされる。

第５図には、エンコーダ論理回路６８が詳細に示されて
いる。エンコーダ論理回路６８は、プログラム式論理ア
レイ９４を含み、この論理アレイにおいては、４つの列
線路９６ａ−９６ｄがトランジスタ結合によって比較器
アレイ６６（第４図）からの入力線路Ｂ　（１）　−Ｂ
ｏ３に結合されている。それぞれの結合用トランジスタ
は、出力線路９６ａ−９６ｄと入力線路Ｂ　（１）　−
Ｂｏ３との交差位置に示された点９８によって表わされ
ている。出力線路９６ａ−９６ｄのおのおのは、４つの
プルアップ・トランジスタ１００の１つに接続されると
ともに。

エンコーダ論理回路の出力Ｂ工Ｔ３−Ｂ工ＴＯの１つに
、関連するインバータ１０２によ多接続されている。第
５図に示書れているように、入力線路Ｂ（１）は結合用
トランジスタ９８によって出力線路９６ｄにのみ結合さ
れている。従って、入力線路Ｂ（１）がアクティブ状態
（論理的高レベル状態）にされると、エンコーダの出力
線路Ｂ工ＴＯは論理値１に、なシ、出力線路Ｂ工Ｔ１−
Ｂ工Ｔ６は論理値０のままにとどまシ、変換器６０は１
２出力を発生する。他の入力線路Ｂ　（２）　−Ｂ　Ｑ
υは出力線路９６ａ−９６ｄに結合されていて、入力線
路Ｂ　（２）　−Ｂ（２）の１つがアクティグにされる
と、それによって対応する２進出力２２−１５２Ｔｈ発
生するようになっている０もし、入力線路Ｂ　（１）　
−Ｂ　％が１つもアクティグにされなければ、エンコー
ダの出力Ｂ工ＴＯ−Ｂ工Ｔ６は全て論理値０のままにと
どまシ、それは変換器６０の０２出力に和尚する。

前述のように、変換器６０は第１段階において最上位の
４ビットヲ計算し、それに続く第２段階において最下位
の４ビットヲ計算する。エンコーダ論理回路６８は、タ
イミング制御信号線路５ＣＡＺＨに接続された第１ワン
ショット回１８１０４と、タイミング制御信号線路ＡＺ
に接続された第２ワンショット回路１０６とを含んでい
る。制御信号ＡＺおよび５ＯＡＺＨは制御論理回路７０
によって発生され、比較器８０ａ−８００およびコンデ
ンサ切換形増幅器７４の自動ゼロ化を制御する。

２つのワンショット回路１０４および１０６の出力は、
組合せ論理回路１０８によって、第１出力線路ＮＨＢＶ
（高位バイトが妥当マあることを示す）と、第２出力線
路ＮＬＢＶ（低位バイトが妥当であることを示す）とに
結合されている。これらの出力信号の状態は、制御論理
回路７０のタイミング制御信号５ＯＡＺＨおよびＡＺの
関数であシ、それらの名称があられしているように、エ
ンコーダの出力Ｂ工Ｔ３−Ｂ工ＴＯにあられれているビ
ットはそれぞれ高位バイトまたは低位バイトであること
を示す。第１０図に示すように、高位バイト妥当（ＮＨ
ＢＶ）信号は、ＡＺ（自動ゼロ化）信号がアクティグ状
態に復帰した後にアクティグになる。

後述するように、比較器アレイ６６は、　ＡＺ倍信号非
アクティグ状態にある間に、入力信号と、段階的に増加
する参照電圧との比較を行なう。従って、第１０図に示
されているように、高位バイトへの変換は、ＡＺ倍信号
アクティブ状態にもどシ、比較器の自動ゼロ化状態が再
開されたことを示すときに完了する。

第６図には、第４図の比較器８０ａ−８００のおのおの
を示す比較器回路８０の回路構成が概略的に示されてい
る。比較器８０は、入力１２０に印加されるアナログ入
力電圧ＣｖＩＮヲ、第２人力１２２に印加される関連し
た段階的に増加する参照電圧ｖＴＡＰ（Ｎ）と比較する
。段階的に増加する参照電圧ｖＴＡＰ（Ｎ）は、第４図
の段階的に増加する参照電圧ＶＴＡＰ　（１）　ＶＴＡ
Ｐ　Ｏｆ？　＋７）　１　ツｆ表わす。第４図に示した
比較器アレイ６６内の次の上方の比較器によって無能化
されない限シ、比較器アレイは、もしアナログ入力信号
ＯＶ　ｘＮの絶対値が、段階的に増加する参照電圧ＶＴ
ＡＰ（Ｎ）の絶対値より大なら・ば、出力１１（Ｎ）に
論理値１を出力する。

比較器８０は、第６図に示すように１反転増幅器１２４
と、１対の入力コンデンサ１２６および１２８とを含む
。第１人力コンデンサ１２６は、スイッチ１３２および
１３４によシ、それぞれアナログ入力信号Ｃｖ工、およ
び入力１３０からのアナログ接地に結合される。同様に
して、第２コンデンサ１２８はスイッチ１３６および１
３８によシ、それぞれ段階的に増加する参照電圧ｖＴＡ
Ｐ（Ｎ）およびアナログ接地に結合される。図示されて
いる本発明の実施例においては、電圧０ＶｘＮおよびｖ
ＴＡＰ　（”がスイッチによってそれぞれの入力コンデ
ンサに結合される順序は、参照電圧入力ｖＲＰおよび所
望の最大スケール入力のそれぞれの極性に依存する。前
述のように、最大スケール入力の極性は５本発明の変換
器回路においては、参照電圧入力の極性に限定されない
。最大スケール入力の極性は、参照電圧入力ｖＲＰの極
性と同じかあるいは逆に画定することができる。この参
照電圧入力の極性と最大スケール入力の所望の極性との
間の対応は、第６図の制御論理回路７００プログラム人
力ｏｐｐによって画定される。もし、最大スケール入力
が参照入力電圧ｖＲアと同じ極性を持つべき場合には、
制御論理回路のプログラム人力ｏｐｐには論理値０が入
力される。また、最大スケール入力と参照電圧■ＲＰと
が互いに逆の極性を持つべき場合には、ｏｐｐ入力には
論理値１が入力される。

入力ｏｐｐはまた、最小スケール入力と参照入力電圧ｖ
ＲＮとの相対的極性をも決定すること′ｆ、認識すべき
である。しかし、ＯＦＦ入力の作用については、はっき
りさせるために、最大スケール入力に関してのみ後述す
る。

入力電圧ＣｖＩＮおよびｖＴＡＰ　（Ｎ）がスイッチに
よって入力コンデンサに結合される順序は、最大スケー
ル入力と参照電圧ｖＲＰとの相対的極性の関数であるの
みならず、参照電圧ｖＲＰの極性自体の関数でもある。

第７図の表は、最大スケール人力ｖ工、と参照電圧ｖＲ
Ｐとの両方の極性の可能な４つの組合せ′Ｊｋ要約した
ものである。第１の可能な場合は、最大スケール入力と
参照電圧ｖＲＰとの両方が正（０よシ太）である場合で
ある。参照電圧が正であるため、参照電圧極性状態ビッ
トＰＯＬには論理値１が与えられる。これら２つの電圧
の極性が同一（共に正〕であるから、ｏｐｐプログラム
入力には論理値０が与えられる０他の可能な場合も第７
図に示されている。

再び第６図において、入力信号スイッチ１３２および１
３４を開閉するためのタイミング制御信号は、ＥＩＡＭ
工ＨおよびＮＳＡＭ工Ｈで示されている。

一方、参照電圧スイッチ１３６および１３８は、タイミ
ング制御信号ＳＡＭＲＨおよびＮ　Ｓ　ＡＭＲＨによっ
て制御される。これらの信号のそれぞれの名称における
文字Ｈは論理値レベルの状態を示すものではなく、これ
らが１例えば−５ボルトから＋５ボルトまでの範囲内の
高レベル電圧信号であり、０ポルトから＋５ボルトまで
の範囲内の信号ではないことを示している。また、最初
の文字「Ｎ」は、その信号が対応した名称の信号の逆論
理値を有することを意味する。

これらのタイミング制御信号は、制御論理回路７０（第
６図）によって発生される。これらの信号は、基本タイ
ミング制御信号ＳＡＭ（第８図）（ｒ　ｓａｍｐｌｅ　
Ｊの短縮形である）から導かれ、基本タイミング制御信
号ＳＡＭに対するこれらの信号の位相は、プロゲラ企八
Ｐと、参照電圧入力ｖＲＰの極性（ｐｏＬ）との関数で
ある。第７図の表に示されているように、最大スケール
人力Ｖ工、と参照電圧ｖＲＰとの双方が正である時には
、入力スイッチ１３２および１３４に対する制御信号Ｓ
ＡＭ工Ｈは、基本的にはタイミング信号ＳＡＭであって
変化しない。さらに、参照電圧入力スイッチ１３６およ
び１３８に対するタイミング信号ＳＡＭＲＨは、その逆
論理値ＮＳＡＭである。

第８図に示されているように、基本タイミング信号ＳＡ
Ｍは２つの期間を足める。ｒｈｚＪで示される第１期間
は自動ゼロ化期間であって、この期間内においては、増
幅器１２４（第６図）の出力はその入力へ短絡される。

増幅器１２４の出力をその入力へ結合するのは、第１ｐ
チヤネルトランジスタ・スイッチ１５０および第２ｐチ
ヤネル補償トランジスタ・スイッチ１５２である。トラ
ンジスタ１５０および１５２はそれぞれ、第５図の制御
論理回路７０によシ発生するタイミング制御信号ＮＡＺ
およびＡＺによって制御される。第１０図に示されてい
るように、タイミング制御信号ｓｉＭが論Ａであるとき
には、自動ゼロ化制御信号ＡＺは論理値１になっている
ので、その逆論理値信号ＮＡＺは論理値０になっており
、それによってトランジスタ１５０はオン状態にされ、
増幅器１２４の出力はその入力へ短絡される０これによ
って、増幅器１２４の入力の電圧は任意の固定電圧へ駆
動されるが、その電圧値は増幅器１２４のバイアス回路
によって決定される０自熱ゼロ化期間中においては、−
状態ピッ）ＯＦＦおよびＰＯＬの状態に依存して、入力
電圧ＣＶ工、およＵ　ｖＴＡＰ　（Ｎ）の１万または双
方が、サンプリングのために、それぞれの入力コンデン
サに接続されるかあるいは双方とも入力コンデンサに接
続されない。

自動ゼロ化信号Ａｚが論理値０に復帰して（第１０図）
自動ゼロ化期間が終ったことを示すと、トランジスタ１
５０はオフ状態にされて、増幅器１２４の出力と入力と
の間の帰還ループが除去される。さらに、基本タイミン
グ制御信号ＳＡＭが論理値１になって、比較期間が開始
される。自動ゼロ化期間中に入力コンデンサ１２６およ
び１２８に結合されていた特定の入力電圧（０ＶＩＮお
よびｖＴＡＰ　（”）の少なくとも一方）は、比較期間
中においては入力コンデンサから切離され、自動ゼロ化
期間中に結合されていなかった入力電圧（ａＶ工、およ
びＶＴＡＰ　（”）の少なくとも一方）が比較期間中に
入力コンデンサ１２６および１２８に結合される。その
際、増幅器１２４の入力電圧は、電圧ＣＶ　の絶対値お
よびＶＴＡＰ（Ｎ）の絶対値のいずれが工Ｎ 太きいかによって、負または正になる。

それぞれの比較器８０の動作を、さらに例によって以下
に説明する。もし、変換器６０のｖＲＰ入力に入力され
る参照電圧が正であり、かつ最大スケール入力の所望の
極性も正である場合（第７図の表の最初の例）々らば、
制御論理回路７０のＯＦＦ入力には、参照電圧ｖＲＰと
最大スケール入力とが同じ極性を有することを示す論理
値０が入力されるべきである。第７図の表に示されてい
るように、参照電圧ｖＲＰが正（状態ピッ）ＰＯＬは論
理値１の状態）でろｐ、ｏｐｐ入カが論理値０の場合に
は、比較器８０の入力スイッチ１３２および１３４に対
するタイミング制御信号ｓＡＭ工Ｈは、基本的にタイミ
ング制御信号ｓＡＭになる〇さらに、参照人力スイッチ
１３６および１３８に対するタイミング制御信号ＳＡＭ
ＲＨけ、タイミン。

グ制御信号ＳＡＭの逆論理値信号ＮＳＡＭになる。

従って、第６図において、自動ゼロ化期間中（制御信号
ＳＡＭは論理値０の状態にある）においては、タイミン
グ制御信号ＳＡＭ工Ｈも論理値０の状態にあるので、入
力スイッチ１３２は開放され、かつ入力スイッチ１３４
は閉成され、後者は入力コンデンサ１２６を自動ゼロ化
期間中アナログ接地（ＡＧ）に結合する。これと同時に
、参照スイッチタイミング制御信号ＳＡＭＲＨは論理値
１の状態にあるので、参照入力スイッチ１３８は開放さ
れ、参照入力スイッチ１３６は閉成され、後者は段階的
に増加する参照電圧ＶＴＡＰ　（Ｈ）　’ｅ第第２カカ
コンデンサ１２８結合する。

前述のように、増幅器１２４０入方は、自動ゼロ化期間
中には所定の固定電圧レベルにあるが、この電圧レベル
は、説明の便宜上、接地電位（０ボルト）であると仮定
する。すると、自動ゼロ化期間中は、入力コンデンサ１
２８には段階的に増加する参照電圧ｖＴＡＰ　（Ｎ）が
印加され、他方入力コンデンサ１２６には０ボルトが印
加されることになる。それに続く比較期間（タイミング
制御信号６１ＡＭは論理値１の状態になる）においては
、トランジスタスイッチ１５０が開放され、増幅器１２
４の出力からその入力への帰還ループが除去される。

さらに、タイミング制御信号ＳＡＭ工ＨおよびＳＡＭＲ
Ｈがスイッチすることによって、入力コンデンサ１２８
はアナログ接地に結合され門人カコンデンサ１２６は入
力電圧ＣＶＴ、Ｎに結合される。

増幅器１２４の入力に接続されたコンデンサ１２６およ
び１２８の極板上の電荷は固定されておシ。

この電荷は、比較期間中に、これらのコンデンサの極板
の間で再分配される。それにょシ得られる電荷分配は、
電圧ＣｖＩＮおよびｖＴＡＰ（Ｎ）の相対的な大きさに
依存する。もし、入力電圧ｏｖＩＮの絶対値が段階的に
増加する参照電圧■ＴＡＰ（Ｎ）の絶対値よりも大なら
ば、増幅器１２４０入力電圧は正になる。従って％　ｖ
ＲＰおよび最大スケール入力のこれらの極性に対する各
比較器８０の実効的動作は。

第７図の表の第１例に示されているように、段階的に増
加する参照電圧Ｖ　（Ｎ）を入力電圧０ＶｘＮかＡＰ ら減算する演算を行なうことである。

もし、最大スケール入力と参照電圧ＶＲＰとが共に負な
らば、入力コンデンサにＣｖＩＮとＶＴＡＰ　（Ｎ）と
を印加する順序は、これらの入力の絶対値を比較するた
めに切換えられる。すなわち、第７図の表に示されてい
るように、最大スケール人力ｖＩＮと参照電圧ＶＲＰと
が同一極性ではあるが共に負である場合には、入力スイ
ッチタイミング制御信号ＳＡＭ工ＨおよびＳＡＭＲＨの
印加が切換えられる。

従って、参照入力スイッチ・タイミング制御信号ＳＡＭ
ＲＨは基本タイミング制御信号ＳＡＭによシ画定され、
入力スイッチ・タイミング制御信号ＳＡＭ工ＴＨは逆論
理値タイミング制御信号ＭＳＡＭにより画定される。こ
の結果、入力コンデンサ１２６は、自動ゼロ化期間中は
入力信号ＣＶ工、に結合され、比較期間中は接地に結合
されることになる。逆に、第２人力コンデンサ１２８は
、自動ゼロ化期間中はアナログ接地に結合され、比較期
間中は段階的に増加する参照電圧ｖＴＡＰ（Ｎ）に結合
されることになる。最大スケール入力と参照電圧ｖＲＰ
とが今は正でなく負であるにもかかわらず。

比較器８０は、入力信号ａＶ工、の絶対値が、段階的に
増加する参照電圧ＶＴＡＰ（Ｎ）の絶対値よシ大である
ときには、やゆり論理値１ｔ−出力するｖＲＰおよび最
大スケール入力のこれらの極性に対して、比較器８０に
よって行なわれる演算は−（ａｙ工、−ｖＴＡＢ　（Ｎ
）　）である。

もし、最大スケール人力Ｖ工、と参照電圧ｖＲＰとの極
性が逆（ｏｐｐが論理値１の状態）で、参照電圧ｖＲＰ
が負であるならば、入力タイミング制御信号日ＡＭ工Ｈ
およびＳＡＭＲＨの双方は、基本タイミング制御信号Ｓ
ＡＭになる。従って、入力コンデンサ１２６および１２
８は、自動ゼロ化期間中はともに接地へ結合され、比較
期間中はそれぞれ入力電圧ＣｖＩＮおよびｖＴＡＰ　（
Ｎ）に結合される。最後に、もし最大スケール入力”Ｉ
Ｎと参照電圧ｖＲＰとの極性が逆（ｏｐｐが論理値１の
状態で、参照電圧ｖＲＰが正（、ｐｏｂが論理値１の状
態）であれば、入力スイッチタイミング制御信号ＳＡＭ
工ＨおよびＳＡＭＲＨは、基本タイミング制御信号ｓＡ
Ｍの逆論理値信号ＮＳＡＭになる。従って、比較器８０
の入力コンデンサ１２６および１２８は、自動ゼロ化期
間中はそれぞれ入力電圧ａＶ工、およびｖＴＡＰ　（Ｎ
）に結合され、比較期間中は接地へ結合される。

入力電圧が入力コンデンサへ結合される順序を変えれば
、比較器アレイ６６の比較器８ｏは、最大スケール入力
と参照電圧との相対的極性に関係なく、入力電圧の絶対
値を比較することができる。

従って、プログラム人力ｏｐｐへ適当な入力を印加すれ
ば、最大スケール入力の極性を、参照電圧ｖＲＰの極性
と同じかあるいは逆に選ぶことができる０ 増幅器１２４は、入力の電圧レベルを増幅して反転し、
電圧ＣＶ□、およびｖＴＡＰ　（Ｎ）の比較に基づいて
その出力に論理値１または論理値０を発生する。

増幅器１２４の出力は、タイミング制御信号ＮＬＡＴＨ
によって制御されるインバータ・ラッチ段１５６により
ラッチされる。第１０図かられかるように、制御信号Ｎ
ＬＡＴＨは、タイミング制御信号ＳＡＭが論理値１に状
態を変えてから、入力理値０）になる。増幅器１２４の
出力がラッチされ反転された後、ラッチ１５６の出力は
スイッチ１５８によって第２のインバータ／ラッチ１５
９へ転送される。スイッチ１５８は、制御信号ＮＴＲＡ
Ｍ（第１０図）によって閉成される。

ラッチ段１５９の出力は、Ｎ０Ｒｙ−）　１６０の入力
に接続されている。ＮｏＲｒ−）１６０の他の入力は、
比較器回路８０のＵＰ大入力接続されている。前述のよ
うに、各比較器回路のＵＰ大入力、比較器アレイにおけ
る次の上方の比較器のＮＯＭＰ出力に接続されている（
第４図）０このＮＯＭＰ出力は、入力電圧ａＶ工、がそ
の比較器に関連した段階的に増加する参照電圧よシも大
であるとき論理値１になる。比較器８０のＵＰ大入力論
理値１の状態になると、その比較器のｍｏＲｒ−）１６
０は無能にされ、出力Ｂ（Ｎ）からのラッチ１５９の出
力を阻止する。しかし、ランチ１５９の出力は。

インバータ１６２を経て変換器のＮＯＭＰ出力に結合さ
れている。従って、比較器のＢ　（Ｎ）出力は阻止され
ても、　ＮＣ！Ｍ’Ｐ出力は阻止されず、アレイの次の
下方の比較器を無能にすること、ができる。従って、入
力電圧０ＶＩＮよシも小さい最大の段階的に増加する参
照電圧と関連した比較器のみが、エンコーダ論理回路６
８に出力を供給することになる。

次に、第９図に示されている制御論理回路７０は、クロ
ック信号入力ＨＯＬＫと、第２の入力５ＴＲＴとを有す
るタイミング制御論理回路１７２を含んでいる。タイミ
ング制御論理回路１γ２の５ＴＲＴ入力に入力された論
理値１は、変換器６０の変換処理を開始させる。一旦開
始信号５ＴＲＴを受信すると、タイミング制御論理回路
１７２は、第１０図に示されたように、クロック信号Ｎ
０ＬＫの入力よシ所定の遅延時間の経過後、自動ゼロ化
タイミング制御信号ＡＺ　（およびその逆論理値の信号
ＮＡＺ）ｉ発生する。タイミング制御論理回路１７２は
また。基本サンプル・タイミング制御信号ＳＡＭ′ｆｒ
：発生し、これをサンプリング制御論理回路１７４へ出
力する。タイミング制御論理回路１７２はまた。コンデ
ンサ切換形増幅器７４のための第２の基本サンプル・タ
イミング制御信号ＢＣ８Ｍ′ｆ：発生し、これをサンプ
リング制御論理回路１７４へ出力する。コンデンサ切換
形増幅器Ｔ４は、比較器アレイ６６の各比較器８００２
つの入力コンデンサのような、１対の切換形の入力コン
デンサを有する。

サンプリング制御論理回路１７４は、プログラム入力信
号ＯＦＦと参照電圧■ＲＰとを入力するための入力を有
する。サンプリング制御論理回路１７４は、プログラム
入力ｏｐｐの論理状態と、参照電圧ｖＲＰの極性とに依
存して、第７図の表に従って、比較器アレイ６６に対す
る入力スイッチ・タイミング制御信号日ＡＭ工ＴＨおよ
びＳＡＭＲＴＨに対して、基本サンプル・タイミング制
御信号ＳＡＭまたはその逆論理値信号ＮＳＡＭを当てる
。同様に。

サンプリング制御論理回路１７４は、ＯＦＦの論理状態
と、ｖＲＰの極性とに応じて、コンデンサ切換形増幅器
の入力スイッチへのタイミング制御信号ＳＯＭ工Ｈおよ
びＳＯＭＲＨに対し、コンデンサ切換形増幅器の基本サ
ンプル・タイミング制御信号５０８Ｍまたはその逆論理
値信号Ｎ８０５Ｍを割当てる（後に説明する）。最後に
、サンプリング制御論理回路１７４はさらに、コンデン
サ切換形増幅器７４の基本サンプル・タイミング制御信
号５０８Ｍから、コンデンサ切換形増幅器７４のための
自動ゼロ化タイミング制御信号ＳＣ！ＡＺＨを発生する
。図示の実施例においては、サンプリング制御論理回路
１γ４のこれらの出力信号の電圧範囲は、それぞれの信
号名に含まれる文字ｒＨＪが示すように、−５ボルトか
ら＋５ボルトまでである。

ラッチ・タイミング制御信号ＮＬＡＴは、タイミング制
御論理回路１７２によって発生され、Ｄ形フリツプフロ
ツゾ１７６へ出力される。フリツプフロツプ１７６の互
出力はレベルシック１７８によって増幅されかつ反転さ
れて、比較器アレイ６６の比較器８０のためのラッチ・
タイミング制御信号ＮＬＡＴＨｉ生成する。転送タイミ
ング制御信号ＮＴＲＡも、タイミング制御論理回路１７
２によって発生される。フリップフロップ１８０は信号
ＮＴＲＡをラッチし、増幅器１８２はフリツプフロツプ
１８０の京、出力を反転しかつ増幅して、比較器アレイ
の比較器への転送タイミング制御信号ＮＴＲＡＭを生成
する。

第１１図は、第９図のタイミング制御論理回路１７２の
より詳細な回路図である。タイミング制御論理回路１７
２は、複数のＤ形フリツゾ７０ツノ２０２ａ−２０２ｆ
を含むシフトレジスタ２００を有する。ラッチ回路２０
４の出力が最初論理値Ｏの状態にセットされることによ
り、フリッゾフロツｆ２０２ｂ−２０２ｆｔリセット状
態に保持する。ラッチ２０４の出力はまたインバータ２
０６によって反転され、このインバータの出力は、シフ
トレジスタ２００の第１のフリツゾフ口ツゾ２０２ａ′
ｆ：論理値１の状態にセットする。タイミング制御論理
回路１７２に開始パルス５ＴＲＴが入力されると、トラ
ンジスタ２０８はオン状態にされ、それによシラツチ２
０４の出力は論理値１に変えられ、フリツプフロツプ２
０２ｂ−２０２ｆからリセット信号を除去する。その結
果、第１７リツプフロツプ２０２ａの論理値１の状態は
、残余のフリップ７０ツブ２０２　ｂ−２０２ｆを経て
。

それぞれのあいつぐクロックパルスごとに、１つのフリ
ップ７０ツブずつ移動される。フリツプフロツプ２０２
１）−２０２ｆの出力は、全体的に２０８で示されてい
る組合せ論理回路によってデコーｒされる。組合せ論理
回路２０８よりの出力は、タイミング制御信号ＡＺ、Ｎ
ＡＺ、ＳＡＭ。

ＮＬＡＴ、ＮＴＲＡ、およびＳＯ８Ｍｔ−、第１０図に
示した時間的関係で発生する。

第１２図には、サンプリング制御論理回路１７４がよシ
詳細に図示されている。そこに示されているように、サ
ンプリング制御論理回路１７４は１対のスイッチ２２０
および２２２を含んでおシ、これらのスイッチは、参照
電圧ｖＲＰの極性に依存して、基本サンプル・タイミン
グ信号ＳＡＭまたはその逆論理値信号ＮＢＡＭｔ？、参
照入力タイミング制御信号出力ＳＡＭＲＨに結合する。

第７図の表に示されているように、入力タイミング制御
信号ＳＡＭＲＨは、参照電圧ｖＲＰが正であるときには
、基本サンプルタイミング制御信号ＳＡＭの逆論理値信
号ＮＥＩＡＭにされ、ｖＲＰが弁である時には基本サン
プルタイミング制御信号ＳＡＭにされる。

サンプリング制御論理回路１γ４はさらに１対のスイッ
チ２２４および２２６を含んでおす、これらのスイッチ
は、プログラム入力ＯＦＦの論理状態と、参照電圧ｖＲ
Ｐの極性とに依存して、基本タイミング制御信号ＳＡＭ
またはその逆論理値信号Ｎ　Ｓ　Ａ　Ｍ　ｆ　、入力ス
イッチ・タイミング制御信号出力ＳＡＭＩＨに結合する
。組合せ論理回路２３０は、ｏｐｐ’およびｖＲＰ入力
を受けとるための入力を有し、入力ｖＲＰおよ００　Ｐ
　Ｆの論理状態に依存して、１対のスイッチ２２４およ
び２２６の状態を制御する。第７図の表に示されている
ようＫ。

入力スイッチ・タイミング制御信号ＳＡＭｘＢには、２
つの状態のいずれにおいても基本タイミング制御信号Ｓ
ＡＭが割当てられる。その第１の状態は。

ｏｐｐ入力が論理値０の状態（すなわち、最大スケール
入力と参照電圧とが同じ極性の場合）にあシ、かつ参照
電圧ｖＲＰが正である状態である。第２の状態は、参照
電圧ｖＲＰが負であシ、かつ参照電圧ｖＲＰと最大スケ
ール入力とが互いに逆の極性（ｏｐｐが論理値１の状態
）である状態である。

また、第７図の表に示されているように、入力スイッチ
・タイミング制御信号ＳＡＭ工Ｈは、残シの２つの可能
な状態のいずれにおいても、基本タイミング制御信号Ｓ
ＡＭの逆論理値信号ＮＳＡＭになるＯ 第３の対のスイッチ２３２および２３４は、ｏｐｐ入力
の論理状態に依存して、コンデンサ切換形増幅器用基本
サンプル・タイミング制御′信号５０８Ｍまたはその逆
論理値信号ｌ５０８Ｍを、コンデンサ切換形増幅器７４
の参照入力タイミング制御信号ＳＯＭＲＨに結合する０
ＯＦＦプログラム入力は、出力２３Ｆｌ’ｅ！するイン
バータ２３６の入力に結合される。インバータ２３６の
出力２３８は、出力２４２を有するインバータ２４０の
入力に結合される。インバータ２３６の出力２３８はま
た、上記第５の対のスイッチの中のスイッチ２３４の非
反転制御入力と、スイッチ２３２の反転制御入力とに結
合されている（接続は図示されていない）０さらに、イ
ンバータ２４０の出力２４２は、上記の第３の対のスイ
ッチの中のスイッチ２３２の非反転制御入力と、スイッ
チ２３４の反転制御入力とに結合されている（接続は図
示されていない）０従って、上記の第６の対のスイッチ
２３２および２３４の開閉は、プログラム人力ｏｐｐの
論理状態によって制御される。従って。

コンデンサ切換形増幅器用の参照入力タイミング制御信
号ＳＯＭＲＨに対し、基本タイミング制御信号５０８Ｍ
が割当てられるかあるいはその逆論理値信号Ｎ　Ｓ、Ｏ
Ｓ　Ｍが割当てられるかは、第７図の表に示されている
ように、ｏｐｐの論理状態に依存する０ コンデンサ切換形増幅器用の入力タイミング制御信号Ｂ
ＯＭ工Ｈは、プログラム入力ＯＦＦの論理状態には依存
しないで、コンデンサ切換形増幅器用の基本サンプル・
タイミング信号ＳＯＥＩＭの逆論理値信号ｌ５０８Ｍが
割当てられる。従って、図示の実施例においては、コン
デンサ切換形増幅器７４の入力コンデンサの全体的のス
イッチングの順序は、よシ詳細に後述するように、プロ
グラム入力ＯＦＦの論理状態のみに依存する。最後に。

サンプリング制御論理回路１７４は、上述の諸スイッチ
の出力をラッチするための複数のＤ形フリツゾフロツプ
２５０と、これらのフリツプフロツプの出力を一５ボル
トから５ｅルトまでの範囲の信号に変換するための複数
の反転増幅器２５２とを含んでいる。

再び第６図において、高位バイト（４つの最上位のビッ
ト）がエンコーダ論理回路６８のＢ工Ｔ３−Ｂ工ＴＯ出
力に現われるアナログ・ディジタル変換作用の第１の段
階が完了すると、段階的に増加する参照電圧ｖＴＡＰ（
Ｎ）が比較器アレイ６６からコンデンサ切換形増幅器７
４へ出力される。前述のように、電圧ｖＴＡＰ　（Ｎ）
は、エンコーダ論理回路６８の高位バイト出力に対応す
るアナログ電圧である。

変換作用の第２の段階においては、コンデンサ切換形増
幅器７４は、高位バイトに対応する電圧ｖＴＡＰ（Ｎ）
をアナログ入力電圧Ｖ工、から減算し、残差信号を発生
する。この残差信号に係数１６が乗算され、積信号Ｖ。

Ｕ、を生じる０この積信号Ｖ。Ｕ。

は、スイッチ７６を経て、比較器アレイ６６の入力０Ｖ
ｘＮに結合される０次に、積信号は、比較器アレイ６６
によシ、１５個の段階的に増加する参照電圧と比較され
、比較器アレイ６６は、その比較の結果に従って、出力
線路Ｂ１−Ｂ１５の１つをアクティブ状態にする（ある
いは１つもアクティグ状態にしない）０工ンコーダ論理
回路６８は。

比較器アレイ６６の出力を符号化して、アナログ入力信
号ｖＩＮのディジタル表示の最下位の４ビツト（低位バ
イト）ヲ表わす、１６個の２進数の１つを出力する。そ
の時、低位バイト妥当制御信号ＮＬＢＶがアクティブに
される。

第１４図には、コンデンサ切換形増幅器７４がより詳細
に示されている。コンデンサ切換形増幅器７４は増幅器
２６０を含んでおシ、この増幅器２６０は、入力２６２
と、ｖＯＵＴとして示された出力２６４とを有する。出
力２６４は、帰還コンデンサ２６６によって入力２６２
に結合されている。増幅器２６０の入力２６２にはまた
、１対の入力コンデンサ２６８および２７０が接続され
ている。比較器アレイ６６の比較器８０と同様に。

コンデンサ切換形増幅器γ４は第１の対のスイッチ２７
２および２７４を有し、これらのスイッチはそれぞれ、
タイミング制御信号ＳＯＭ工Ｈの論理状態によシ、第１
の入力コンデンサ２６８をアナログ入力信号ＶＩＮまた
はアナログ接地（ＡＧ）に結合する。第２の対のスイッ
チ２７６および２７８はそれぞれ、タイミング制御信号
ＳＯＭＲＨの論理状態によシ、第２の入力コンデンサ２
７０を高位バイトに対応する電圧ｖＴＡＰ　（Ｎｌまた
はアナログ接地（ＡＧ）に結合する。タイミング制御信
号ＳＯＭ工ＨおよびＳＣ！ＭＲＨは、スイッチ２７２，
２７４゜２Ｔ６．および２７８ｆＩ：順次開閉して残差
信号を入力２６２に発生する。この残差信号は、アナロ
グ入力信号ｖｘＮから、高位バイトに対応する電圧ｖＴ
ＡＰ　（ｌの値を減算したものに等しい。

第２基本サンプル・タイミング信号ＳＯ８Ｍ（第８図）
の自動ゼロ化期間中は、増幅器２６０の出力２６４けス
イッチ２８０によってその人力２６２へ短絡され、入力
２６２を固足された所定の電圧に駆動する。比較期間の
開始時には、自動ゼロ化タイミング制御信号８０ＡＺＨ
がスイッチ２８０を開放にするので、出力２６４から入
力２６２への帰還回路は、帰還コンデンサ２６６のみに
よって与えられる。この構成においては、増幅器２６０
は入力２６２の残差電圧を所定の係数に従って増幅する
。図示の実施例においては、全体的変換の第１段階中に
計算される高位バイトの中の♂ット位置の数をｎとする
とき、所定の係数は２ｎとして算出される。

第７図の表に示されているように、参照スイッチ・タイ
ミング制御信号ＳＯＭＲＨには、プログラ広入力ｏｐｐ
の論理状態に依存して、第２基本サンプル・タイミング
制御信号ＳＣ３Ｍまたはその逆論理値信号ｌ５０８Ｍが
割当てられる。かくして。

自動ゼロ化期間中は高位バイト対応電圧ｖＴＡＰ　（”
）が第２人力コンデンサ２７０に結合されかつ比較期間
中はアナログ接地が第２人力コンデンサ２７０に結合さ
れるのか、あるいはその反対になるのかということは、
最大スケール入力が参照電圧ｖＲＰと同じ極性を有する
かあるいは逆の極性を有するかに依存する。第７図に示
したように、入力スイッチ・タイミング制御信号ＳＯＭ
工Ｈには、プログラム入力ＯＦＦには無関係に、常に、
第２基本タイミング制御信号５０８Ｍの逆論理値信号Ｎ
５０８Ｍが割当てられる。従って５図示の実施例におい
ては、プログラム入力ＯＦＦの論理状態のいかんにかか
わらず、自動ゼロ化期間中はアナログ入力電圧ｖ工Ｎが
第１人力コンデンサ２６８に結合され。

比較期間中は入力コンデンサ２６８は接地に結合される
。

高位バイト対応電圧ｖＴＡＰ　（Ｎ）が第２人力コンデ
ンサ２７０に結合される順序を変えれば、コンデンサ切
換形層幅器７４は、参照電圧ｖＲＰと最大スケール入力
とが同じ極性を有するか否かに関係なく、入力電圧ｖＩ
Ｎから高位バイト対応電圧の値を減算することができる
。第７図の表には１　ｖＲＰと最大スケール入力との相
対的極性に基づくコンデンサ切換形層幅器７４の有効な
演算が示されている。積信号ｖ　ｉｉｔ　アナログ入力
信号ｖＩＮと同ＵＴ じ極性を有するため、比較器アレイ６６は、　ｏｐｐプ
ログラム入力については同様に動作して、高位バイトが
発生された第１段階におけるように、低位バイトを発生
する。

図示の実施例においては、増幅器２６０は、ＯＭＯＳ差
動増幅器よ構成る第１の入力段２８２を有する。１つの
ｎチャネル入力トランジスタ２８４の制御入力は、増幅
器２６０の入力２６２に接続されている。第１の入力段
２８２の他のｎチャネル入力トランジスタ２８６の制御
入力は、第２参照電圧入力Ｖ工、に接続されている。入
力段２８２の出力は、第２段２９０に結合され、第２段
２９０の出力はエミッタホロワ段２９２に結合されてい
る。増幅器２６０は、第１補償コンデンサ２９４と、基
本サンプル・タイミング制御信号ＥＩＯ８Ｍの自動ゼロ
化期間中のみ第１コンデンサ２９４と並列に接続される
第２補償コンデンサ２９６とを有する。

本技術分野に精通した尚業者は、勿論１本発明のさまざ
まな点についての変更が可能であることを、そのあるも
のについては研究の後にのみ、ま　−た他のものについ
ては単に通常の電子設計技術に関する事項として、理解
しうるはずである。例えば％プログラム入力は、最大ス
ケール久方でなく最小スケール入力の極性によって画定
することができる。さらに、ディジタル表示のバイトの
おのおのを計算するために、ここに示されたもの以外の
変換器回路を用いることができる。特定の応用に依存し
た特別の設計を用いた他の実施例も可能である。従って
１本発明の範囲はここに説明した特定の実施例によって
限定されるべきではなく、特許請求の範囲の記載の装置
とその均等物によってのみ画定されるべきである。

〔発明の効果〕

以上の記載よシ明らかな通シ、本発明によれば、動作速
度が速く、かつ構成が簡単であシ、また高い分解能を有
し、さらに参照入力の極性には無関係に被変換信号入力
範囲の極性の選択が可能な。

改良されたアナログ・ディジタル変換器を得ることがで
き、実用上きわめて大きい利点を有する。

【図面の簡単な説明】

第１図は、従来技術によるアナログ・ディジタル・フラ
ッシュ変換器回路の概略ゾロツク図である０ 第２図は、ハーフフラッシュ技術を用いた。従来技術に
よる他のアナログ・ディジタル・フラッシュ変換器の概
略グロック図である。 第６図は１本発明によるアナログ・ディジタル変換器回
路の概略ブロック図である。 第４図は、第３図に示す変換器回路における比較器アレ
イ回路の概略ブロック図である。 第５図は、第６図に示す変換器回路におけるエンコーダ
回路の概略回路図である。 第６図は、第４図に示す比較器アレイの比較器回路の概
略回路図である。 第７図は、参照電圧入力の極性と所望の最大スケールア
ナログ入力電圧の極性との関数としての種々のタイミン
グ制御信号の導き方の表示の図面である。 第８図は、基本タイミング制御信号ＳＡＭおよび５０８
Ｍを示す概略図である。 第９図は、第３図に示す変換器回路における制御論理回
路の概略ゾロツク図である。 第１０図は、第６図に示す変換器回路における種々の制
御信号およびタイミング信号の波形図である０ 第１１図は、第９図に示す制御論理回路におけるタイミ
ング制御論理回路の概略回路図である。 第１２図は、第９図に示す制御論理回路におけるサンプ
リング制御論理回路の概略回路図である。 第１３図は、第４図に示す比較器アレイのラッチスイッ
チの概略回路図である。 第１４図は、第６図に示す変換器回路におけるコンデン
サ切換形増幅器の概略回路図である。 符号の説明 ６０・・・フラッシュ・アナログ・ディジタル変換回路
、６２・・・アナログ入力、６６・・・比較器アレイ、
６Ｂ・・・エンコーダ論理回路、７０・・・制御論理回
路、７４・・・コンデンサ切換形増幅器、７８・・・第
１参照電圧入力、８０ａ−８０ｏ・・・比較器、８２・
・・抵抗連鎖＋　８４ａ−８４ｐ−抵抗、８（ｉａ−８
６ｏ−ラッチ・スイッチ％　９４・・・プログラム式論
理アレイ、１２４・・・反転増幅器、１２６・・・第１
人カコンデンサ、１２８・・・第２人カコンデンサ、１
３２゜１３４・・・入力信号スイッチ、１３６，１３８
・・・参照電圧スイッチ、１７２・・・タイミング制御
論理回路、１７４・・・サンプリング制御論理回路、２
６０・・・増幅器、２６２・・・増幅器入力、２６４・
・・増幅器出力、２６６・・・帰還コンデンサ、２６８
・・・第１人力コンデンサ、２７０・・・第２人力コン
デンサ、２γ２．２７４，２７６．２７８．２８０・・
・スイッチ、■　・・・アナログ入力信号＆　ｖＲＰ・
・・第１Ｎ 参照電圧入力＆　■ＲＨ・・・第２参照電圧入力、０Ｐ
Ｐ・・・プログラム入力、（ｖ（１）−ｖＴＡＰα９）
・・・ＡＰ 参照電圧％　ｖＴＡＰ・・・高位バイト対応アナログ電
圧。 ｖｏＵＴ・・・積信号、ａｖ工、・・・比較器アレイ入
力。 ＳＡＭ・・・基本タイミング制御信号、ＥＩＡＭ工Ｈ・
・・入力スイッチ・タイミング制御信号、　ＳＡＭＲＨ
・・・参照スイッチ・タイミング制御信号。 代理人　浅　村　皓 図面の浄書（内容に変更なし） 熔　賢 ｆ ”　７．ａ　” ノ廂とｇ。 °“″　あ、１＜イ８．よ　。、７、イ、工手続補正書
（方式） 昭和６８年ど月／ρ日 特許庁長官殿 １、事件の表示 昭和１ｏ年特許願第２ｇｏ９ぎ−号 ２、発明の名称 一￥ｒレプニザンプ°クル夜丁剣ａ ３、補正をする者 事件との関係　特許出願人 住　所 −４インク−クル、イ：・コー沫・し−ヂ、ビ４、代理
人 昭和ｚｏ年　タ月二２日 ６、補正により増加する発明の数 ７、補正の対象 図面の浄書　（内容に変更なし） 手続補正書 昭和６０年　５月／θ日 特許庁長官殿 １、事件の表示 昭和６０年特許願第　２５０９５　号 ２、発明の名称 アナログ・ディジタル変換器 ３、補正をする者 事件との関係　特許出願人 住　所 氏　名　インターシル、　インコーホレーテッド（名　
称） ４、代理人 氏　名　（６６６９）　浅　村　皓 ５、補正命令の日イ」 特許請求の範囲を別紙の通り補正する。 ２、特許請求の範囲 （１）　アナログ入力信号を最小スケール値から最大ス
ケール値までの範囲内のディジタル表示に変換するため
のアナグｐ・ディジタル変換器であって、プログラム入
力信号のためのプログラム入力と、前記最小スケール値
および前記最大スケール値の一方に・対応する前記アナ
ログ入力信号の極性を、前記プログラム入力信号の値に
従って参照信号の極性と同じ極性または逆の極性にする
装置とを包含するアナログ・ディジタル変換器。 （２、特許請求の範囲第１項に記載のアナログ・ディジ
タル変換器において、前記参照信号は参照電圧信号であ
り前記変換器は直列に接続された複数の抵抗を含んでお
り、前記参照電圧信号が前記複数の抵抗に印加されるこ
とにより前記複数の抵抗の両端間に複数の段階的に増加
する参照電圧が発生し、前記変換器はさらに複数の比較
器を含み、前記比較器のおのおのは前記アナログ入力信
号を関連した前記の段階的に増加する参照電圧と比較し
、かつ前記比較器のおのおのは、第１人力コンデンサお
よび同第１入力コンデンサを前記アナログ入力信号と結
合させるための第１スイツチと、第２人力コンデンサお
よび同第２入力コンデンサを関連した前記抵抗と結合さ
せるための第２スイツチとを有し、゛前記変換器はさら
に、前記プログラム入力信号と前記参照電圧信号の極性
とによって決定される順序に従って、前記比較器の前記
両スイッチの開閉を制御するための制御装置を含んでい
るアナログ・ディジタル変換器。 （３）　特許請求の範囲第２項に記載のアナログ・ディ
ジタル変換器において、前記制御装置は、基本タイミン
グ制御信号を発生する装置と、前記プログラム入力信号
と前記参照電圧信号の極性とに応答して入力スイッチタ
イミング制御信号と参照人カスイッチタイミング制御信
号とを発生する装置とを含み、前記両スイッチタイミン
グ制御信号ヲ亀前記プログラム入力信号と前記参照電圧
信号の極性とに依存して、前記基本タイミング制御信号
と前記基本タイミング制御信号の反転論理値とから得ら
れ、前記入カスイッチおよび前記参照入カスイッチは、
それぞれのスイッチタイミング制御信号に応答して開閉
することにより、前記両スイッチタイミング制御信号に
よって定められる順序に従って、前記入力信号および前
記の段階的に増加する参照電圧をそれぞれ関連した前記
入力コンデンサに結合するようにされたアナログ・ディ
ジタル変換器。 （４）特許請求の範囲第１項に記載のアナログ・ディジ
タル変換器において、前記入力信号は電圧信号であり、
前記参照信号は参照電圧信号であり、前記変換器は複数
の段階的に増加する参照電圧を発生する装置を含み、前
記変換器はさらに複数の比較器を含み、 前記比較器のおのおのは前記アナログ入力信号を関連し
た前記の段階的に増加する参照電圧と比較し、また前記
比較器のおのおのは１対の入力コンデンサを有し、前記
変換器はさらに制御装置を備え、前記制御装置は、前記
プログラム入力信号と前記参照電圧信号の極性とにより
決定される順序に従って、前記入力電圧信号と関連した
前記の段階的に増加する参照電圧とを前記の複数の比較
器の前記第１および第２の入力コンデンサのそれぞれに
印加するようにされたアナログ・ディジタル変換器。 （５）特許請求の範囲第４項に記載のアナログ・ディジ
タル変換器において、 前記比較器のおのおのは自動ゼロ化期間および比較期間
内に動作する増幅器７含み、前記変換器の前記制御装置
は、 （イ）前記最大スケール入力と前記参照電圧とが同一極
性を有し、かつ前記参照電圧が第１極性を有する場合に
は、前記自動ゼロ化期間内に前記入力電圧を前記第１コ
ンデンサに印加し、かつ前記比較期間内に前記の関連し
た段階的に増加する参照電圧乞前記第２コンデンサに印
加する装置、 （ロ）前記最大スケール入力と前記参照電圧とが同一極
性を有し、かつ前記参照電圧が前記第１極性とは逆の第
２極性を有する場合には、前記自動ゼロ化期間内に前記
の関連した段階的に増加する参照電圧を前記第２コンデ
ンサに印加し、かつ前記比較期間内に前記入力電圧を前
記第１コンデンサに印加する装置、 ｐ−ｔ　前記最大スケール入力と前記参照電圧とが逆極
性を有し、かつ前記参照電圧が前記第２極性を有する場
合には、前記比較期間内に前記入力電圧と前記の関連し
た段階的に増加する参照電圧とを前記第１コンデンサと
前記第２コンデンサとにそれぞれ印加する装置、および
に）前記最大スケール入力と前記参照電圧とが逆極性を
有し、かつ前記参照電圧が曲目ヒ第１極性を有する場合
には、前記自動ゼロ化期間内に前記入力電圧と前記の段
階的に増加する参照電圧とを前記第１コンデンサと前記
第２コンデン（６）特許請求の範囲第１項に記載のアナ
ログ・ディジタル変換器において、前記ディジタル表示
は複数の高位ビットと複数の低位ビットとを有し、さら
に前記変換器は第１段階において前記ディジタル表示の
前記高位ビラトラ生成し、前記変換器はさらに、前記複
数の高位ピットに対応するアナログ電圧を発生する装置
と、１対の入力コンデンサを有し、前記アナログ入力信
号の値から前記高位ビット対応電圧の値を減算して残差
信号を発生しかつ前記残差信号に所定の係数を乗算して
積信号を発生するためのコンデンサ切換形増幅装置と、
前記積信号を前記変換器に結合させて前記変換器が前記
積信号を前記ディジタル表示の前記低位ビットに変換す
るようにする制御装置とを包含するアナログ・ディジタ
ル変換器。 （７）特許請求の範囲第６項に記載のアナログ・ディジ
タル変換器であって、前記最大スケール入力と前記参照
信号との相対的極性によって決定される順序に従って、
前記アナログ入力信号を前記増幅装置の第１人力コンデ
ンサに印加し、前記高位ピント対応電圧を前記増幅装置
の第２人力コンデンサに印加するための第２制御装置を
さらに包含するアナログ・ディジタル変換器。 （８）　アナログ入力信号を複数の高位ビットと複数の
低位ビットとを有するディジタル表示に変換するための
アナログ・ディジタル変換器であって、アナログ入力信
号を入力するための入力と、アナログ参照電圧信号を入
力するための入力と、複数の段階的に増加する参照電圧
な発生する装置と、入力、を有し、同人力における入力
信号を前記の段階的に増加する参照電圧のおのおのと比
較するための比較装置と、前記の比較の結果に従って、
複数のディジタルビラトラ生成するためのエンコーダ装
置と、前記の比較の結果に従って、前記参照電圧の一部
を前記アナログ入力信号から減算して残差信号を発生す
るための装置と、前記残差信号に所定の係数を乗算して
積信号を発生するための装置と、制御装置であって、（
イ）前記アナログ入力信号を前記比較装置の入力に結合
することにより、前記エンコーダ装置が、前記アナログ
入力信号と前記の段階的に増加する参照電圧との比較の
結果に従って前記高位ビットを生成し、かつ（ロ）引き
続き、前記積信号を前記比較装置の入力−に結合するこ
とにより、前記エンコーダ装置が、前記積信号と前記の
段階的に増加する参照電圧との比較の結果に従って前記
低位ビットを生成する前記制御装置とを包含するアナロ
グ・ディジタル変換器。 廻　特許請求の範囲第旦項に記載のアナログ・ディジタ
ル変換器において、前記エンコーダ装置はゾログラム論
理アレイを含むアナログ・ディジタル変換器。 煎　特許請求の範囲第旦項に記載のアナログ・ディジタ
ル変換器において、前記の減算する装置および前記の乗
算する装置は、１対の入力コンデンサを有するコンデン
サ切換形層幅器を含み、かつ前記制御装置はさらに、前
記アナログ入力信号を前記増幅器の一方の入力コンデン
サに印加しかつ前記参照電圧の一部を前記増３幅器の他
方の入力コンデンサに印加するための装置を含むアナロ
グ・ディジタル変換器。 旦　特許請求の範囲第１項に記載のアナログ・ディジタ
ル変換器において、前記エンコーダ装置により生成され
るビットの数をｎとするとき、前記の所定の係数は２ｎ
によってあられされるアナログ・ディジタル変換器。 （１つ　アナログ入力信号を、高位バイトおよび低位バ
イトがおのおのｎビットであるｍビットのディジタル表
示に変換するためのアナログ・ディジタル変換器であっ
て、前記アナログ入力信号を入力するための入力と、入
力を有し、アナログ信号を第１段階において前記アナロ
グ・ディジタル変換器が前記高位バイトを生成するよう
にするための制御装置とを含み、前記アナログ・ディジ
タル変換器はさらに、前記高位バイトに対応するアナロ
グ電圧を発生する装置と、出力を有し、前記高位バイト
対応アナログ電圧を前記アナログ入力信号から減算し、
かつ前記減算によって得られた信号に所定の係数を乗算
して積信号を出力するための増幅器とを含み、前記制御
装置はさらに、前記増幅器の出力な前記フラッシュ変換
器の入力に結合ユ変換器が前記低位バイトを生成するよ
うにするための装置を含むアナログ・ディジタル変換器
。 峙　特許請求の範囲第１２項に記載のアナログ・ディジ
タル変換器において、前記の所定の係数は２ｎによって
あられされるアナログ・ディジタル変換器。 （１４）アナログ入力信号の大きさが参照信号の大きさ
と等しいときに最大スケール出力を発生する形式のアナ
ログ・ディジタル変換器であって、最大スケール極性を
決定するための制御信号誉入力するための入力と、極性
制御装置であって、印加された前記最大スケール極性決
定制御信号のそれぞれの状態に従って、前記アナログ入
力信号の極性が前記参照信号の極性と同じ極性であるか
または逆の極性であるときにのみ、前記参照信号と同じ
大きさのアナログ入力信号の印加に応答して、前記最大
スケール出力を発生させるようにされた前記極性制御装
置とを含んだ改良された構成奮有するアナログ・ディジ
タル変換器。

Claims (1)

1. 【特許請求の範囲】 （１）　アナログ入力信号を最小スケール値から最大ス
   ケール値までの範囲内のディジタル表示に変換するため
   のアナログ・ディジタル変換器であって、プログラム入
   力信号のためのプログラム入力と、前記最小スケール値
   および前記最大スケール値の一方に対応する前記アナロ
   グ入力信号の極性を、前記プログラム入力信号の値に従
   って参照信号の極性と同じ極性または逆の極性にする装
   置とを包含するアナログ・ディジタル変換器。 （２、特許請求の範囲第１項に記載のアナログ・ディジ
   タル変換器において、前記参照信号は参照電圧信号であ
   り前記変換器は直列に接続された複数の抵抗を含んでお
   シ、前記参照電圧信号が前記複数の抵抗に印加されるこ
   とによシ前記複数の抵抗の両端間に複数の段階的に増加
   する参照電圧が発生し、前記変換器はさらに複数の比較
   器を含み、前記比較器のおのおのは前記アナログ入力信
   号を関連した前記の段階的に増加する参照電圧と比較し
   、かつ前記比較器のおのおのは、第１人力コンデンサお
   よび同第１人カコンデンサを前記アナログ入力信号と結
   合させるための第１スイツチと、第２人力コンデンサお
   よび同第２人カコンデンサを関連した前記抵抗と結合さ
   せるための第２スイツチとを有し、前記変換器はさらに
   、前記プログラム入力信号と前記参照電圧信号の極性と
   によって決定される順序に従って、前記比較器の前記両
   スイッチの開閉を制御するための制御装置を含んでいる
   アナログ・ディジタル変換器。 （３ン　特許請求の範囲第２項に記載のアナログ・ディ
   ジタル変換器において、前記制御装置は、基本タイミン
   グ制御信号を発生する装置と、前記プログラム入力信号
   と前記参照電圧信号の極性とに応答して入力スイッチタ
   イミング制御信号と参照入力スイッチタイミング制御信
   号とを発生する装置とを含み、前記両スイッチタイミン
   グ制御信号は、前記プログラム入力信号と前記参照電圧
   信号の極性とに依存して、前記基本タイミング制御信号
   と前記基本タイミング制御信号の反転論理値とから得ら
   れ、前記入力スイッチおよび前記参照入力スイッチは、
   それぞれのスイッチタイミング制御信号に応答して開閉
   することによシ、前記両スイッチタイミング制御信号に
   よって定められる順序に従って、前記入力信号および前
   記の段階的に増加する参照電圧をそれぞれ関連した前記
   入力コンデンサに結合するようにされたアナログ・ディ
   ジタル変換器。 （４）特許請求の範囲第１項に記載のアナログ・ディジ
   タル変換器において、前記入力信号は電圧信′号であシ
   、前記参照信号は参照電圧信号であシ。 前記変換器は複数の段階的に増加する参照電圧を発生す
   る装置を含み、前記変換器はさらに複数の比較器を含み
   。 前記比較器のおのおのは前記アナログ入力信号を関連し
   た前記の段階的に増加する参照電圧と比較し、また前記
   比較器のおのおのは１対の入力コンデンサを有し、前記
   変換器はさらに制御装置を備え、前記制御装置は、前記
   プログラム入力信号と前記参照電圧信号の極性とによシ
   決定される順序に従って、前記入力電圧信号と関連した
   前記の段階的に増加する参照電圧とを前記の複数の比較
   器の前記第１および第２の入力コンデンサのそれぞれに
   印加するようにされたアナログ・ディジタル変換器。 （５）特許請求の範囲第４項に記載のアナログ・ディジ
   タル変換器において、 前記比較器のおのおのは自動ゼロ化期間および比較期間
   内に動作する増幅器を含み、前記変換器の前記制御装置
   は、 （６）前記最大スケール入力と前記参照電圧とが同一極
   性を有し、かつ前記参照電圧が第１極性を有する場合に
   は、前記自動ゼロ化期間内に前記入力電圧を前記第１コ
   ンデンサに印加し、かつ前記比較期間内に前記の関連し
   た段階的に増加する参照電圧を前記第２コンデンサに印
   加する装置、 （ｃ４　前記最大スケール入力と前記参照電圧とが同一
   極性を有し、かつ前記参照電圧が前記第１極性とは逆の
   第２極性を有する場合には、前記自動ゼロ化期間内に前
   記の関連した段階的に増加する参照電圧を前記第２コン
   デンサに印加し、かつ前記比較期間内に前記入力電圧を
   前記第１コンデンサに印加する装置、 （・ラ　前記最大スケール入力と前記参照電圧とが逆極
   性を有し、かつ前記参照電圧が前記第２極性を有する場
   合には、前記比較期間内に前記入力電圧と前記の関連し
   た段階的に増加する参照電圧とを前記第１コンデンサと
   前記第２コンデンサとにそれぞれ印加する装置、および
   に）　前記最大スケール入力と前記参照電圧とが逆極性
   を有し、かつ前記参照電圧が前記第１極性を有する場合
   には、前記自動ゼロ化期間内に前記入力電圧と前記の段
   階的に増加する参照電圧とを前記第１コンデンサと前記
   第２コンデンサとにそれぞれ印加する装置。 を包含するアナログ・ディジタル変換装置。 （６）特許請求の範囲第１項に記載のアナログ・ディジ
   タル変換器において、前記ディジタル表示は複数の高位
   ピットと複数の低位ビットとを有し、さらに前記変換器
   は第１段階において前記ディジタル表示の前記高位ビラ
   トラ生成する変換装置を有し、前記変換器はさらに、前
   記複数の高位ビットに対応するアナログ電圧を発生する
   装置と、１対の入力コンデンサを有し、前記アナログ入
   力信号の値から前記高位ピット対応電圧の値を減算して
   残差信号を発生しかつ前記残差信号に所定の係数を乗算
   して積信号を発生するためのコンデンサ切換形増幅装置
   と、前記積信号を前記変換装置に結合させて前記変換装
   置が前記積信号を前記ディジタル表示の前記低位ビット
   に変換するようにする制御装置とを包含するアナログ・
   ディジタル変換器。 （７）特許請求の範囲第６項に記載のアナログ・ディジ
   タル変換器であって、前記最大スケール入力と前記参照
   信号との相対的極性によって決定される順序に従って、
   前記アナログ入力信号を前記増幅装置の第１人力コンデ
   ンサに印加し、前記高位ビット対応電圧を前記増幅装置
   の第２人力コンデンサに印加するための第２制御装置を
   さらに包含するアナログ・ディジタル変換器。 （８）　アナログ・ディジタル変換器であって、第１お
   よび第２参照信号をそれぞれ入力するための第１および
   第２参照入力と、アナログ入力信号を入力するためのア
   ナログ入力と、プログラム入力信号を入力するためのプ
   ログラム入力と、前記アナログ入力信号を最小スケール
   値から最大スケール値までの範囲を有するディジタル表
   示に変換する装置とを包含し、前記最小スケール値に対
   応する前記アナログ入力信号の極性と前記最大スケール
   値に対応する前記アナログ入力信号の極性とは、それぞ
   れ前記第１および第２参照信号の極性と同じ極性または
   逆の極性であるようにプログラム可能にされたアナログ
   ・ディジタル変換器。 （９）最小スケール入力値から最大スケール入力値まで
   の範囲内のアナログ入力信号を処理するアナログ・ディ
   ジタル変換器であって、前記アナログ入力信号を入力す
   るための入力と、前記アナログ入力信号の最小スケール
   値の大きさを決定する第１参照信号を入力するための第
   １参照入力と、前記アナログ入力信号の最大スケール値
   の大きさを決定する第２参照信号を入力するための第２
   参照入力と、前記最小スケール入力値および前記最大ス
   ケール入力値の極性がそれぞれ前記第１および第２参照
   信号の極性と同じ極性であるかまたは逆の極性であるか
   を画定するプログラム入力信号を入力するためのプログ
   ラム入力と、前記アナログ入力信号を最小スケールディ
   ジタル出力から最大スケールディジタル出力までの範囲
   内のディジタル表示に変換する装置とを包含し、前記変
   換装置は、前記最小スケール値入力信号に応答して前記
   最小スケールディジタル出力を出力し、前記最小スケー
   ル値入力信号は前記プログラム入力信号に従って前記第
   １参照信号と同じ極性または逆の極性を有し、かつ前記
   変換装置は、前記最大スケール値入力信号に応答して前
   記最大スケールディジタル出力を出力し、前記最大スケ
   ール値入力信号は前記プログラム入力信号に従って前記
   第２参照信号と同じ極性または逆の極性を有するように
   されたアナログ・ディジタル変換器。 αリ　アナログ入力信号を複数の高位ビットと複数の低
   位ビットとを有するディジタル表示に変換するためのア
   ナログ・ディジタル変換器であって、アナログ入力信号
   を入力するための入力と、アナログ参照電圧信号を入力
   するための入力と、複数の段階的に増加する参照電圧を
   発生する装置と、入力を有し、同人力における入力信号
   を前記の段階的に増加する参照電圧のおのおのと比較す
   るための比較装置と、前記の比較の結果に従って、複数
   のディジタルピッＩｆ生成するためのエンコーダ装置と
   、前記の比較の結果に従って、前記参照電圧の一部を前
   記アナログ入力信号から減算して残差信号を発生するた
   めの装置と、前記残差信号に所定の係数を乗算して積信
   号を発生するための装置と、制御装置であって、（イ）
   前記アナログ入力信号を前記比較装置の入力に結合する
   ことによシ、前記エンコーダ装置が、前記アナログ入力
   信号と前記め段階的に増加する参照電圧との比較の結果
   に従って前記高位ビットを生成し、かつ（ロ）引き続き
   、前記積信号を前記比較装置の入力に結合することによ
   シ、前記エンコーダ装置が、前記積信号と前記の段階的
   に増加する参照電圧との比較の結果に従って前記低位ビ
   ットを生成する前記制御装置とを包含するアナログ・デ
   ィジタル変換器０ α力　特許請求の範囲第１０項に記載のアナログ・ディ
   ジタル変換器において、前記エンコーダ装置はプログラ
   ム論理アレイを含むアナログ・ディジタル変換器。 α４　特許請求の範囲第１０項に記載のアナログ・ディ
   ジタル変換器において、前記の減算する装置および前記
   の乗算する装置は、１対の入力コンデンサ全有するコン
   デンサ切換形増幅器を含み、かつ前記制御装置はさらに
   、前記アナログ入力信号を前記増幅器の一方の入力コン
   デンサに印加しかつ前記参照電圧の一部を前記増幅器の
   他方の入力コンデンサに印加するための装置を含むアナ
   ログ・ディジタル変換器０ α９　特許請求の範囲第１０項に記載のアナログ・ディ
   ジタル変換器において、前記エンコーダ装置によシ生成
   されるビットの数ｉｎとするとき、前記の所定の係数は
   ２ｎによってあられされるアナログ・ディジタル変換器
   。 α４　アナログ入力信号を複数の高位ビットと複数の低
   位ビットとを有するディジタル表示に変換するためのア
   ナログ・ディジタル変換器であって、アナログ入力信号
   を入力するための入力と、アナログ参照電圧信号を入力
   するための入力と、複数の段階的に増加する参照電圧を
   発生するための装置と、入力を有し、同人力における入
   力信号を前記の段階的に増加する参照電圧のおのおのと
   比較するための比較装置と、前記の比較の結果に従って
   、複数のデイソタルビットヲ生成するためのエンコーダ
   装置と、前記の比較の結果に従って、前記の段階的に増
   加する参照電圧の１つを選択するためのスイッチ装置と
   、前記の選択された段階的に増加する参照電圧の値を前
   記アナログ入力信号から減算して残差信号を発生するた
   めの装置と、前記残差信号に所定の係数を乗算して積信
   号を発生するための装置と、制御装置であって、（イ）
   前記アナログ入力信号を前記比較装置の入力に結合する
   ことにより、前記エンコーダ装置が、前記アナログ入力
   信号と前記の段階的に増加する参照電圧との比較の結果
   に従って前記高位ビラトラ生成し、かつ（ロ）引き続き
   、前記積信号を前記比較装置の入力に結合することによ
   シ、前記エンコーダ装置が、前記積信号と前記の段階的
   に増加する参照電圧との比較の結果に従って前記低位♂
   ットヲ生成する前記制御装置とを包含するアナログ・デ
   ィジタル変換器。 ←９　特許請求の範囲第１４項に記載のアナログ・ディ
   ジタル変換器において、前記の減算する装置および前記
   の乗算する装置は、１対の入力コンデンサを有するコン
   デンサ切換形増幅器を含み、前記制御装置はさらに、前
   記アナログ入力信号を前記増幅器の一方の入力コンデン
   サに印加しかつ前記の段階的に増加する参照電圧の１つ
   全前記増幅器の他方の入力コンデンサに印加するための
   装置を含むアナログ・ディジタル変換器Ｏ ａＱ　特許請求の範囲第１４項に記載のアナログ・ディ
   ジタル変換器において、前記エンコーダ装置により生成
   されるビットの数をｎとするとき、前記の所定の係数は
   ２ｎによってあられされるアナログ・ディジタル変換器
   。 αη　アナログ入力信号を、高位バイトおよび低位バイ
   トがおのおのｎビットであるｍビットのディジタル表示
   に変換するためのアナログ・ディジタル変換器であって
   、前記アナログ入力信号を入力するための入力と、入力
   を有し、アナログ信号をｎビットのディジタル表示に変
   換するためのｎビットのフラッシュ変換器と、前記アナ
   ログ入力を前記変換器入力に結合することによシ、第１
   段階において前記変換器が前記高位バイトラ生成するよ
   うにするための制御装置とを含み、前記アナログ・ディ
   ジタル変換器はさらに、前記高位バイトに対応するアナ
   ログ電圧を発生する装置と、出力を有し、前記高位バイ
   ト対応アナログ電圧を前記アナログ入力信号から減算し
   、かつ前記減算によつて得られた信号に所定の係数を乗
   算して積信号を出力するための増幅器とを含み、前記制
   御装置はさらに、前記増幅−の出力を前記フラッシュ変
   換器の入力に結合することによシ、第２段階において前
   記フラッシュ変換器が前記低位バイトを生成するように
   するための装置を含むアナログ・ディジタル変換器。 Ｑ■　特許請求の範囲第１７項に記載のアナログ・ディ
   ジタル変換器において、前記の所定の係数は２ｎによっ
   てあられされるアナログ・ディジタル変換器。 αつ　アナログ入力信号を、高位バイトおよび低位バイ
   トがおのおのｎビットであるｍビットのディジタル表示
   であって、最小スケール値から最大スケール値までの範
   囲内のディジタル表示に変換するためのアナログ・ディ
   ジタル変換器であって、前記アナログ入力信号電圧全入
   力するための入力と、参照信号を入力するための参照入
   力と、前記最大スケール値の出力値に対応する最大スケ
   ールアナログ入力の極性が前記参照信号の極性と同じで
   あるか逆であるかを画定するプログラム入力信号を入力
   するためのプログラム入力と、入力を有し、アナログ信
   号をｎビットのディジタル表示に変換するためのｎビッ
   トのフラッシュ変換器と。 前記アナログ入力電圧を前記変換器の入力に結合するこ
   とによシ、第１段階において前記変換器が前記高位バイ
   トを生成するようにするための制御装置とを含み、前記
   アナログ・ディジタル変換器はさらに、前記高位バイト
   に対応するアナログ電圧を発生する装置と、出力および
   １対の入力コンデンサを有し、前記アナログ入力信号電
   圧から前記高位バイト対応電圧の値を減算して残差信号
   を発生しかつ前記残差信号に所定の係数を乗算して積信
   号を発生するためのコンデンサ切換形増幅装置と全含み
   、前記制御装置はさらに、前記プログラム入力信号に依
   存する順序に従って、前記アナログ入力信号を前記増幅
   装置の一方の入力コンデンサに印加しかつ前記高位バイ
   ト対応電圧を前記増幅装置の他方の入力コンデンサに印
   加するだめの装置と、前記増幅装置の出力を前記フラッ
   シュ変換器の入力に結合することによシ、第２段階にお
   いて前記変換器が前記低位バイトラ生成するようにする
   ための装置とを含むアナログ・ディジタル変換器。 郊　特許請求の範囲第１９項に記載のアナログ・ディジ
   タル変換器において、前記増幅装置は、同増幅装置の出
   力と入力との間に結合された帰還コンデンサと、前記増
   幅装置の出力を同増幅装置の入力と短絡するためのスイ
   ッチ装置とを有し、前記増幅装置はさらに、同増幅装置
   の出力が同増幅装置の入力と短絡されている期間として
   画定される自動ゼロ化期間と、前記増幅装置の出力が同
   増幅装置の入力と短絡されていない期間として画定され
   る比較期間とを有し、それにより、もし前記参照信号と
   前記最大スケール入力信号とが互いに逆の極性を持つと
   きは、前記自動ゼロ化期間中に前記アナログ入力信号と
   前記高位バイト対応電圧とがそれぞれの前記入力コンデ
   ンサに印加され、もし前記参照信号と前記最大スケール
   入力信号とが互いに同じ極性を持つときは、前記自動ゼ
   ロ化期間中に前記アナログ入力信号が前記入力コンデン
   サの一方に印加されかつ前記比較期間中に前記高位バイ
   ト対応電圧が前記入力コンデンサの他方に印加されるよ
   うにされたアナログ・ディジタル変換器。 （財）　１つの範囲のアナログ入力信号を１つの範囲の
   ディジタル出力信号に変換するためのアナログ・ディジ
   タル変換器であって、前記範囲のディジタル出力信号は
   、最小スケール値から最大スケール値までの範囲内にあ
   るアナログ入力信号に対応して最小スケール値から最大
   スケール値までの範囲内にアシ、かつ前記変換器はある
   大きさと極性とを有する参照信号を入力するための入力
   を有し、前記変換器はさらに、２進制御信号を入力する
   ための入力と、最大スケール極性反転制御装置であって
   、前記最大スケール値入力信号の極性が前記参照信号の
   極性と同じ極性であるときには、前記変換器に印加され
   る前記２進制御信号の一方の状態に応答して最大スケー
   ル値出力を発生させ、かつ前記最大スケール値入力信号
   の極性が前記参照信号の極付とは逆の極性であるときに
   は、前記２進制御信号の他方の状態に応答して前記最大
   スケール値出力を発生させるようにされた前記最大スケ
   ール極性反転制御装置とを含んだ改良された構成を有す
   るアナログ・ディジタル変換器。 ■　アナログ入力信号の大きさが参照信号の大きさと等
   しいときに最大スケール出力を発生する形式のアナログ
   ・ディジタル変換器であって、最大スケール極性を決定
   するための制御信号を入力するための入力と、極性制御
   装置であって、印加された前記最大スケール極性決定制
   御信号のそれぞれの状態に従って、前記アナログ入力信
   号の極性が前記参照信号の極性と同じ極性であるかまた
   は逆の極性であるときにのみ、前記参照信号と同じ大き
   さのアナログ入力信号の印加に応答して、前記最大スケ
   ール出力を発生させるようにされた前記極性制御装置と
   を含んだ改良された構成を有するアナログ・ディジタル
   変換器。