JPS6256023A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
- Publication number
- JPS6256023A JPS6256023A JP60192039A JP19203985A JPS6256023A JP S6256023 A JPS6256023 A JP S6256023A JP 60192039 A JP60192039 A JP 60192039A JP 19203985 A JP19203985 A JP 19203985A JP S6256023 A JPS6256023 A JP S6256023A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- conversion
- output
- input
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/40—Analogue value compared with reference values sequentially only, e.g. successive approximation type recirculation type
- H03M1/403—Analogue value compared with reference values sequentially only, e.g. successive approximation type recirculation type using switched capacitors
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、Ａ／Ｄ変換器に於いて、入力電圧の２倍した
出力、或いは、それから基準電圧を減算するか加算した
出力を発生させる変換回路と、比較レベル電圧を異にし
且つ前記変換回路に対し変換を行う場合に於ける基準電
圧の取り扱い方を指令する為に同時に動作する複数の比
較器とを設けることに依り、変換誤差を低減すると共に
変換時間を短縮するようにしたものである。
出力、或いは、それから基準電圧を減算するか加算した
出力を発生させる変換回路と、比較レベル電圧を異にし
且つ前記変換回路に対し変換を行う場合に於ける基準電
圧の取り扱い方を指令する為に同時に動作する複数の比
較器とを設けることに依り、変換誤差を低減すると共に
変換時間を短縮するようにしたものである。
本発明は、比較レベル電圧を異にする複数の比較器を用
いたＡ／Ｄ変換器に関する。
いたＡ／Ｄ変換器に関する。
従来、循環比較型或いは縦続比較型のＡ／Ｄ変換器に於
ける比較器としては単一の比較レベル電圧を用いるもの
を採用している。
ける比較器としては単一の比較レベル電圧を用いるもの
を採用している。
第９図は従来例を説明する為の要部ブロック図を表して
いる。
いる。
図に於いて、１は変換回路、２は比較器、■。
は外部からの入力電圧、Ｖ、は変換回路１の出力電圧、
■３は基準電圧、０ 〔■〕は比較器２に入力される比
較レベル、ａは比較器２から出力され変換回路１に入力
される指令信号をそれぞれ示している。
■３は基準電圧、０ 〔■〕は比較器２に入力される比
較レベル、ａは比較器２から出力され変換回路１に入力
される指令信号をそれぞれ示している。
このＡ／Ｄ変換器では、入力電圧Ｖ、（初回のみＶｉ、
次回から変換終了するまではＶＯ）を２倍にして、そこ
から基準電圧Ｖ、を減算するか否か、即ち、ａ＝＋１と
するかａ＝Ｏとするか（或いは、基準電圧ｖＲを加算す
るか否か、即ち、ａ＝−１とするかａ＝Ｏとするか）の
過程を繰り返しながら、ディジタル出力を最上位桁から
定めてゆくことを基本にしている。
次回から変換終了するまではＶＯ）を２倍にして、そこ
から基準電圧Ｖ、を減算するか否か、即ち、ａ＝＋１と
するかａ＝Ｏとするか（或いは、基準電圧ｖＲを加算す
るか否か、即ち、ａ＝−１とするかａ＝Ｏとするか）の
過程を繰り返しながら、ディジタル出力を最上位桁から
定めてゆくことを基本にしている。
第１０図は他の従来例を説明する為の要部ブロック図を
表し、第９図に於いて用いた記号と同記号は同部分を表
すか或いは同じ意味を持つものとする。
表し、第９図に於いて用いた記号と同記号は同部分を表
すか或いは同じ意味を持つものとする。
この従来例が第９図について説明した従来例と相違する
点は、比較器２に入力される比較レベル電圧が０〔■〕
ではなく、％ＶＲ或いは−ｚＶＲであって、しかも、そ
れは入力電圧Ｖ、と比較されるようになっていることで
ある。尚、この場合も、入力電圧Ｖ、を２倍にして、そ
こから基準電圧ＶＲを減算するか否か（或いは、基準電
圧■８を加算するか否か）の過程を繰り返して変換を行
ってゆくことには変わりない。
点は、比較器２に入力される比較レベル電圧が０〔■〕
ではなく、％ＶＲ或いは−ｚＶＲであって、しかも、そ
れは入力電圧Ｖ、と比較されるようになっていることで
ある。尚、この場合も、入力電圧Ｖ、を２倍にして、そ
こから基準電圧ＶＲを減算するか否か（或いは、基準電
圧■８を加算するか否か）の過程を繰り返して変換を行
ってゆくことには変わりない。
〔発明が解決しようとする問題点〕
第９図及び第１０図について説明した従来技術に依る何
れのＡ／Ｄ変換器に於いても、比較レベルが、割合にし
て、ＶＲ／２’（ｎ：変換ビット数）以上ずれた場合に
は、変換出力Ｖ０が変換入力レンジをはみ出す状態を生
じ、これが変換不能な入力電圧帯となってミス・コード
を発生する旨の致命的欠陥となる。
れのＡ／Ｄ変換器に於いても、比較レベルが、割合にし
て、ＶＲ／２’（ｎ：変換ビット数）以上ずれた場合に
は、変換出力Ｖ０が変換入力レンジをはみ出す状態を生
じ、これが変換不能な入力電圧帯となってミス・コード
を発生する旨の致命的欠陥となる。
第１１図及び第１２図は循環比較方式に依り変換を行う
場合に於ける入出力特性の分割について説明する為の入
力電圧Ｖｔ と出力電圧ｖ０との関係を表す線図であり
、第９図及び第１０図に於いて用いた記号と同記号は同
部分を示すか或いは同じ意味を持つものとし、そして、
両図とも、横軸に入力電圧■、を、また、縦軸に出力電
圧Ｖ。をそれぞれ採っである。また、ここでの説明は、
変換：■。＝２Ｖ！−ａ・■え ａニー１か０（或いは１かＯ） 入出力範囲ニー■８〜＋Ｖ、ｌ内 が前提となっている。
場合に於ける入出力特性の分割について説明する為の入
力電圧Ｖｔ と出力電圧ｖ０との関係を表す線図であり
、第９図及び第１０図に於いて用いた記号と同記号は同
部分を示すか或いは同じ意味を持つものとし、そして、
両図とも、横軸に入力電圧■、を、また、縦軸に出力電
圧Ｖ。をそれぞれ採っである。また、ここでの説明は、
変換：■。＝２Ｖ！−ａ・■え ａニー１か０（或いは１かＯ） 入出力範囲ニー■８〜＋Ｖ、ｌ内 が前提となっている。
第１１図（第１象限の部分）及び第９図参照（１）
片極性の変換について 条件 入出力範囲：０〜■え 量子化誤差二〇〜ＩＬＳＢ（入出力範囲０−ＶＲ）ディ
ジットａ：ｏ、１ 最小ステップ：ＩＬＳＢ（ｉ量子化誤差０〜ＩＬＳＢ） （ａ） 問題点 比較レベル電圧、即ち、判定レベルの変動（オフセット
）に依り、変換不能のレベル帯が発生する。
片極性の変換について 条件 入出力範囲：０〜■え 量子化誤差二〇〜ＩＬＳＢ（入出力範囲０−ＶＲ）ディ
ジットａ：ｏ、１ 最小ステップ：ＩＬＳＢ（ｉ量子化誤差０〜ＩＬＳＢ） （ａ） 問題点 比較レベル電圧、即ち、判定レベルの変動（オフセット
）に依り、変換不能のレベル帯が発生する。
第１２図及び第１０図参照
（２）両極性の変換について
条件
この場合の条件は、片極性の変換の場合と比較すると、
入出力範囲が拡張され、また、全体のスケールが倍にな
っていることが相違している。Ｓち、 入出力範囲ニー■□〜■よ 量子化誤差ニー１〜ＩＬＳＢ（入出力範囲−ＶＲ〜ＶＲ
） ディシフトａニー１．１ 最小ステップ：２ＬＳＢ（ｆｆｉ子化誤差−１〜ＩＬＳ
Ｂ） （ａｌ 問題点１ 比較レベル電圧、即ち、判定レベルの変動（オフセント
）に依り、変換不能のレベル帯が発生する。
入出力範囲が拡張され、また、全体のスケールが倍にな
っていることが相違している。Ｓち、 入出力範囲ニー■□〜■よ 量子化誤差ニー１〜ＩＬＳＢ（入出力範囲−ＶＲ〜ＶＲ
） ディシフトａニー１．１ 最小ステップ：２ＬＳＢ（ｆｆｉ子化誤差−１〜ＩＬＳ
Ｂ） （ａｌ 問題点１ 比較レベル電圧、即ち、判定レベルの変動（オフセント
）に依り、変換不能のレベル帯が発生する。
例えば、図示されているような入出力特性に於いて、判
定レベルがＯからΔ■ずれたとした場合には、０とΔＶ
との間に於ける入力電圧Ｖ１に対応する変換出力電圧Ｖ
。が基準電圧Ｖえを越えてしまい、以後の変換は不可能
になる。この時、前記範囲の入力電圧Ｖ、に対する変換
コードは■。
定レベルがＯからΔ■ずれたとした場合には、０とΔＶ
との間に於ける入力電圧Ｖ１に対応する変換出力電圧Ｖ
。が基準電圧Ｖえを越えてしまい、以後の変換は不可能
になる。この時、前記範囲の入力電圧Ｖ、に対する変換
コードは■。
−〇の場合と同じ−１，１，１・・・・１．１となる。
（ｂン 問題点２
量子化誤差が一１〜Ｉ ＬＳＢと大きい。
前記説明した入出力特性の分割に関する問題の外に、前
記片極性の変換の場合、１ビットの変換の為にビットを
仮セットシてから確定する旨の２ステツプが必要であり
、変換に要する時間が長くなる。
記片極性の変換の場合、１ビットの変換の為にビットを
仮セットシてから確定する旨の２ステツプが必要であり
、変換に要する時間が長くなる。
本発明に依るＡ／Ｄ変換器に於いては、入力電圧■、を
２倍にした出力電圧■。−２Ｖ、或いは２■えから基準
電圧■６を減算した出力電圧■。
２倍にした出力電圧■。−２Ｖ、或いは２■えから基準
電圧■６を減算した出力電圧■。
＝２Ｖｉ−Ｖ、或いは２Ｖ、に基準電圧Ｖ、Ｉを加算し
た出力電圧■。−２■、（−■８の都合三種類の出力を
選択的に発生させる変換回路１１と、比較レベル電圧を
異にし前記変換回路１１に対して基準電圧ＶＲの加減算
を行うか否かを指令する複数の比較器１２とを備えてな
る構成を採っている。
た出力電圧■。−２■、（−■８の都合三種類の出力を
選択的に発生させる変換回路１１と、比較レベル電圧を
異にし前記変換回路１１に対して基準電圧ＶＲの加減算
を行うか否かを指令する複数の比較器１２とを備えてな
る構成を採っている。
前記手段に依ると、（２×入力電圧士基準電圧）及び（
２×入力電圧）の３種類の変換出力を用いることに依り
、比較１／ベル電圧を例えばＶＫ／４及び−Ｖ＊／４に
した場合には±１００ Ｃ％〕の変動があっても正常な
変換が可能であり、また、１ステツプでｌビットの変換
を行うことができ、更に、量子化誤差が自動的に士’Ａ
Ｌ Ｓ Ｂとなり、更にまた、微分非直線性誤差或い
は非直線性誤差が１／２〜１／４に改善される。
２×入力電圧）の３種類の変換出力を用いることに依り
、比較１／ベル電圧を例えばＶＫ／４及び−Ｖ＊／４に
した場合には±１００ Ｃ％〕の変動があっても正常な
変換が可能であり、また、１ステツプでｌビットの変換
を行うことができ、更に、量子化誤差が自動的に士’Ａ
Ｌ Ｓ Ｂとなり、更にまた、微分非直線性誤差或い
は非直線性誤差が１／２〜１／４に改善される。
第１図は本発明一実施例の要部ブロック図を表し、第９
図乃至第１２図に於いて用いた記号と同記号は同部分を
示すか或いは同じ意味を持つものとする。
図乃至第１２図に於いて用いた記号と同記号は同部分を
示すか或いは同じ意味を持つものとする。
図に於いて、１１は変換回路、１２は比較器をそれぞれ
示している。
示している。
図から明らかなように、本実施例では、比較器１２は比
較レベル電圧が異なり且つ同時に動作するもの二つから
なっていて、その比較レベル電圧としては、Ｖ１１／４
Ｎ及び−ＶＲ／４が採用され、また、その比較器１２で
は、入力電圧Ｖ、とそれ等比較レベル電圧とを比較して
、ａ＝０．→−１゜−１のうち、何れかの指令信号を変
換回路１１に送るようになっている。
較レベル電圧が異なり且つ同時に動作するもの二つから
なっていて、その比較レベル電圧としては、Ｖ１１／４
Ｎ及び−ＶＲ／４が採用され、また、その比較器１２で
は、入力電圧Ｖ、とそれ等比較レベル電圧とを比較して
、ａ＝０．→−１゜−１のうち、何れかの指令信号を変
換回路１１に送るようになっている。
変換回路１１に於いては、入力電圧Ｖ、を２倍にして、
その２Ｖ、に前記指令信号に基づく処理を施して変換出
力を発生させるものであり、その際の変換制御は、 ＶＲ／４≦Ｖ、で■。＝２Ｖ、 −Ｖ。
その２Ｖ、に前記指令信号に基づく処理を施して変換出
力を発生させるものであり、その際の変換制御は、 ＶＲ／４≦Ｖ、で■。＝２Ｖ、 −Ｖ。
ＶＲ／４≦Ｖ、＜ｖＲ／４”’ｉ？Ｖｏ ＝２Ｖｔ■五
く ＶＲ／４で■。＝ Ｚ Ｖｉ 十ＶＲである。
く ＶＲ／４で■。＝ Ｚ Ｖｉ 十ＶＲである。
第２図は循環比較方式に依り変換を行う場合に於ける人
出力特性の分割について説明する為の入力電圧■、と出
力電圧■。との関係を表す線図であり、第１図及び第９
図乃至第１２図に於いて用いた記号と同記号は同部分を
示すか或いは同じ意味を持つものとし、そして、横軸に
入力電圧Ｖｉを、また、縦軸に出力電圧Ｖ０をそれぞれ
採っである。
出力特性の分割について説明する為の入力電圧■、と出
力電圧■。との関係を表す線図であり、第１図及び第９
図乃至第１２図に於いて用いた記号と同記号は同部分を
示すか或いは同じ意味を持つものとし、そして、横軸に
入力電圧Ｖｉを、また、縦軸に出力電圧Ｖ０をそれぞれ
採っである。
図から判るように、本実施例では、比較レベルを二つ設
けて入出力特性を３分割している。これに依り、前記従
来技術に於ける入出力特性を２分割した場合の欠点は完
全に解消される。
けて入出力特性を３分割している。これに依り、前記従
来技術に於ける入出力特性を２分割した場合の欠点は完
全に解消される。
さて、各変換の適用範囲は、
ａ＝−１では−０−Ｖｌｌ ＳＶ（≦０ａ＝０では−’
ＡＶ＋ｔ ≦Ｖ１≦％ＶＲａ＝１では一＋Ｑ≦Ｖ、≦ｖ
Ｒ であるから判定レベル（比較レベル電圧）■１及びＶ２
は、 ０≦■、≦’Ａ Ｖ Ｒ −％ｖ、Ｉ≦Ｖｔ≦０ とすれば良く、そして、判定レベルの変動を考慮すると
、■１及び■２は前記範囲の中央近傍、即ち・ ＶＩ ＃ＶＲ／４ Ｖｚ ＃ Ｖ＊／４ とすることが適当である。
ＡＶ＋ｔ ≦Ｖ１≦％ＶＲａ＝１では一＋Ｑ≦Ｖ、≦ｖ
Ｒ であるから判定レベル（比較レベル電圧）■１及びＶ２
は、 ０≦■、≦’Ａ Ｖ Ｒ −％ｖ、Ｉ≦Ｖｔ≦０ とすれば良く、そして、判定レベルの変動を考慮すると
、■１及び■２は前記範囲の中央近傍、即ち・ ＶＩ ＃ＶＲ／４ Ｖｚ ＃ Ｖ＊／４ とすることが適当である。
本発明に依ると、この判定レベルＶ＋及びＶ２には、±
ｖ７／４の変動が許容される。尚、この場合の変動の仕
方についての制限は存在しない。
ｖ７／４の変動が許容される。尚、この場合の変動の仕
方についての制限は存在しない。
ここで、判定レベルに関する量子化誤差を説明する。
■、について
Δ、：Ｖ、のずれの割合
■１が前記式の状態にある時のａ＝ｏ、１それぞれの変
換出力は、 ■２について Δ２ ：Ｖ２のずれの割合 Ｖ２が前記式の状態にある時のａ＝−１，Ｏそれぞれの
変換出力は、 これより、量子化誤差（絶対値）の最大値は、％ＬＳＢ
ｘ （ｉ ＋ｍａ ｘ （ｌΔ１１．１Δ２Ｉ 〕）と
なる。
換出力は、 ■２について Δ２ ：Ｖ２のずれの割合 Ｖ２が前記式の状態にある時のａ＝−１，Ｏそれぞれの
変換出力は、 これより、量子化誤差（絶対値）の最大値は、％ＬＳＢ
ｘ （ｉ ＋ｍａ ｘ （ｌΔ１１．１Δ２Ｉ 〕）と
なる。
従って、Ｖｌ ＝ＶＲ／４及びＶＺ＝ＶＲ／４とするの
が適当であり、それぞれ±１００ 〔％〕の変動が許容
されるが、若しＸ〔％〕の変動があると量子化誤差も’
Ａ Ｌ Ｓ ＢよりＸ〔％〕大きくなる。尚、本発明に
於けるような入出力特性の３分割を行った場合には、デ
ィジタル除算に於けるＳＲＴ除算と同様な方法になる。
が適当であり、それぞれ±１００ 〔％〕の変動が許容
されるが、若しＸ〔％〕の変動があると量子化誤差も’
Ａ Ｌ Ｓ ＢよりＸ〔％〕大きくなる。尚、本発明に
於けるような入出力特性の３分割を行った場合には、デ
ィジタル除算に於けるＳＲＴ除算と同様な方法になる。
ところで、本発明に於いては、量子化誤差として、判定
レベル近傍のみを考えているが、それにて事足りる理由
を次に説明する。
レベル近傍のみを考えているが、それにて事足りる理由
を次に説明する。
入出力特性からすると、±■８付近の入力に対して最も
大きな量子化誤差が発生するように考えられる。そこで
、ＶＲ付近の入力、即ち、Ｖ、 ＝ＶＲ−Δ■８ ΔＶ、、：Ｖえの■８からのずれ を考えて見る。電圧をＶ、ｌで規格化して、ｘｏ −１
−ΔＸ ｘｏ：Ｖ６をＶえで規格した量 ΔＸ：Δ■８をＶ、で規格した量 で考えると、Ｘｏ’ｌより、この人力に対してはａ＝１
、つまり、 Ｘｎ ＝２ ・Ｘ、−＋ １なる変換が行われ、Ｘ
ｎ １ ＝ ２ （ｘｎ−＋ １ ）となるので
、＝２’″ （ｘｏ １） ＝−２’ ・ΔＸ 、°、ｘｎ＝１−２’ −ΔＸ（これは、ｎビット分
の変換が終了した際の量 子化誤差に相当する。） ｘ７≦２となる為には、 ２” −ΔＸ≧２より、 ΔＸ≧□ ２″″幕 ■ 即ち、１ｘ０１ ≦１ ＝１ ８ＬＳＢの入
力に対しては量子化誤差が’Ａ Ｌ Ｓ Ｂ以下になる
。また、１ｘ０１ ≧１はオーバ・レンジとなって変換
範囲外であるから、事実上、判定レベル付近の特性に依
存して量子化誤差が決定される。
大きな量子化誤差が発生するように考えられる。そこで
、ＶＲ付近の入力、即ち、Ｖ、 ＝ＶＲ−Δ■８ ΔＶ、、：Ｖえの■８からのずれ を考えて見る。電圧をＶ、ｌで規格化して、ｘｏ −１
−ΔＸ ｘｏ：Ｖ６をＶえで規格した量 ΔＸ：Δ■８をＶ、で規格した量 で考えると、Ｘｏ’ｌより、この人力に対してはａ＝１
、つまり、 Ｘｎ ＝２ ・Ｘ、−＋ １なる変換が行われ、Ｘ
ｎ １ ＝ ２ （ｘｎ−＋ １ ）となるので
、＝２’″ （ｘｏ １） ＝−２’ ・ΔＸ 、°、ｘｎ＝１−２’ −ΔＸ（これは、ｎビット分
の変換が終了した際の量 子化誤差に相当する。） ｘ７≦２となる為には、 ２” −ΔＸ≧２より、 ΔＸ≧□ ２″″幕 ■ 即ち、１ｘ０１ ≦１ ＝１ ８ＬＳＢの入
力に対しては量子化誤差が’Ａ Ｌ Ｓ Ｂ以下になる
。また、１ｘ０１ ≧１はオーバ・レンジとなって変換
範囲外であるから、事実上、判定レベル付近の特性に依
存して量子化誤差が決定される。
前記説明した本発明の構成に依る場合、即ち、比較レベ
ル電圧を異にする二つの比較器を用い、３値の信号で変
換回路に指令を行うようにした場合、判定レベルが変動
しても正確な変換をなし得ることで卓効があり、次にこ
れを具体的数値を用い、従来技術、即ち、一つの比較器
を用い、２値の信号で変換回路に指令を行うものと対比
しながら説明する。尚、以下の説明では、入力電圧■。
ル電圧を異にする二つの比較器を用い、３値の信号で変
換回路に指令を行うようにした場合、判定レベルが変動
しても正確な変換をなし得ることで卓効があり、次にこ
れを具体的数値を用い、従来技術、即ち、一つの比較器
を用い、２値の信号で変換回路に指令を行うものと対比
しながら説明する。尚、以下の説明では、入力電圧■。
の変換が行われて出力電圧■。が得られた場合、その■
。が次の変換に於けるＶ８になることは云うまでもない
。
。が次の変換に於けるＶ８になることは云うまでもない
。
（１１前提条件
循環比較方式
％式％（）
（２）判定レベルにずれがない場合
（ａｌ 従来技術
判定レベル：０（Ｖ）
変換 ■。−２Ｖｉ ｖＲ（ビット １）Ｖｏ ＝２
Ｖｉ ＋■、ｌ （ビット −１）（判定レベルを
除き上記条件は以下に於いても同じ） Ｖｉ＝７／１６≧０ ビット １■。
Ｖｉ ＋■、ｌ （ビット −１）（判定レベルを
除き上記条件は以下に於いても同じ） Ｖｉ＝７／１６≧０ ビット １■。
−２Ｖｉ −１−−１／８
Ｖｉ ＝−１／８＜０ ビット−
ＩＶＯ＝２Ｖｉ ＋１＝３／４ ■、 ＝３／４＞０
ビ ・ノ ト ＩＶｏ＝２Ｖ４ １
＝１／２ Ｖ、＝１／２＞０ ビット ｌ■
。＝２Ｖｉ −１＝０ データ １ −１ １ １ コード変換 ＋ｂｌ 本発明 判定レベル： ＶＲ／ ４． Ｖｌｌ ／ ４変換
■。−２■、−ＶＲディジット １■。−２ｖ、
ディジット Ｏ■。−２ｖ、＋ｖや
ディジット−１（判定レベルを除き上記条件は以下に
於いても同じ） Ｖｉ＝７／１６≧１／４ ディジット ＩＶｏ
＝２ｖ、−１＝−１／８ １／４＞Ｖ、＝−１／８≧−１／４ デイジツト Ｏ ■。＝２Ｖｉ ＝−１／４ １／４＞Ｖｉ −−１／４≧−１／４デイジツト ０ ■。＝２Ｖｉ −−１／２ 一１／４＞Ｖ、＝−１／２ ディジット−１■。
ＩＶＯ＝２Ｖｉ ＋１＝３／４ ■、 ＝３／４＞０
ビ ・ノ ト ＩＶｏ＝２Ｖ４ １
＝１／２ Ｖ、＝１／２＞０ ビット ｌ■
。＝２Ｖｉ −１＝０ データ １ −１ １ １ コード変換 ＋ｂｌ 本発明 判定レベル： ＶＲ／ ４． Ｖｌｌ ／ ４変換
■。−２■、−ＶＲディジット １■。−２ｖ、
ディジット Ｏ■。−２ｖ、＋ｖや
ディジット−１（判定レベルを除き上記条件は以下に
於いても同じ） Ｖｉ＝７／１６≧１／４ ディジット ＩＶｏ
＝２ｖ、−１＝−１／８ １／４＞Ｖ、＝−１／８≧−１／４ デイジツト Ｏ ■。＝２Ｖｉ ＝−１／４ １／４＞Ｖｉ −−１／４≧−１／４デイジツト ０ ■。＝２Ｖｉ −−１／２ 一１／４＞Ｖ、＝−１／２ ディジット−１■。
−２Ｖｉ ＋１＝０
データ １ ０ ０ −１
コード変換
（３）判定レベルに１／８のずれがある場合（ａ）
従来技術 判定レベルニー１／８ Ｖ、＝７／１６≧−１／８ ビット １ｖ
ｏ＝２Ｖｉ −１＝−１／８ Ｖ、＝−１／８≧−１／８ ビット １１
判定ミス ｖｏ ＝２Ｖｌ −１＝−５／４ Ｖｔ ＝−５／４＜−ｔ／ｓ ビット−
１■。＝２Ｖｉ ＋１＝−３／２ Ｖｉ ＝−３／２＜−１／８ ビット−
１↑■。がオーバ・レンジしている データ １ １ −１ −１ コード変換 （ｂｌ 本発明 判定レベルニー１／８．１／８ Ｖｉ＝７／１６≧１／８ ディジット １■。
従来技術 判定レベルニー１／８ Ｖ、＝７／１６≧−１／８ ビット １ｖ
ｏ＝２Ｖｉ −１＝−１／８ Ｖ、＝−１／８≧−１／８ ビット １１
判定ミス ｖｏ ＝２Ｖｌ −１＝−５／４ Ｖｔ ＝−５／４＜−ｔ／ｓ ビット−
１■。＝２Ｖｉ ＋１＝−３／２ Ｖｉ ＝−３／２＜−１／８ ビット−
１↑■。がオーバ・レンジしている データ １ １ −１ −１ コード変換 （ｂｌ 本発明 判定レベルニー１／８．１／８ Ｖｉ＝７／１６≧１／８ ディジット １■。
＝２Ｖ、−１＝−１／８
１／８＞Ｖ、＝−１／８≧−１／８
デイジツト Ｏ
■。＝２Ｖ、＝−１／４
Ｖｉ ＝−１／４＜−１／８ ディジット−１
■。＝２Ｖｉ ＋１＝１／２ Ｖｉ ＝１／２＜１／８ ディジット
１１■ｏはオーバ・レンジしていない データ ｔ ｏ −ｉ ｉ コード変換 以上のように、本発明に依れば、判定レベルにずれが在
っても、変換は正確に行われる。
■。＝２Ｖｉ ＋１＝１／２ Ｖｉ ＝１／２＜１／８ ディジット
１１■ｏはオーバ・レンジしていない データ ｔ ｏ −ｉ ｉ コード変換 以上のように、本発明に依れば、判定レベルにずれが在
っても、変換は正確に行われる。
ところで、第１図に見られる変換回路ＩＩは、通常のＡ
／Ｄ変換器に於ける変換ブロックとサンプル蓄積ブロッ
クとを併せたような機能を持つものであり、これを構成
するのに好適な電子回路について説明する。
／Ｄ変換器に於ける変換ブロックとサンプル蓄積ブロッ
クとを併せたような機能を持つものであり、これを構成
するのに好適な電子回路について説明する。
第３図（Ａ）乃至（Ｄ）は前記電子回路を説明する為の
要部回路説明図であり、第１図及び第２図に於いて用い
た記号と同記号は同部分を示すか或いは同じ意味を持つ
ものとする。
要部回路説明図であり、第１図及び第２図に於いて用い
た記号と同記号は同部分を示すか或いは同じ意味を持つ
ものとする。
図に於いて、ＯＰは演算増幅器、Ｃｏ、ＣＩ。
Ｃ２は略等しい容量を有するコンデンサ、ＳＬ。
Ｓ２．Ｓ３．Ｓ４はスイッチ、ＯＴは出力端をそれぞれ
示している。尚、この電子回路をＡ／Ｄ・変換器に応用
する場合には、出力端ＯＴが比較器の入力端に接続され
るものであり、そして、コンデンサＣ２に於ける電圧が
この電子回路の出力となるものである。
示している。尚、この電子回路をＡ／Ｄ・変換器に応用
する場合には、出力端ＯＴが比較器の入力端に接続され
るものであり、そして、コンデンサＣ２に於ける電圧が
この電子回路の出力となるものである。
この電子回路に依ると、出力端ＯＴには、（１）２Ｖ直
−Ｖ、１ （２）２Ｖｉ （３） ２Ｖｔ ＋ｖ。
−Ｖ、１ （２）２Ｖｉ （３） ２Ｖｔ ＋ｖ。
の３種類の出力を得ることができる。
このような出力を得る為の各スイッチＳ１乃至Ｓ４の開
閉シーケンス及びそのシーケンスに対応したコンデンサ
ＣＯ乃至Ｃ２の接続状態を説明すると次の通りである。
閉シーケンス及びそのシーケンスに対応したコンデンサ
ＣＯ乃至Ｃ２の接続状態を説明すると次の通りである。
前記（１１乃至（３）に見られる出力を得る為には、次
の（ａ）乃至（ｄ）に説明する操作を行えば良い。
の（ａ）乃至（ｄ）に説明する操作を行えば良い。
（ａ） 入力電圧■、のサンプリング（第３図（Ａ）
参照） スイッチＳ１：オン スイッチＳ２：ＶＲヘ スイッチ３３：Ｆ１ヘ スイッチＳ４：Ｖえヘ コンデンサＣＯ：Ｖえ コンデンサＣＬ ： Ｖ□ コンデンサｃ２：ｖ＝ （ｂｌ 前記（２１）の後、−Ｖ、の変換（第３図（
Ｂ）参照） スイッチＳにオフ スイッチＳ２：ＯＴへ スイッチＳ３：ＶＲヘ スイッチＳ４：Ｖえヘ コンデンサＣＯ：ＶＲ コンデンサＣ１： Ｖ）１ コンデンサＣ２： ２Ｖｉ −ＶＲ （Ｃ） 前記（ａ）の後、０の変換（第３図（Ｃ）参
照）スイッチＳ１：オフ スイッチＳ２：ＯＴへ スイッチＳ３：接地へ スイッチＳ４：Ｖ、ｌへ コンデンサＣＯ：Ｖ。
参照） スイッチＳ１：オン スイッチＳ２：ＶＲヘ スイッチ３３：Ｆ１ヘ スイッチＳ４：Ｖえヘ コンデンサＣＯ：Ｖえ コンデンサＣＬ ： Ｖ□ コンデンサｃ２：ｖ＝ （ｂｌ 前記（２１）の後、−Ｖ、の変換（第３図（
Ｂ）参照） スイッチＳにオフ スイッチＳ２：ＯＴへ スイッチＳ３：ＶＲヘ スイッチＳ４：Ｖえヘ コンデンサＣＯ：ＶＲ コンデンサＣ１： Ｖ）１ コンデンサＣ２： ２Ｖｉ −ＶＲ （Ｃ） 前記（ａ）の後、０の変換（第３図（Ｃ）参
照）スイッチＳ１：オフ スイッチＳ２：ＯＴへ スイッチＳ３：接地へ スイッチＳ４：Ｖ、ｌへ コンデンサＣＯ：Ｖ。
コンデンサＣ１：接地
コンデンサＣ２：２Ｖ！
（ｄ） 前記＋８）の後、＋Ｖ、の変換（第３図（Ｄ
）参照） スイッチＳｌ：オフ スイッチＳ２：ＯＴへ スイッチＳｌ接地へ スイッチＳ４：接地へ コンデンサＣＯ：接地 コンデンサＣ１：接地 コンデンサＣ２： ２Ｖ、＋Ｖえ このようにして、２Ｖｉ−Ｖえ、２Ｖ、 、２Ｖ。
）参照） スイッチＳｌ：オフ スイッチＳ２：ＯＴへ スイッチＳｌ接地へ スイッチＳ４：接地へ コンデンサＣＯ：接地 コンデンサＣ１：接地 コンデンサＣ２： ２Ｖ、＋Ｖえ このようにして、２Ｖｉ−Ｖえ、２Ｖ、 、２Ｖ。
＋■８の３種類の出力が得られる。
第４図は第３図（Ａ）乃至（Ｄ）について説明した電子
回路を二つ用いて構成したＡ／Ｄ変換器の要部回路説明
図であり、第１図乃至第３図に於いて用いた記号と同記
号は同部分を示すか或いは同じ意味を持つものとする。
回路を二つ用いて構成したＡ／Ｄ変換器の要部回路説明
図であり、第１図乃至第３図に於いて用いた記号と同記
号は同部分を示すか或いは同じ意味を持つものとする。
図に於いて、ＳＡ及びＳＢは入力切り換えスイッチ、Ｓ
ＩＡ乃至Ｓ７Ａ及びＳＩＢ乃至３７Ｂはコンデンサ切り
換え接続スイッチ、Ｓ８Ａ及び３８Ｂは自動零設定スイ
ッチ、ＣＯＡ乃至Ｃ２’Ａ及びＣＯＢ乃至Ｃ２Ｂは変換
用コンデンサ、ＯＰＡ及びＯＰＢは演算増幅器、ＣＰＲ
１及びＣＰＲ２は比較器、ＳＲＩ及びＳＲ２は直並列変
換用シフト・レジスタ、ＣＴはコード変換用加算器、Ｆ
ｌ及びＦ２は比較器出力データ・ラッチ用フリップ・フ
ロップ、ＳＧＴはアンド（ＡＮＤ）ゲート或いはノア（
ＮＯＲ）ゲートなどからなるスイッチ制御信号発生用ゲ
ート回路、ＡＩＮはＡ／Ｄ変換入力電圧、ＶＩＡ及び■
。ｆｌは演算増幅器出力電圧、ｖｃｓｒは比較器入力電
圧、ＣＰ及びＣＮは比較器出力電圧、Ｄ！ｆｉはシフト
・レジスタのデータ入力端、ＤＰ及びＤＮは成る時点で
フリップ・フロップＦ１及びＦ２とシフト・レジスタＳ
ＲＩ及びＳＲ２に同時に取り込まれた電圧、ＣＬＫ １
及びＣＬＫ２はクロック信号、Ｃｉ ｎは加算器に於け
るクロック入力端、Ｃｏｕｔは加算器に於けるキャリー
出力端、ＬＳＢは最下位桁、ＭＳＢは最上位桁を示して
いる。尚、図では１．ゲート回路ＳＧＴの各出力やクロ
ック信号に各スイッチと同じ記号が付されているが、こ
れは、その記号に対応するスイッチを制御することを意
味し、また、各変換用コンデンサの容量は、Ｃ０Ａ＝Ｃ
ＩＡ＝Ｃ２Ａ、そして、Ｃ０Ｂ＝ＣＩＢ丑Ｃ２Ｂになっ
ている。
ＩＡ乃至Ｓ７Ａ及びＳＩＢ乃至３７Ｂはコンデンサ切り
換え接続スイッチ、Ｓ８Ａ及び３８Ｂは自動零設定スイ
ッチ、ＣＯＡ乃至Ｃ２’Ａ及びＣＯＢ乃至Ｃ２Ｂは変換
用コンデンサ、ＯＰＡ及びＯＰＢは演算増幅器、ＣＰＲ
１及びＣＰＲ２は比較器、ＳＲＩ及びＳＲ２は直並列変
換用シフト・レジスタ、ＣＴはコード変換用加算器、Ｆ
ｌ及びＦ２は比較器出力データ・ラッチ用フリップ・フ
ロップ、ＳＧＴはアンド（ＡＮＤ）ゲート或いはノア（
ＮＯＲ）ゲートなどからなるスイッチ制御信号発生用ゲ
ート回路、ＡＩＮはＡ／Ｄ変換入力電圧、ＶＩＡ及び■
。ｆｌは演算増幅器出力電圧、ｖｃｓｒは比較器入力電
圧、ＣＰ及びＣＮは比較器出力電圧、Ｄ！ｆｉはシフト
・レジスタのデータ入力端、ＤＰ及びＤＮは成る時点で
フリップ・フロップＦ１及びＦ２とシフト・レジスタＳ
ＲＩ及びＳＲ２に同時に取り込まれた電圧、ＣＬＫ １
及びＣＬＫ２はクロック信号、Ｃｉ ｎは加算器に於け
るクロック入力端、Ｃｏｕｔは加算器に於けるキャリー
出力端、ＬＳＢは最下位桁、ＭＳＢは最上位桁を示して
いる。尚、図では１．ゲート回路ＳＧＴの各出力やクロ
ック信号に各スイッチと同じ記号が付されているが、こ
れは、その記号に対応するスイッチを制御することを意
味し、また、各変換用コンデンサの容量は、Ｃ０Ａ＝Ｃ
ＩＡ＝Ｃ２Ａ、そして、Ｃ０Ｂ＝ＣＩＢ丑Ｃ２Ｂになっ
ている。
第５図は第４図に見られる実施例の動作を説明する為の
もので、（Ａ）はクロック信号ＣＬＫ １及びＣＬＫ２
の波形及びスイッチＳＡ及びＳＢの動作タイミングを表
し、（Ｂ）はコンデンサ切り換え接続スイッチや自動零
設定用スイッチの動作及び主要な個所に於ける電圧或い
は信号を表している。
もので、（Ａ）はクロック信号ＣＬＫ １及びＣＬＫ２
の波形及びスイッチＳＡ及びＳＢの動作タイミングを表
し、（Ｂ）はコンデンサ切り換え接続スイッチや自動零
設定用スイッチの動作及び主要な個所に於ける電圧或い
は信号を表している。
図に於いて、１．２．３．４は動作ステップを表す記号
、ＯＮ及びＯＦＦはオン及びオフを表す記号、１１はハ
イ・レベル、Ｌはロー・レベルヲ表す記号、＊印は入力
電圧ＡＩＮの如何に依って決められることを表す記号で
ある。尚、本実施例では、基準電圧Ｖ、＝１ （ｖ）
、入力電圧ＡＩＮ＝３／８ （Ｖ）として説明する。
、ＯＮ及びＯＦＦはオン及びオフを表す記号、１１はハ
イ・レベル、Ｌはロー・レベルヲ表す記号、＊印は入力
電圧ＡＩＮの如何に依って決められることを表す記号で
ある。尚、本実施例では、基準電圧Ｖ、＝１ （ｖ）
、入力電圧ＡＩＮ＝３／８ （Ｖ）として説明する。
従、って、＊印が付されていながらオン・オフ成いはＨ
・■、が確定しているのは、前記数値の電圧を例として
採用ｊ−でいることに依る。
・■、が確定しているのは、前記数値の電圧を例として
採用ｊ−でいることに依る。
第４図に見られる実施例の動作について第５図を参照し
つつ説明する。尚、第４図に示した実施例では、第３図
について説明した電子回路をへ側及ヒＢ 側の二つを用
い、Ａ側では、スイッチやコンデンサの記号にＡが含ま
れ、Ｂ側ではＩ３が含まれていることに留意すると理解
し易い。
つつ説明する。尚、第４図に示した実施例では、第３図
について説明した電子回路をへ側及ヒＢ 側の二つを用
い、Ａ側では、スイッチやコンデンサの記号にＡが含ま
れ、Ｂ側ではＩ３が含まれていることに留意すると理解
し易い。
ステップ１
最初、入力電圧ＡＩＮを取り込む際、スイッチＳＩＡ乃
至Ｓ８Ａが図示の状態にある。このようなザンブリング
を行う場合、Ｂ側のスイッチに於ける接続状態を特に規
定する必要はない。
至Ｓ８Ａが図示の状態にある。このようなザンブリング
を行う場合、Ｂ側のスイッチに於ける接続状態を特に規
定する必要はない。
さて、前記のように各スイッチの接続がなされると、コ
ンデンサＣＯＡはｌ電圧ＶＩｔでチャージ・アップされ
、コンデンサＣＩＡ及びＣ２Ａは入ツノ電圧ＡＩＮでチ
ャージ・アップされる。
ンデンサＣＯＡはｌ電圧ＶＩｔでチャージ・アップされ
、コンデンサＣＩＡ及びＣ２Ａは入ツノ電圧ＡＩＮでチ
ャージ・アップされる。
また、スイッチＳ２Ａがオンになっていることから、入
力電圧ＡＩＮは、そのままＶ ＣＭＰとして比較器ＣＰ
Ｒ１及びＣＰＲ２にも加えられ、そこで、比較レベル電
圧（＋Ｖ＊／４）及び比較レベル電圧（−ｖ、／４）と
比較されることになる。
力電圧ＡＩＮは、そのままＶ ＣＭＰとして比較器ＣＰ
Ｒ１及びＣＰＲ２にも加えられ、そこで、比較レベル電
圧（＋Ｖ＊／４）及び比較レベル電圧（−ｖ、／４）と
比較されることになる。
勿論、ＡＩＮ＝３／８ （Ｖ）のほうが比較レベル電圧
よりも大であるから、比較器出力電圧ｃｐ及びＣＮはＨ
レベルとなって出力される。
よりも大であるから、比較器出力電圧ｃｐ及びＣＮはＨ
レベルとなって出力される。
ステップ２
スイッチＳＩＡ乃至Ｓ８Ａ、スイツチＳ Ｉ Ｂ乃至３
８Ｂが図示の状態に接続されると、ステップ１に於いて
得られた比較器出力電圧ｃｐ及びＣＮは二つのフリップ
・フロップＦｌ及びＦ２に取り込まれると共に二つのシ
フト・レジスタＳＲＩ及びＳＲ２にも入力される。
８Ｂが図示の状態に接続されると、ステップ１に於いて
得られた比較器出力電圧ｃｐ及びＣＮは二つのフリップ
・フロップＦｌ及びＦ２に取り込まれると共に二つのシ
フト・レジスタＳＲＩ及びＳＲ２にも入力される。
フリップ・フロップＦ１及びＦ２からは、比較器出力電
圧ＣＰ及びＣＮが入力されたことに依り、電圧ＤＰ及び
ＤＮが出力される。従って、シフト・レジスタＳＲＩ及
びＳＲ２には電圧ＤＰ及びＤＮがデータとして入力され
たものと考えて良い。
圧ＣＰ及びＣＮが入力されたことに依り、電圧ＤＰ及び
ＤＮが出力される。従って、シフト・レジスタＳＲＩ及
びＳＲ２には電圧ＤＰ及びＤＮがデータとして入力され
たものと考えて良い。
また、この時、クロック信号ＣＬ Ｋ ２は■（レベル
になっている。そこで、Ａ側では演算増幅器出力電圧Ｖ
。Ａ＝２ｘ３／８−１＝−１／４ （Ｖ）なる変換が行
われ、そして、Ｂ側ではコンデンサＣＯＢが基準電圧■
３てチャージ・ア・ノブされ、コンデンサＣＩＢ及びＣ
２１３が演算増幅器出力電圧ＶｏＡ＝ １ ／ ４
（Ｖ）でチャージ・アップされることになる。
になっている。そこで、Ａ側では演算増幅器出力電圧Ｖ
。Ａ＝２ｘ３／８−１＝−１／４ （Ｖ）なる変換が行
われ、そして、Ｂ側ではコンデンサＣＯＢが基準電圧■
３てチャージ・ア・ノブされ、コンデンサＣＩＢ及びＣ
２１３が演算増幅器出力電圧ＶｏＡ＝ １ ／ ４
（Ｖ）でチャージ・アップされることになる。
更に、スイッチＳＩＡがオンになっていることから、演
算増幅器出力電圧■。Ａ＝−１／４ （Ｖ）はＶＣＭＰ
となって比較器ＣＰＲ１及びＣＰＲ２に伝達され、そこ
で比較レベル電圧（＋１／４Ｖ、ｌ）及び比較レベル電
圧（−１／４ＶＲ）と比較されることになる。
算増幅器出力電圧■。Ａ＝−１／４ （Ｖ）はＶＣＭＰ
となって比較器ＣＰＲ１及びＣＰＲ２に伝達され、そこ
で比較レベル電圧（＋１／４Ｖ、ｌ）及び比較レベル電
圧（−１／４ＶＲ）と比較されることになる。
その比較は、１／４＞−１／４≧−１／４、となり、比
較器出力電圧ｃｐは１７レベル、比較器出力電圧ＣＮは
Ｈレベルとなって出力される。
較器出力電圧ｃｐは１７レベル、比較器出力電圧ＣＮは
Ｈレベルとなって出力される。
このステップに於いて、１ビットの変換が行われ、発生
ディジットは図示されているように１がたっている。
ディジットは図示されているように１がたっている。
ステップ３
スイッチＳＩＡ乃至Ｓ８Ａ、スイッチＳＩＢ乃至３８Ｂ
が図示の状態に接続されると、ステップ２に於いて得ら
れた比較器出力電圧ＣＰ及びＣＮがフリップ・フロップ
Ｆ１及びＦ２とシフト・レジスタＳＲＩ及びＳＲ２に取
り込まれ、新たな電圧ＤＰ及びＤＮとして処理される。
が図示の状態に接続されると、ステップ２に於いて得ら
れた比較器出力電圧ＣＰ及びＣＮがフリップ・フロップ
Ｆ１及びＦ２とシフト・レジスタＳＲＩ及びＳＲ２に取
り込まれ、新たな電圧ＤＰ及びＤＮとして処理される。
このステップ３では、Ｂ側に於いて演算増幅器出力電圧
Ｖ。Ｂ＝２Ｘ （−１／４）＝−１／２ （Ｖ）なる変
換が行われ、この演算増幅器出力電圧■。。
Ｖ。Ｂ＝２Ｘ （−１／４）＝−１／２ （Ｖ）なる変
換が行われ、この演算増幅器出力電圧■。。
＝−１／２ （Ｖ）は、比較器入力電圧Ｖ ＣＭＰとな
って比較器ＣＰＲ１及び比較器ＣＰＲ２に入力される。
って比較器ＣＰＲ１及び比較器ＣＰＲ２に入力される。
そごでは、−１／４＞−１／２なる比較が行われ、比較
器出力電圧ｃｐ及びＣＮは両方ともしレベルとなって出
力される。
器出力電圧ｃｐ及びＣＮは両方ともしレベルとなって出
力される。
この場合の発生ディジットは図示されているように０が
たっている。
たっている。
ステップ４
スイッチＳＩＡ乃至Ｓ８Ａ、スイツチＳＩＢ乃至３８Ｂ
が図示の状態に接続されると、ステ、プ３に於いて得ら
れた比較器出力電圧ｃｐ及びＣＮがフリップ・フロップ
Ｆ１及びＦ２とシフト・レジスタＳＲＩ及びＳＲ２に取
り込まれ、新たな電圧ＤＰ及びＤＮとして処理される。
が図示の状態に接続されると、ステ、プ３に於いて得ら
れた比較器出力電圧ｃｐ及びＣＮがフリップ・フロップ
Ｆ１及びＦ２とシフト・レジスタＳＲＩ及びＳＲ２に取
り込まれ、新たな電圧ＤＰ及びＤＮとして処理される。
このステップ４では、Ａ側に於いて演算増幅器出力電圧
■。、＝２ｘ （−１／２） ＋１＝Ｏ（ｖ）なる変換
が行われ、この演算増幅器出力電圧■。Ｂ＝０（Ｖ）は
、比較器入力電圧Ｖ ＣＭＰとなって比較器ＣＰＲ１及
び比較器ＣＰＲ２に入力される。
■。、＝２ｘ （−１／２） ＋１＝Ｏ（ｖ）なる変換
が行われ、この演算増幅器出力電圧■。Ｂ＝０（Ｖ）は
、比較器入力電圧Ｖ ＣＭＰとなって比較器ＣＰＲ１及
び比較器ＣＰＲ２に入力される。
そこでは、１／４ ＞０ ＞−１／４なる比較が行われ
、比較器出力電圧ｃｐはＬレベル、比較器出力電圧ＣＮ
はＨレベルとなって出力される。
、比較器出力電圧ｃｐはＬレベル、比較器出力電圧ＣＮ
はＨレベルとなって出力される。
この場合の発生ディジットは図示されているように−１
である。
である。
以上でステップ１乃至４からなる変換が終了したことに
なるが、ステップ１に於いてはディジットの発生はない
ので、実際には、次の変換に於けるステップ１に依って
得られる発生ディジットＯを用い１０（−１）０とする
。
なるが、ステップ１に於いてはディジットの発生はない
ので、実際には、次の変換に於けるステップ１に依って
得られる発生ディジットＯを用い１０（−１）０とする
。
第６図は第４図及び第５図に関して説明したシフト・レ
ジスタ及び加算器の動作説明図を表し、第６図並びに第
７図に於いて用いた記号と同記号は同部分を表すか或い
は同じ意味を持つものとする。尚、次の説明には第４図
及び第５図も参照するものとする。
ジスタ及び加算器の動作説明図を表し、第６図並びに第
７図に於いて用いた記号と同記号は同部分を表すか或い
は同じ意味を持つものとする。尚、次の説明には第４図
及び第５図も参照するものとする。
ここで用いたシフト・レジスタＳＲＩ及びＳＲ２では、
最初に入力されたデータ即ち電圧ＣＰ＝ＤＰ、或いは、
電圧ＣＮ＝ＤＮが最上位桁になるので、データ入力端り
１．、に近いデータが最下位桁になる。
最初に入力されたデータ即ち電圧ＣＰ＝ＤＰ、或いは、
電圧ＣＮ＝ＤＮが最上位桁になるので、データ入力端り
１．、に近いデータが最下位桁になる。
二つのシフト・レジスタＳＲＩ及びＳＲ２に入力された
データは、それぞれ対応桁どうしを加算器ＣＴで加算す
る。
データは、それぞれ対応桁どうしを加算器ＣＴで加算す
る。
加算器ＣＴは４ビツトであるが、最上位桁から出た桁上
がり出力をインバータで反転し、所謂、２の補数２進コ
ードの符号ビットとして用いているので、シフト・レジ
スタＳＲＩ及びＳＲ２に蓄積されるデータが４桁である
が、実際に２進に変換すると５ビツトになる。
がり出力をインバータで反転し、所謂、２の補数２進コ
ードの符号ビットとして用いているので、シフト・レジ
スタＳＲＩ及びＳＲ２に蓄積されるデータが４桁である
が、実際に２進に変換すると５ビツトになる。
さて、第４図及び第５図に関して説明したように、発生
ディジットは１０ （−１）Ｏであるが、シフト・レ
ジスタに実際に蓄えられるデータである電圧ＣＰ （＝
ＤＰ）或いは電圧ＣＮ （＝ＤＮ）は第５図に見られる
ようにシフト・レジスタＳＲ１に於いては１０００、シ
フト・レジスタＳＲ２では１１０１である。即ち、発生
ディジ・ノドが１の場合、電圧ＣＰは１、発生ディジッ
トが−１の場合、電圧ＣＮは０である。
ディジットは１０ （−１）Ｏであるが、シフト・レ
ジスタに実際に蓄えられるデータである電圧ＣＰ （＝
ＤＰ）或いは電圧ＣＮ （＝ＤＮ）は第５図に見られる
ようにシフト・レジスタＳＲ１に於いては１０００、シ
フト・レジスタＳＲ２では１１０１である。即ち、発生
ディジ・ノドが１の場合、電圧ＣＰは１、発生ディジッ
トが−１の場合、電圧ＣＮは０である。
ところで、シフト・レジスタＳＲ２に於けるデータは、
実際には００ （−１）０＝−００１０であり、２の
補数表現で表したような形になっている。
実際には００ （−１）０＝−００１０であり、２の
補数表現で表したような形になっている。
そこで、シフト・レジスタＳＲＩ及びＳＲ２に入力され
ているデータの各桁同志を加算し、そして、最下位桁に
１を加えると元のコードに戻り、通常のＡ／Ｄ変換の場
合に於ける出力と同じ形となるものである。
ているデータの各桁同志を加算し、そして、最下位桁に
１を加えると元のコードに戻り、通常のＡ／Ｄ変換の場
合に於ける出力と同じ形となるものである。
ここで用いる加算器ＣＴとしては、周知のものであ−、
て良く、例えば４ビツト２進全加算器ＭＢ７４１，３２
８３（富士通製）を用いることができる。
て良く、例えば４ビツト２進全加算器ＭＢ７４１，３２
８３（富士通製）を用いることができる。
第７図はＭＢ７４ＬＳ２８３のブロック図を表し、また
、第８図はその機能の説明図を表している。
、第８図はその機能の説明図を表している。
本発明に依るＡ／Ｄ変換器では、入力電圧を２倍にした
出力或いは入力電圧を２倍にした電圧から基準電圧を減
算した出力或いは入力電圧を２倍した電圧に基準電圧を
加算した出力の都合三種類の出力を選択的に発生させる
変換回路と、比較レベル電圧を異にし前記変換回路に対
して基準電圧の加減算を行うか否かを指令する複数の比
較器とを備えた構成になっている。
出力或いは入力電圧を２倍にした電圧から基準電圧を減
算した出力或いは入力電圧を２倍した電圧に基準電圧を
加算した出力の都合三種類の出力を選択的に発生させる
変換回路と、比較レベル電圧を異にし前記変換回路に対
して基準電圧の加減算を行うか否かを指令する複数の比
較器とを備えた構成になっている。
この構成からなるＡ／Ｄ変換器に依ると、比較レベル電
圧を異にする複数の比較器を用いであることから、（２
×入力電圧士基準電圧）及び（２×入力電圧）の３種類
の変換出力を容易に発生させることができ、そして、二
つの比較レベル電圧の範囲内にある入力電圧るこ対し、
７ば、基イゼ電圧の加減算を行う、二となく、単に入
力電圧を２倍しご送出するように１．７であることに依
り、比較レベル電圧に最大で±１ｏｏｃ％〕の変動が存
在し５でも、正常な変換を行うことが可能であり、また
、ｌステップで１ビットの変換がなされることから変換
動作を高速化することができ、更にまた、量子化誤差や
微分非直線性誤差或いは非直線性誤差が改善される。
圧を異にする複数の比較器を用いであることから、（２
×入力電圧士基準電圧）及び（２×入力電圧）の３種類
の変換出力を容易に発生させることができ、そして、二
つの比較レベル電圧の範囲内にある入力電圧るこ対し、
７ば、基イゼ電圧の加減算を行う、二となく、単に入
力電圧を２倍しご送出するように１．７であることに依
り、比較レベル電圧に最大で±１ｏｏｃ％〕の変動が存
在し５でも、正常な変換を行うことが可能であり、また
、ｌステップで１ビットの変換がなされることから変換
動作を高速化することができ、更にまた、量子化誤差や
微分非直線性誤差或いは非直線性誤差が改善される。
第１図は本発明一実施例の要部ブロック図、第２図は第
１図に見られる実施例の入出力特性を説明する為の線図
、第３図（Ａ）乃至（Ｄ）は変換回路に用いる電子回路
の動作を説明する為の要部回路説明図、第４図は第３図
に見られる電子回路を二つ用いて構成したＡ／Ｄ変換器
を具体的にした要部回路説明図、第５図は第４図に見ら
れるＡ／Ｄ変換器の動作を説明する為のものであって、
（Ａ）はクロック信号の波形及びスイッチの動作タイミ
ング図、（Ｂ）はスイッチの動作並びに主要個所の信号
や電圧を示す説明図、第６図はシフト・レジスタ及び加
算器の動作説明図、第７図は加算器のブロック図、第８
図は加算器の機能を説明する図、第９図及び第１０図は
従来例の要部ブロック図、第１１図及び第１２図は第９
図及び第１０図に見られる従来例の入出力特性を説明す
る為の線図をそれぞれ示している。 図に於いて、１１は変換回路、１２は比較器、■、は入
力電圧、■。は出力電圧、■８は基準電圧、ａは指令信
号をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 一 本光明実施例の要部ブロック図 第１図 本発明−実施例の入出力特牲空説明する線図第２図 （Ａ） 第３図 （Ｂ） 第３図 （Ｃ） 第３図 （Ｄ） 第３図 冒く ！ いく 一実ｍ例に阪けるクロック及びスイッチ動作などの説明
図第５図 一シフト方向 ＋ ０ ０ １ １ ０＝云 （位）（−１） 、 １ 土
±シフト・Ｌ／シ”′スタ及び加算器の動作説
明図第６図 従来例の要部ブロック図 第９図 従来例の要部ブロック図 第１０図 従来例の入出力持’ｉ’ｆｉを説明する線図第１１図
１図に見られる実施例の入出力特性を説明する為の線図
、第３図（Ａ）乃至（Ｄ）は変換回路に用いる電子回路
の動作を説明する為の要部回路説明図、第４図は第３図
に見られる電子回路を二つ用いて構成したＡ／Ｄ変換器
を具体的にした要部回路説明図、第５図は第４図に見ら
れるＡ／Ｄ変換器の動作を説明する為のものであって、
（Ａ）はクロック信号の波形及びスイッチの動作タイミ
ング図、（Ｂ）はスイッチの動作並びに主要個所の信号
や電圧を示す説明図、第６図はシフト・レジスタ及び加
算器の動作説明図、第７図は加算器のブロック図、第８
図は加算器の機能を説明する図、第９図及び第１０図は
従来例の要部ブロック図、第１１図及び第１２図は第９
図及び第１０図に見られる従来例の入出力特性を説明す
る為の線図をそれぞれ示している。 図に於いて、１１は変換回路、１２は比較器、■、は入
力電圧、■。は出力電圧、■８は基準電圧、ａは指令信
号をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 一 本光明実施例の要部ブロック図 第１図 本発明−実施例の入出力特牲空説明する線図第２図 （Ａ） 第３図 （Ｂ） 第３図 （Ｃ） 第３図 （Ｄ） 第３図 冒く ！ いく 一実ｍ例に阪けるクロック及びスイッチ動作などの説明
図第５図 一シフト方向 ＋ ０ ０ １ １ ０＝云 （位）（−１） 、 １ 土
±シフト・Ｌ／シ”′スタ及び加算器の動作説
明図第６図 従来例の要部ブロック図 第９図 従来例の要部ブロック図 第１０図 従来例の入出力持’ｉ’ｆｉを説明する線図第１１図
Claims (1)
- 【特許請求の範囲】 入力電圧を２倍にした出力或いは入力電圧を２倍にした
電圧から基準電圧を減算した出力或いは入力電圧を２倍
にした電圧に基準電圧を加算した出力の都合三種類の出
力を選択的に発生させる変換回路と、 比較レベル電圧を異にし前記変換回路に対して基準電圧
の加減算を行うか否かを指令する複数の比較器と、 を備えてなることを特徴とするＡ／Ｄ変換器。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60192039A JPS6256023A (ja) | 1985-09-02 | 1985-09-02 | Ａ／ｄ変換器 |
| CA000516940A CA1338910C (en) | 1985-09-02 | 1986-08-27 | Analog-to-digital conversion system |
| DE8686306775T DE3682986D1 (de) | 1985-09-02 | 1986-09-02 | Analog/digital-wandler und verfahren zur analog/digital wandlung. |
| US06/902,586 US4748440A (en) | 1985-09-02 | 1986-09-02 | Analog-to-digital conversion system |
| KR8607325A KR900006542B1 (en) | 1985-09-02 | 1986-09-02 | A/d convertion system |
| EP86306775A EP0214831B1 (en) | 1985-09-02 | 1986-09-02 | Analog-to-digital converter and method of analog-to-digital conversion |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60192039A JPS6256023A (ja) | 1985-09-02 | 1985-09-02 | Ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6256023A true JPS6256023A (ja) | 1987-03-11 |
| JPH0331286B2 JPH0331286B2 (ja) | 1991-05-02 |
Family
ID=16284586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60192039A Granted JPS6256023A (ja) | 1985-09-02 | 1985-09-02 | Ａ／ｄ変換器 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4748440A (ja) |
| EP (1) | EP0214831B1 (ja) |
| JP (1) | JPS6256023A (ja) |
| KR (1) | KR900006542B1 (ja) |
| CA (1) | CA1338910C (ja) |
| DE (1) | DE3682986D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04371025A (ja) * | 1991-06-19 | 1992-12-24 | Nec Corp | Ａ／ｄ変換回路 |
| WO2010044444A1 (ja) * | 2008-10-17 | 2010-04-22 | 国立大学法人静岡大学 | 巡回型ａ／ｄ変換器、イメージセンサデバイス、及びアナログ信号からディジタル信号を生成する方法 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| BE1002287A6 (fr) * | 1988-06-03 | 1990-11-20 | Univ Catholique Louvain | Procede de conversion analogique/numerique et convertisseur analogique/numerique cyclique. |
| GB8821279D0 (en) * | 1988-09-12 | 1988-10-12 | Gen Electric Co Plc | Analogue to digital convertors |
| US5355135A (en) * | 1989-01-30 | 1994-10-11 | Linear Technology Corporation | Semi-flash A/D converter using switched capacitor comparators |
| KR930007719B1 (ko) * | 1990-05-12 | 1993-08-18 | 금성일렉트론 주식회사 | 아날로그/디지탈 변환회로 |
| GB9218987D0 (en) * | 1992-09-08 | 1992-10-21 | Fujitsu Ltd | Voltage storage circuits |
| JPH09500243A (ja) * | 1993-05-12 | 1997-01-07 | アナログ・デバイセズ・インコーポレイテッド | デジタル的に較正された出力を備えたアルゴリズムａ／ｄコンバータ |
| JPH07154259A (ja) * | 1993-12-01 | 1995-06-16 | Mitsubishi Electric Corp | アナログ／デジタル変換回路 |
| US5668549A (en) * | 1994-11-10 | 1997-09-16 | National Semiconductor Corporation | Radix 2 architecture and calibration technique for pipelined analog to digital converters |
| GB9503783D0 (en) * | 1995-02-24 | 1995-04-12 | Fujitsu Ltd | Analog-to-digital converters |
| FR2738426B1 (fr) * | 1995-08-29 | 1998-02-13 | Univ Neuchatel | Dispositif de traitement numerique d'un signal analogique devant etre restitue sous forme analogique |
| US5710563A (en) * | 1997-01-09 | 1998-01-20 | National Semiconductor Corporation | Pipeline analog to digital converter architecture with reduced mismatch error |
| US5861829A (en) | 1997-04-28 | 1999-01-19 | Marvell Technology Group, Ltd. | High-speed, low power, medium resolution analog-to-digital converter and method of stabilization |
| US6124820A (en) | 1997-11-20 | 2000-09-26 | National Semiconductor Corporation | Error correction architecture for pipeline analog to digital converters |
| KR20090050402A (ko) * | 2007-11-15 | 2009-05-20 | 한국과학기술원 | 아날로그 디지털 변환기의 허용 입력 범위를 증가시키기위한 신호레벨 변환 회로 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59132231A (ja) * | 1983-01-18 | 1984-07-30 | Nec Corp | アナログ−デイジタル変換器 |
| JPS59149418A (ja) * | 1983-02-16 | 1984-08-27 | Yokogawa Hokushin Electric Corp | インタフエ−ス回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3049701A (en) * | 1957-08-15 | 1962-08-14 | Thompson Ramo Wooldridge Inc | Converting devices |
| US3308284A (en) * | 1963-06-28 | 1967-03-07 | Ibm | Qui-binary adder and readout latch |
| BE791057A (fr) * | 1971-11-17 | 1973-05-08 | Cit Alcatel | Convertisseur analogique-numerique a recirculation |
-
1985
- 1985-09-02 JP JP60192039A patent/JPS6256023A/ja active Granted
-
1986
- 1986-08-27 CA CA000516940A patent/CA1338910C/en not_active Expired - Fee Related
- 1986-09-02 EP EP86306775A patent/EP0214831B1/en not_active Expired
- 1986-09-02 DE DE8686306775T patent/DE3682986D1/de not_active Expired - Fee Related
- 1986-09-02 KR KR8607325A patent/KR900006542B1/ko not_active IP Right Cessation
- 1986-09-02 US US06/902,586 patent/US4748440A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59132231A (ja) * | 1983-01-18 | 1984-07-30 | Nec Corp | アナログ−デイジタル変換器 |
| JPS59149418A (ja) * | 1983-02-16 | 1984-08-27 | Yokogawa Hokushin Electric Corp | インタフエ−ス回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04371025A (ja) * | 1991-06-19 | 1992-12-24 | Nec Corp | Ａ／ｄ変換回路 |
| WO2010044444A1 (ja) * | 2008-10-17 | 2010-04-22 | 国立大学法人静岡大学 | 巡回型ａ／ｄ変換器、イメージセンサデバイス、及びアナログ信号からディジタル信号を生成する方法 |
| JP5187782B2 (ja) * | 2008-10-17 | 2013-04-24 | 国立大学法人静岡大学 | 巡回型ａ／ｄ変換器、イメージセンサデバイス、及びアナログ信号からディジタル信号を生成する方法 |
| US8581171B2 (en) | 2008-10-17 | 2013-11-12 | National University Corporation Shizuoka University | Cyclic A/D converter, image sensor device, and method for generating digital signal from analog signal |
Also Published As
| Publication number | Publication date |
|---|---|
| CA1338910C (en) | 1997-02-11 |
| US4748440A (en) | 1988-05-31 |
| DE3682986D1 (de) | 1992-01-30 |
| EP0214831A2 (en) | 1987-03-18 |
| EP0214831A3 (en) | 1989-02-22 |
| EP0214831B1 (en) | 1991-12-18 |
| KR900006542B1 (en) | 1990-09-07 |
| JPH0331286B2 (ja) | 1991-05-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6256023A (ja) | Ａ／ｄ変換器 | |
| JPH0331285B2 (ja) | ||
| EP0153610A2 (en) | Improved flash analog to digital converter | |
| EP0227871B1 (en) | Parallel algorithmic digital to analog converter | |
| US5463395A (en) | Semi-flash type A/D converter employing a correction encoder for eliminating errors in the output signals due to noise, and a corresponding method therefor | |
| WO1998027655A2 (en) | Pipeline analog-to-digital conversion | |
| US5682163A (en) | Semi-pipelined analog-to-digital converter | |
| US4999630A (en) | Fast analog-digital converter with parallel structure | |
| US4763108A (en) | Digital-to-analog conversion system | |
| US6700523B2 (en) | Analog to digital converter selecting reference voltages in accordance with feedback from prior stages | |
| US6617994B1 (en) | Capacitive flash analog to digital converter | |
| JP2001053612A (ja) | 逐次比較型ａｄコンバータ及びそれを組み込んだマイクロコンピュータ | |
| US4791405A (en) | Data converter for directly providing outputs in two's complement code | |
| JPS61256826A (ja) | Ｄ／ａコンバ−タ | |
| JPS5928294B2 (ja) | Ａｄ変換器 | |
| JPS6276822A (ja) | デイジタル・アナログ変換方法 | |
| JP3437370B2 (ja) | アナログ・ディジタル変換器 | |
| JPS59153324A (ja) | Ａ／ｄ変換器 | |
| JP3281468B2 (ja) | アナログ試験回路 | |
| JPS62150932A (ja) | Ａ／ｄ変換装置 | |
| US4518949A (en) | Method of A/D conversion by successive approximations | |
| JPH0140530B2 (ja) | ||
| JPS59138119A (ja) | Ａ／ｄ変換器 | |
| JPS6181028A (ja) | Ａ／ｄ変換器の誤差検出回路 | |
| JP2000031826A (ja) | Ａ／ｄ変換回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |