JPH07154259A - アナログ／デジタル変換回路 - Google Patents

アナログ／デジタル変換回路

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Publication number
JPH07154259A
JPH07154259A JP5301710A JP30171093A JPH07154259A JP H07154259 A JPH07154259 A JP H07154259A JP 5301710 A JP5301710 A JP 5301710A JP 30171093 A JP30171093 A JP 30171093A JP H07154259 A JPH07154259 A JP H07154259A
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JP
Japan
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voltage
analog
circuit
comparison
input
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Application number
JP5301710A
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English (en)
Inventor
Eizo Yamashita
栄三 山下
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Publication of JPH07154259A publication Critical patent/JPH07154259A/ja
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/18—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging
    • H03M1/186—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging in feedforward mode, i.e. by determining the range to be selected directly from the input signal

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

(57)【要約】 【目的】 基準電圧を超えたアナログ入力電圧を、正確
にデジタル値に変換できるようにする。 【構成】 基準電圧Ｖref 及びアナログ入力電圧ANinが
入力されて、アナログ入力電圧ANinを変成した変成入力
電圧ＶMDを出力する電圧比較変成部30を備え、この変成
入力電圧ＶMDと、アナログマルチプレクサ12が選択した
比較電圧とを比較器131 ，132 ，133 により比較してア
ナログ入力電圧ANinをデジタル値に変換する構成にす
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、アナログ入力電圧が基
準電圧を超えた場合でも、そのアナログ入力電圧を正確
にデジタル値に変換できるアナログ／デジタル変換回路
に関するものである。
【０００２】
【従来の技術】従来のアナログ／デジタル変換回路は、
例えば特公昭60-57734号公報に示されており、図12は変
換精度が例えは４ビットである、そのアナログ／デジタ
ル変換回路の構成を示すブロック図である。基準電圧Ｖ
ref が入力される端子と、接地電位点との間に、抵抗値
が (3/2)Ｒ (Ｒは適宜の抵抗値) の抵抗111 と、抵抗値
がＲの14個の抵抗112 〜1115と、抵抗値が (1/2)Ｒの抵
抗1116との直列回路が介装されている。それら各抵抗の
接続点ａ，ｂ，ｃ〜ｏの電圧たる比較電圧は並列的にア
ナログマルチプレクサ12へ与えられている。このアナロ
グマルチプレクサ12は、後述する制御回路14から与えら
れる選択コードに応じて各接続点ａ，ｂ，ｃ〜ｏから適
宜３点の比較電圧を選択して出力するようになってい
る。なお、アナログ／デジタル変換動作の開始時には先
ず接続点ｄ，ｈ，ｌの比較電圧を自動的に選択するよう
になっている。
【０００３】アナログマルチプレクサ12が選択した３点
の比較電圧は夫々比較器131 ，132，133 の一入力端子
へ入力される。比較器131 ，132 ，133 夫々の他入力端
子には並列的にアナログ入力電圧ANinが入力される。比
較器131 ，132 ，133 が出力する比較出力信号Ｃ1 ，Ｃ
2 ，Ｃ3 は並列的に制御回路14へ与えるようになってい
る。制御回路14にはアナログ／デジタル変換を開始する
ための変換開始信号STが入力される制御入力端子15を設
けていて、この制御入力端子15に変換開始信号STが入力
されることにより制御回路14はアナログマルチプレクサ
12に選択コードを与えるようになっている。
【０００４】更に制御回路14は比較器131 ，132 ，133
から並列的に与えられる比較出力信号Ｃ1 ，Ｃ2 ，Ｃ3
を受けて、この比較出力信号Ｃ1 ，Ｃ2 ，Ｃ3 に応じた
デジタルコードを出力するようになっている。このデジ
タルコードはアナログマルチプレクサ12へ与える選択コ
ードと同じものである。制御回路14から出力されるデジ
タルコードはラッチ回路16へ入力されて、ここで一旦記
憶され、その後、コード端子171 〜174 を介して出力さ
れるようになっている。更に制御回路14には、アナログ
／デジタル変換が終了したことを認識させるための変換
終了信号END が出力される制御出力端子18を設けてい
る。
【０００５】表１は、抵抗111 ，112 〜1116の各接続点
ａ〜ｏに発生する比較電圧に対応した４ビットのデジタ
ルコード２-1，２-2，２-3，２-4との関係を示したもの
である。
【０００６】
【表１】
【０００７】次にこのアナログ／デジタル変換回路の動
作を表１とともに説明する。いま、制御回路14の制御入
力端子15に変換開始信号STを入力したアナログ／デジタ
ル変換の開始時には、先ず接続点ｄ，ｈ，ｌの比較電圧
(23/32) Ｖref ，(15/32) Ｖref ， (７/32)Ｖref を選
択する。つまり、基準電圧Ｖref と接地電位との間の電
圧を４分割する接続点ｄ，ｈ，ｌの比較電圧を選択す
る。選択した比較電圧は夫々比較器131 ，132 ，133 へ
入力される。このとき比較器131 ，132，133 夫々の他
入力端子にデジタル値に変換すべきアナログ入力電圧AN
inを入力すると、比較器131 ，132 ，133 は、入力され
ている比較電圧とアナログ入力電圧ANinとの第１回目の
比較を行なう。
【０００８】ここでアナログ入力電圧ANinがアナログマ
ルチプレクサ12が選択した比較電圧より大きい場合、比
較器131 ，132 ，133 夫々の比較出力信号Ｃ1 ，Ｃ2 ，
Ｃ3が”１”レベルとなるとすれば第１回の比較結果は
アナログ入力電圧ANinにより次の○１，○２，○３，○
４の４状態に区別される。 ○１ Ｃ1 ＝”１”レベル ○２ Ｃ1 ＝”０”レベル Ｃ2 ＝”１”レベル ○３ Ｃ1 ＝Ｃ2 ＝”０”レベル Ｃ3 ＝”１”レベ
ル ○４ Ｃ3 ＝”０”レベル
【０００９】即ち、第１回目の比較結果が○１の状態の
場合は、アナログ入力電圧ANinが接続点ｄの比較電圧
(23/32)Ｖref よりも大きい場合であり、基準電圧Ｖ
ref と接続点ｄの比較電圧 (23／32) Ｖref との間を４
分割する接続点ａ，ｂ，ｃを選択すべく制御回路14は第
２回目の比較を行なうためのデジタルコード「１，１，
１，１」を選択して出力する。このデジタルコードがア
ナログマルチプレクサ12へ入力されると、アナログマル
チプレクサ12は表１に示す接続点ａ，ｂ，ｃの比較電圧
(29/32)Ｖref ， (27/32)Ｖref ， (25/32)Ｖref を夫
々選択する。そして選択した比較電圧を夫々比較器1
31 ，132 ，133 へ入力する。
【００１０】その後、比較器131 ，132 ，133 夫々は入
力された比較電圧とアナログ入力電圧ANinとの第２回目
の比較を行なう。この第２回目の比較において比較器13
1 ，132 ，133 の比較出力信号Ｃ1 ，Ｃ2 ，Ｃ3 がすべ
て”１”レベルであれば、制御回路14が、アナログ入力
電圧ANinは接続点ａの比較電圧 (29/32)Ｖref よりも大
きいと判定し、以前に出力したデジタルコードをそのま
ま出力し続ける。
【００１１】次にラッチ回路16は、入力されているデジ
タルコード「１，１，１，１」を一旦記憶し、その後端
子171 〜174 を介して出力する。この結果、第２回目の
比較によってアナログ入力電圧ANinはデジタルコード
「１，１，１，１」にアナログ／デジタル変換されたこ
とになる。また、第２回目の比較において比較出力信号
Ｃ1 ＝”０”レベル、Ｃ2 ＝Ｃ3 ＝”１”レベルとなれ
ば、制御回路14がアナログ入力電圧ANinは接続点ａの比
較電圧 (29/32)Ｖref より小さく接続点ｂの比較電圧
(27/32)Ｖref より大きいと判定し、接続点ａの比較電
圧 (29/32)Ｖref と接続点ｅの比較電圧 (23／32) Ｖ
ref との間を４分割する接続点ｂ，ｃ，ｄを選択すべく
以前出力したデジタルコードの２-3，２-4のみを「１，
０」に変更して出力する。即ち、制御回路14は、デジタ
ルコード「１，１，１，０」を出力する。
【００１２】更に第２回目の比較において比較出力信号
Ｃ1 ＝Ｃ2 ＝”０”レベル、Ｃ3 ＝”１”レベルとなれ
ば、制御回路14が、アナログ入力電圧ANinは接続点ｂの
比較電圧 (27/32)Ｖref より小さいが、接続点ｃの比較
電圧 (25/32)Ｖref より大きいと判定し、接続点ｂの比
較電圧 (27/32)Ｖref と接続点ｆの比較電圧 (19/32)Ｖ
ref との間を４分割する接続点ｃ，ｄ，ｅを選択すべく
以前出力したデジタルコードの２-3，２-4のみを「０，
１」に変更して出力する。即ち、制御回路14はデジタル
コード「１，１，０，１」を出力する。
【００１３】また更に第２回目の比較において比較出力
信号Ｃ1 ＝Ｃ2 ＝Ｃ3 ＝”０”レベルとなれば、制御回
路14が、アナログ入力電圧ANinは接続点ｃの比較電圧
(25/32)Ｖref よりは小さいが、接続点ｄの比較電圧 (2
3/32)Ｖref より大きいと判定し、接続点ｃの比較電圧
(25/32)Ｖref と接続点ｇの比較電圧 (17/32)Ｖref と
の間を４分割する接続点ｄ，ｅ，ｆを選択すべく以前出
力したデジタルコードの２-3，２-4のみを「０，０」に
変更して出力する。即ち、制御回路14はデジタルコード
「１，１，０，０」を出力する。また第２回目の比較後
はラッチ回路16に入力されたデジタルコードを一旦記憶
した後にコード端子171 〜174 を介して出力する。
【００１４】一方、第１回目の比較により比較結果が○
２の状態、即ちＣ1 ＝”０”レベル、Ｃ2 ＝”１”レベ
ルとなった場合は、アナログ入力電圧ANinが接続点ｄの
比較電圧 (23/32)Ｖref よりも小さいが、接続点ｈの比
較電圧 (15/32)Ｖref よりも大きい場合であり、この場
合は、接続点ｄの比較電圧 (23/32)Ｖref と接続点ｈの
比較電圧 (15/32)Ｖref との間を４分割する接続点ｅ，
ｆ，ｇを選択すべく制御回路14は第２回目の比較を行な
うためのデジタルコード「１，０，１，１」を出力す
る。このデジタルコードがアナログマルチプレクサ12へ
入力されると、アナログマルチプレクサ12は表１に示す
接続点ｅ，ｆ，ｇの比較電圧 (21/32)Ｖref ， (19/32)
Ｖref ， (17/32)Ｖref を夫々選択する。
【００１５】そして選択された比較電圧は夫々比較器13
1 ，132 ，133 へ入力される。その後、比較器131 ，13
2 ，133 は前記同様に、入力された比較電圧とアナログ
入力電圧ANinとの第２回目の比較を行なう。第２回目の
比較において比較器131 ，132 ，133 の比較信号Ｃ1 ，
Ｃ2 ，Ｃ3 のうち少なくとも比較信号Ｃ1 が”１”レベ
ルであれば、制御回路14が、アナログ入力電圧ANinは接
続点ｅの比較電圧 (21/32)Ｖref より大きいと判定し、
接続点ｅの比較電圧 (21/32)Ｖref と接続点ｉの比較電
圧 (13/32)Ｖref との間を４分割する接続点ｆ，ｇ，ｈ
を選択すべく以前出力したデジタルコード「１，０，
１，１」をそのまま出力し続ける。
【００１６】また第２回目の比較において、比較出力信
号Ｃ1 ＝”０”レベル、Ｃ2 ＝Ｃ3＝”１”レベルであ
れば、制御回路14が、アナログ入力電圧ANinは接続点ｅ
の比較電圧 (21/32)Ｖref より小さいが接続点ｆの比較
電圧 (19/32)Ｖref より大きいと判定し、接続点ｅの比
較電圧 (21/32)Ｖref と接続点ｉの比較電圧 (13/32)Ｖ
ref との間を４分割する接続点ｆ，ｇ，ｈを選択すべく
以前出力したデジタルコードの２-3，２-4のみを「１，
０」に変更した後出力する。即ち制御回路14はデジタル
コード「１，０，１，０」を出力する。
【００１７】また、第２回目の比較において比較出力信
号Ｃ1 ＝Ｃ2 ＝”０”レベル、Ｃ3＝”１”レベルとな
れば、制御回路14が、アナログ入力電圧ANinは接続点ｆ
の比較電圧 (19/32)Ｖref より小さいが接続点ｇの比較
電圧 (17/32)Ｖref より大きいと判定し、接続点ｆの比
較電圧 (19/32)Ｖref と接続点ｊの比較電圧（11/32)Ｖ
ref との間を４分割する接続点ｇ，ｈ，ｉを選択すべく
以前出力したデジタルコードの２-3，２-4のみを「０，
１」に変更した後出力する。即ち、制御回路14はデジタ
ルコード「１，０，０，１」を出力する。
【００１８】更に第２回目の比較において比較出力信号
Ｃ1 ＝Ｃ2 ＝Ｃ3 ＝”０”レベルとなれば、制御回路14
が、アナログ入力電圧ANinは接続点ｇの比較電圧 (17/3
2)Ｖref より小さいが接続点ｈの比較電圧 (15/32)Ｖ
ref より大きいと判定し、接続点ｇの比較電圧 (17/32)
Ｖref と接続点ｋの比較電圧（９/32)Ｖref との間を４
分割する接続点ｈ，ｉ，ｊを選択すべく以前出力したデ
ジタルコードの２-3，２-4のみを「０，０」に変更した
後出力する。即ち、制御回路14はデジタルコード「１，
０，０，０」を出力する。
【００１９】また第２回目の比較の後はラッチ回路16に
入力されたデジタルコードを一旦記憶した後端子171 〜
174 を介して出力する。以下同様にして、第１回目の比
較を行った比較結果が○３あるいは○４の状態の場合、
制御回路14はデジタルコード「０，１，１，１」あるは
デジタルコード「０，０，１，１」を出力し、その後ア
ナログマルチプレクサ12が接続点ｉ，ｊ，ｋの各比較電
圧あるいは接続点ｍ，ｎ，ｏの各比較電圧を選択する。
そして、比較器131 ，132 ，133 の比較出力信号Ｃ1 ，
Ｃ2 ，Ｃ3 に応じて制御回路14は表１に示す４ビットの
デジタルコードを出力する。この結果、ラッチ回路16は
アナログ入力電圧ANinに応じたデジタルコードを出力す
る。
【００２０】更に第２回目の比較が終了してラッチ回路
16がコード端子171 〜174 を介して４ビットのデジタル
コードを出力し終えると、制御回路14から制御出力端子
18を介して変換終了信号END を出力する。
【００２１】
【発明が解決しようとする課題】前述したように、従来
のアナログ／デジタル変換回路は、接地電位から基準電
圧までの範囲で、アナログ入力電圧をｎビット（ｎは自
然数）の精度で分解してアナログ電圧をデジタル値に変
換する。そのためアナログ入力電圧が基準電圧を超えて
いる場合は、アナログ入力電圧をデジタル値に正確に変
換できないという問題がある。本発明は斯かる問題に鑑
み、アナログ入力電圧が基準電圧を超えた場合でも、ア
ナログ電圧をデジタル値に正確に変換できるアナログ／
デジタル変換回路を提供することを目的とする。
【００２２】
【課題を解決するための手段】第１発明に係るアナログ
／デジタル変換回路は、アナログ入力電圧と基準電圧と
に基づいて、アナログ入力電圧を電圧が異なるアナログ
電圧に変成し、変成したアナログ電圧と基準電圧とを比
較して、その比較結果に基づきアナログ電圧を選択して
出力する電圧比較変成部を備える構成にする。第２発明
に係るアナログ／デジタル変換回路は、アナログ入力電
圧と基準電圧とに基づいて、アナログ入力電圧を電圧が
異なるアナログ電圧に変成し、変成したアナログ電圧
と、基準電圧とを比較し、その比較結果に基づきアナロ
グ電圧を選択して出力する電圧比較変成部を備え、アナ
ログ入力電圧及び基準電圧を入断する信号を与える構成
にする。
【００２３】第３発明に係るアナログ／デジタル変換回
路は、アナログ入力電圧と基準電圧とに基づいてアナロ
グ入力電圧を電圧が異なるアナログ電圧に変成し、変成
したアナログ電圧と基準電圧とを比較し、その比較結果
に基づきアナログ電圧を選択して出力する電圧比較変成
部と、この電圧比較変成部へアナログ電圧を入力するた
めのインピーダンス変換器とを備える構成にする。第４
発明に係るアナログ／デジタル変換回路は、アナログ入
力電圧と基準電圧とに基づいて、アナログ入力電圧を電
圧が異なるアナログ電圧に変成し、変成したアナログ電
圧と基準電圧とを比較し、その比較結果に基づきアナロ
グ電圧を選択して出力する電圧比較変成部と、電圧比較
変成部から出力されるアナログ電圧を出力するためのイ
ンピーダンス変換器とを備える構成にする。
【００２４】
【作用】第１発明では、アナログ入力電圧と基準電圧と
によりアナログ入力電圧を、電圧が異なるアナログ電圧
に変成する。アナログ電圧と基準電圧とを比較した比較
結果に基づいてアナログ電圧を選択すると、基準電圧以
上のアナログ入力電圧が基準電圧以下のアナログ電圧と
して得られる。このアナログ電圧と比較電圧とを比較し
てアナログ入力電圧をデジタル値に変換する。これによ
り基準電圧以上のアナログ入力電圧を、基準電圧以下の
アナログ入力電圧と同様デジタル値に変換できる。
【００２５】第２発明では、アナログ入力電圧と基準電
圧とによりアナログ入力電圧を、電圧が異なるアナログ
電圧に変成する。アナログ電圧と基準電圧とを比較した
比較結果に基づいてアナログ電圧を選択すると、基準電
圧以上のアナログ入力電圧が基準電圧以下のアナログ電
圧として得られる。このアナログ電圧と比較電圧とを比
較してアナログ入力電圧をデジタル値に変換する。信号
を与えるとアナログ入力電圧及び基準電圧を遮断する。
これにより基準電圧以上のアナログ入力電圧を、基準電
圧以下のアナログ入力電圧と同様デジタル値に変換でき
る。またアナログ入力電圧及び基準電圧を遮断すれば消
費電流を低減できる。
【００２６】第３発明では、インピーダンス変換器を介
してアナログ入力電圧を与える。入力されたアナログ入
力電圧と基準電圧とによりアナログ入力電圧を、電圧が
異なるアナログ電圧に変成する。アナログ電圧と基準電
圧とを比較した比較結果に基づいてアナログ電圧を選択
すると、基準電圧以上のアナログ入力電圧は基準電圧以
下のアナログ電圧として得られる。このアナログ電圧と
比較電圧とを比較してアナログ入力電圧をデジタル値に
変換する。これにより基準電圧以上のアナログ入力電圧
を、基準電圧以下のアナログ電圧と同様デジタル値に変
換できる。またインピーダンス変換器により、電圧比較
変成部へ入力されるアナログ入力電圧を安定させること
ができる。
【００２７】第４発明では、アナログ入力電圧と基準電
圧とによりアナログ入力電圧を、電圧が異なるアナログ
電圧に変成する。アナログ電圧と基準電圧とを比較した
比較結果に基づいてアナログ電圧を選択すると、基準電
圧以上のアナログ入力電圧が基準電圧以下のアナログ電
圧として得られる。このアナログ電圧をインピーダンス
変換器へ入力し、インピーダンス変換器が出力するアナ
ログ電圧と比較電圧とを比較してアナログ入力電圧をデ
ジタル値に変換する。これにより基準電圧以上のアナロ
グ入力電圧を、基準電圧以下のアナログ入力電圧と同様
デジタル値に変換できる。また、インピーダンス変換器
により比較電圧と比較するためのアナログ電圧を安定さ
せることができる。
【００２８】
【実施例】以下本発明をその実施例を示す図面により詳
述する。図１は本発明に係るアナログ／デジタル変換回
路の第１実施例の構成を示すブロック図である。なお説
明の便宜上、変換精度が４ビットの場合の構成を示す。
基準電圧Ｖref が入力される端子と接地電位との間に
は、抵抗値が (3/2)Ｒ (Ｒは適宜の抵抗値) の抵抗111
と、抵抗値がＲの14個の抵抗112 〜1115と、抵抗値が
(1/2)Ｒの抵抗1116との直列回路が介装されている。各
抵抗111 ，112 〜1115の夫々の接続点ａ，ｂ〜ｏの電圧
たる比較電圧は、並列的にアナログマルチプレクサ12へ
入力される。アナログマルチプレクサ12は、後述する制
御回路14から与えられる選択コードに応じて各接続点ａ
〜ｏの適宜の３点の比較電圧を選択して出力するように
なっている。なお、アナログ／デジタル変換動作の開始
時は、自動的に接続点ｄ，ｈ，ｌが選択されるようにな
っている。
【００２９】アナログマルチプレクサ12が選択して出力
する３点の比較電圧は、夫々比較器131 ，132 ，133 の
一入力端子へ入力されるようになっている。また基準電
圧Ｖref とアナログ入力電圧ANinとは、後述する電圧変
成部19と電圧比較部20とを備えている電圧比較変成部30
へ入力される。基準電圧Ｖref とアナログ入力電圧ANin
とを大小比較して、電圧比較変成部30から出力されるｎ
ビットの電圧比較結果信号ＢはインバータINを介して制
御回路14へ入力される。このインバータIVは、後述する
比較器201 〜20n の出力が、ANin−ｋＶref ＜Ｖref の
場合に“０”になり制御回路14を制御することになるか
ら、その場合に一般に“１”アクティブで信号を制御す
る制御回路14へ“１”の信号が入力されるように設けて
ある。制御回路14は、入力された電圧比較結果信号Ｂに
応じてｎ＋１ビットの電圧変成信号MDを出力するように
なっており、この電圧変成信号MDは電圧比較変成部30へ
入力されるようになっている。
【００３０】電圧変成信号MDを受取ってアナログ入力電
圧の変成を行ない、変成された変成入力電圧ＶMDは比較
器131 ，132 ，133 の他入力端子へ並列的に入力される
ようになっている。比較器131 ，132 ，133 は、入力さ
れた比較電圧と変成入力電圧ＶMDとを比較し、その比較
結果である比較出力信号Ｃ1 ，Ｃ2 ，Ｃ3 を並列的に制
御回路14へ与えるようになっている。制御回路14にはア
ナログ／デジタル変換を開始するための変換開始信号ST
が入力される制御入力端子15を設けていて、この制御入
力端子15に変換開始信号STが入力されると、制御回路14
はアナログマルチプレクサ12に選択コードを与えるよう
になっている。
【００３１】更に制御回路14は比較器131 ，132 ，133
から並列的に与えられる比較出力信号Ｃ1 ，Ｃ2 ，Ｃ3
を受けて、この比較出力信号Ｃ1 ，Ｃ2 ，Ｃ3 に応じた
デジタルコードを出力するようになっている。このデジ
タルコードはアナログマルチプレクサ12に与えられる選
択コードと同じものである。そして、制御回路14から出
力されるデジタルコードは、ラッチ回路16へ入力され
て、一旦記憶され、その後コード端子171 〜174 を介し
て出力されるようになっている。電圧比較結果信号Ｂは
そのまま制御回路14を通ってラッチ回路16へ入力されて
記憶され、ｍビットのコード線（ｍはｎ＜２m を満たす
最小の自然数）を介してコード端子175 に与えられ、コ
ード端子175 から出力されるようになっており、アナロ
グ入力電圧ANinが基準電圧Ｖref 以上の場合に、後述す
るようにアナログ入力電圧ANinから何倍の基準電圧Ｖ
ref を差し引いてアナログ／デジタル変換を可能にした
かの結果が示されるようになっている。更に制御回路14
には、アナログ／デジタル変換が終了したことを認識さ
せるための変換終了信号END が出力される制御出力端子
18を設けている。
【００３２】図２は電圧比較変成部30の構成を示すブロ
ック図である。基準電圧Ｖref が入力される端子は、ｎ
個の電圧変成部191 〜19n 夫々において、抵抗値ＲΩの
第１抵抗たる抵抗19a を介してゼロクロスタイプの差動
増幅器19e の負入力端子−と接続され、この負入力端子
−は抵抗値ｋＲΩ（ｋは自然数であり１≦ｋ≦ｎ）の第
２抵抗たる抵抗19b を介して差動増幅器19e の出力端子
と接続されている。アナログ入力電圧ANinが入力される
端子は、ｎ個の電圧変成部191 〜19n 夫々において、抵
抗値ｋＲΩの第３抵抗たる抵抗19c を介して差動増幅器
19e の正入力端子＋と接続され、正入力端子＋は抵抗値
ＲΩの第４抵抗たる抵抗19d を介して接地されている。
【００３３】電圧変成部191 （19n ）における差動増幅
器19e の出力端子は電圧比較部たる比較器201 （20n ）
の正入力端子＋とスイッチSW1 （SWn ）とに接続されて
いる。比較器201 （20n ）の負入力端子−には基準電圧
Ｖref が入力される。比較器201 （20n ）から電圧比較
結果信号Ｂ1 （Ｂn ）が出力され、スイッチSW1 （S
Wn ）を介して変成入力電圧ＶMD（ＶMD）が出力される
ようになっている。またアナログ入力電圧ANinが入力さ
れる端子はスイッチSW0 と接続されており、スイッチSW
0 からアナログ入力電圧ANinが変成入力電圧ＶMDとして
出力される。
【００３４】なお、電圧変成部191 ，19n 以外の電圧変
成部及びそれに接続される比較器も同様に構成される。
スイッチSW0 〜SWn は電圧比較結果信号Ｂに応じて制御
回路14が出力する電圧変成信号MD1 〜MDn によって択一
的に選択して開閉されるようになっている。
【００３５】次にこのように構成したアナログ／デジタ
ル変換回路の動作を前述した表１とともに説明する。制
御回路14の制御入力端子15に変換開始信号STを入力した
アナログ／デジタル変換の開始時には、先ず接続点ｄ，
ｈ，ｌの比較電圧(23/32) Ｖref ，(15/32) Ｖref ，
(７/32)Ｖref を選択する。つまり、基準電圧Ｖref と
接地電位との間の電圧を４分割する接続点ｄ，ｈ，ｌの
比較電圧を選択する。そして選択した比較電圧を夫々比
較器131 ，132 ，133 へ入力する。このとき比較器1
31 ，132 ，133 夫々の他入力端子にデジタル値に変換
すべく変成されたアナログ電圧（以下変成入力電圧とい
う）を入力する。そうすると比較器131 ，132，133 は
夫々に入力されている比較電圧と、変成入力電圧ＶMDと
の第１回目の比較を行なうようになる。
【００３６】ところで、基準電圧Ｖref 及びアナログ入
力電圧ANinが電圧比較変成部30の電圧変成部191 〜19n
に入力されると、夫々の差動増幅器19e,19e …からはAN
in−ｋＶref の電圧が出力される。ここでｋを段階的に
異ならせていれば、夫々の差動増幅器から段階的に異な
ったアナログ電圧が出力される。例えば１段目の電圧変
成部191 からは、ANin−Ｖref の電圧ANin1 が出力さ
れ、２段目の電圧変成部192 からは、ANin−２Ｖref の
電圧が出力される。このようにして差動増幅器から出力
された電圧ANin1 〜ANinn と、基準電圧Ｖref とを比較
器201 〜20n により大小比較すると、その比較結果であ
る電圧比較結果信号Ｂ1 〜Ｂn のデジタル値が得られ
る。即ち、ANin−ｋＶref が、基準電圧Ｖref に達して
いない比較器の出力は”０”レベルとなり、基準電圧Ｖ
ref に達している比較器の出力は”１”レベルとなる。
したがって、電圧比較結果信号Ｂ1 〜Ｂn の値が“１”
から“０”に変化しているところでアナログ入力電圧AN
inから何倍の基準電圧Ｖref を減算すればANin−ｋＶ
ref が、０≦ANin−ｋＶref ≦Ｖref の範囲に入るかが
判別できる。
【００３７】このようにしてアナログ入力電圧ANinに応
じた電圧比較結果信号Ｂ1 〜Ｂn のデジタル値が得られ
る。そして、この電圧比較結果信号Ｂ1 〜Ｂn が制御回
路１４に与えられると、制御回路１４は各電圧変成部19
1 〜19n から出力される電圧のうち基準電圧Ｖref より
も小さく、基準電圧Ｖref に最も近い差動増幅器の出力
電圧又はアナログ入力電圧を変成入力電圧ＶMDとして出
力するためにスイッチSW0〜SWn を択一的に選択するｎ
＋１ビットの電圧変成信号MDをスイッチSW0 〜SWnに与
える。これにより、基準電圧Ｖref を超えているアナロ
グ入力電圧ANinは差動増幅器から出力された基準電圧Ｖ
ref を超えていないアナログ電圧を選択して変成入力電
圧ＶMDとして比較器131 ，132 ，133 の他入力端子へ入
力される。
【００３８】即ち、アナログ入力電圧ANinが基準電圧Ｖ
ref を超えている場合はスイッチSW1 〜SWn のいずれか
が開路し、基準電圧を超えていない場合はスイッチSW0
のみが開路して比較器131 ，132 ，133 には常に基準電
圧Ｖref 以下の変成入力電圧ＶMDを入力することにな
る。また電圧比較結果信号Ｂが与えられた制御回路14
は、その電圧比較結果信号Ｂをそのままラッチ回路16へ
与え、コード端子175 へ出力する。
【００３９】このようにして、変成入力電圧ＶMDが比較
器131 ，132 ，133 の他入力端子に入力されて第１回目
の比較を行うことになる。ここで変成入力電圧ＶMDがア
ナログマルチプレクサ12から出力される比較電圧より大
きい場合、比較器131 ，132 ，133 夫々の比較出力信号
Ｃ1 ，Ｃ2 ，Ｃ3が”１”レベルになるとすれば、第１
回目の比較結果は変成入力電圧ＶMDにより次の○１，○
２，○３，○４の４状態に区別することができる。 ○１ Ｃ1 ＝”１”レベル ○２ Ｃ1 ＝”０”レベル Ｃ2 ＝”１”レベル ○３ Ｃ1 ＝Ｃ2 ＝”０”レベル Ｃ3 ＝”１”レベ
ル ○４ Ｃ3 ＝”０”レベル
【００４０】即ち、第１回目の比較結果が○１の状態の
場合は、変成入力電圧ＶMDが比較電圧 (23/32)Ｖref よ
りも大きい場合であり、基準電圧Ｖref と接続点ｄの比
較電圧 (23/32)Ｖref との間を４分割する接続点ａ，
ｂ，ｃを選択すべくその後、制御回路14は第２回目の比
較を行なうためのデジタルコード「１，１，１，１」を
選択して出力する。このデジタルコードがアナログマル
チプレクサ12へ入力されると、アナログマルチプレクサ
12は前記表１に示す接続点ａ，ｂ，ｃの比較電圧(29/3
2)Ｖref ， (27/32)Ｖref ， (25/32)Ｖref を夫々選択
する。選択された比較電圧を夫々比較器131 ，132 ，13
3 へ入力する。そして比較器131 ，132 ，133 は、入力
された比較電圧と変成入力電圧ＶMDとの第２回目の比較
を行う。
【００４１】第２回目の比較において比較器131 ，1
32 ，133 の比較出力信号Ｃ1 ，Ｃ2 ，Ｃ3 がすべて”
１”レベルであれば、制御回路14が、変成入力電圧ＶMD
は接続点ａの比較電圧よりも大きいと判定し、以前出力
したデジタルコード「１，１，１，１」をそのまま出力
し続ける。次にラッチ回路16は、それに入力されている
デジタルコード「１，１，１，１」を一旦記憶し、この
後コード端子171 〜174 を介して出力する。この結果、
第２回目の比較によって変成入力電圧ＶMDの値はデジタ
ルコード「１，１，１，１」にアナログ／デジタル変換
されたことになる。
【００４２】また第２回目の比較において比較出力信号
Ｃ1 ＝”０”レベル、Ｃ2 ＝Ｃ3 ＝”１”レベルとなれ
ば、制御回路14が、変成入力電圧ＶMDは接続点ａの比較
電圧よりも小さいが接続点ｂの比較電圧 (27/32)Ｖref
よりも大きいと判定し、接続点ａの比較電圧 (29/32)Ｖ
ref と接続点ｅの比較電圧 (23/32)Ｖref との間を４分
割する接続点ｂ，ｃ，ｄを選択すべく、以前出力したデ
ジタルコードの２-3，２-4のみを「１，０」に変更した
後出力する。即ち制御回路14はデジタルコード「１，
１，１，０」を出力する。
【００４３】更に、第２回目の比較において比較出力信
号Ｃ1 ＝Ｃ2 ＝”０”レベル、Ｃ3＝”１”レベルとな
れば、制御回路14が、変成入力電圧ＶMDは接続点ｂの比
較電圧より小さいが接続点ｃの比較電圧 (25/32)Ｖref
よりも大きいと判定し、接続点ｂの比較電圧 (27/32)Ｖ
ref と接続点ｆの比較電圧 (19/32)Ｖref との間を４分
割する接続点ｃ，ｄ，ｅを選択すべく、以前出力したデ
ジタルコードの２-3，２-4のみを「０，１」に変更した
後出力する。即ち制御回路14はデジタルコード「１，
１，０，１」を出力する。
【００４４】また更に第２回目の比較において、比較出
力信号Ｃ1 ＝Ｃ2 ＝Ｃ3 ＝”０”レベルとなれば、制御
回路14が、変成入力電圧ＶMDは接続点ｃの比較電圧より
小さいが接続点ｄの比較電圧 (23/32)Ｖref よりも大き
いと判定し、接続点ｃの比較電圧 (25/32)Ｖref と接続
点ｇの比較電圧 (17/32)Ｖref との間を４分割する接続
点ｄ，ｅ，ｆを選択すべく、以前出力したデジタルコー
ドの２-3，２-4のみを「０，０」に変更した後出力す
る。即ち、制御回路14はデジタルコード「１，１，０，
０」を出力する。また第２回目の比較を行った後、ラッ
チ回路16はそれに入力されたデジタルコードを一旦記憶
した後にコード端子171 〜174 を介して出力する。
【００４５】一方、第１回目の比較を行った後で比較結
果が○２の状態、即ちＣ1 ＝”０”レベル、Ｃ2 ＝”
１”レベルとなった場合は、変成入力電圧ＶMDは接続点
ｄの比較電圧 (23/32)Ｖref よりも小さいが、接続点ｈ
の比較電圧 (15/32)Ｖref よりも大きい場合であり、こ
の場合は接続点ｄの比較電圧 (23/32)Ｖref と接続点ｈ
の比較電圧 (15/32)Ｖref との間を４分割する接続点
ｅ，ｆ，ｇを選択すべく、この後、制御回路14は第２回
目の比較を行うためのデジタルコード「１，０，１，
１」を出力する。このデジタルコードをアナログマルチ
プレクサ12へ入力すると、アナログマルチプレクサ12は
表１に示す接続点ｅ，ｆ，ｇの各比較電圧 (21/32)Ｖ
ref ， (19/32)Ｖref ， (17/32)Ｖref を夫々選択す
る。選択した比較電圧を夫々比較器131 ，132 ，133 へ
入力する。この後、比較器131 ，132 ，133は前記同様
に夫々入力された比較電圧と変成入力電圧ＶMDとの第２
回目の比較を行なう。
【００４６】第２回目の比較において比較器131 ，1
32 ，133 の比較出力信号Ｃ1 ，Ｃ2 ，Ｃ3 がすべて”
１”レベルであれば制御回路14が、変成入力電圧ＶMDは
接続点ｅの比較電圧 (21/32)Ｖref よりも大きいと判定
し、以前に出力したデジタルコード「１，０，１，１」
をそのまま出力し続ける。
【００４７】また第２回目の比較において比較出力信号
Ｃ1 ＝”０”レベル、Ｃ2 ＝Ｃ3 ＝”１”レベルであれ
ば、制御回路14が、変成入力電圧ＶMDは接続点ｅの比較
電圧より小さいが接続点ｆの比較電圧 (19/32)Ｖref よ
りも大きいと判定し、接続点ｅの比較電圧 (21/32)Ｖ
ref と接続点ｉの比較電圧 (13/32)Ｖref との間を４分
割する接続点ｆ，ｇ，ｈを選択すべく、以前出力したデ
ジタルコードの２-3，２-4のみを「１，０」に変更した
後出力する。即ち制御回路14はデジタルコード「１，
０，１，０」を出力する。
【００４８】また、第２回目の比較において、比較出力
信号Ｃ1 ＝Ｃ2 ＝”０”レベル、Ｃ3 ＝”１”レベルと
なれば、制御回路14が、変成入力電圧ＶMDは接続点ｆの
比較電圧より小さいが、接続点ｇの比較電圧 (17/32)Ｖ
ref よりも大きいと判定し、接続点ｆの比較電圧 (19/3
2)Ｖref と接続点ｊの比較電圧 (11/32)Ｖref との間を
４分割する接続点ｇ，ｈ，ｉを選択すべく、以前出力し
たデジタルコードの２-3，２-4のみを「０，１」に変更
した後出力する。即ち制御回路14はデジタルコード
「１，０，０，１」を出力する。
【００４９】更に、第２回目の比較において比較出力信
号Ｃ1 ＝Ｃ2 ＝Ｃ3 ＝”０”レベルとなれば、制御回路
14が、変成入力電圧ＶMDは接続点ｇの比較電圧より小さ
いが、接続点ｈの比較電圧 (15/32)Ｖref よりも大きい
と判定し、接続点ｇの比較電圧 (17/32)Ｖref と接続点
ｋの比較電圧 (９/32)Ｖref との間を４分割する接続点
ｈ，ｉ，ｊを選択すべく、以前出力したデジタルコード
の２-3，２-4のみを「０，０」に変更した後出力する。
即ち制御回路14はデジタルコード「１，０，０，０」を
出力する。また第２回目の比較を行った後は、ラッチ回
路16が第２回目の比較で入力されたデジタルコードを一
旦記憶した後、コード端子171 〜174 を介して出力す
る。
【００５０】以下同様にして、第１回目の比較を行った
後の比較結果が○３又は○４の状態のとき制御回路14は
デジタルコード「０，１，１，１」又は「０，０，１，
１」を出力し、この後、アナログマルチプレクサ12が接
続点ｉ〜ｈの比較電圧又は接続点ｍ〜ｏの比較電圧を選
択する。そして比較器131 ，132 ，133 の比較出力信号
Ｃ1 ，Ｃ2 ，Ｃ3 に応じて制御回路14は前記同様に表１
に示す４ビットのデジタルコードを出力する。
【００５１】また比較器201 〜20n が出力する電圧比較
結果信号Ｂ1 〜Ｂn は制御回路14からラッチ回路16へ入
力され、ラッチ回路16はそのデジタル値を一旦記憶した
後、端子175 を介して出力され、デジタルコードの最上
位ビットになる。この結果、アナログ入力電圧ANinに応
じたデジタルコードがコード端子171 〜175 へ出力され
る。更に第２回目の比較が終了してラッチ回路16がコー
ド端子171 〜174 を介して４ビットのデジタルコードを
出力し終えると、制御回路14は制御出力端子18を介して
変換終了信号END を出力する。
【００５２】このようにして、電圧比較変成部30はANin
−ｋＶref の電圧を出力し、このANin−ｋＶref と基準
電圧Ｖref とを比較した電圧比較結果信号Ｂを出力さ
せ、この電圧比較結果信号Ｂにより、アナログ入力電圧
ANinから何倍の基準電圧Ｖrefを減算すれば０≦ANin−
ｋＶref ≦Ｖref の範囲に入るかを判別することにな
り、この電圧比較結果信号Ｂに基づいた変成入力電圧Ｖ
MDを比較器131 ，132 ，133 へ入力するようにしている
ので、アナログ入力電圧ANinが基準電圧Ｖref 以上であ
っても、比較器131 ，132 ，133 には常に基準電圧Ｖ
ref 以下の変成入力電圧ＶMDが入力される。そのためア
ナログ入力電圧ANinが基準電圧Ｖref を超えていても、
超えていない場合と同様に、アナログ入力電圧をデジタ
ル値に正確に変換することができる。そして基準電圧以
上のアナログ電圧をデジタル値に変換した結果は上位４
ビットで表わされ、基準電圧以下のアナログ電圧をデジ
タル値に変換した結果は下位４ビットで表わされる。
【００５３】図３は本発明に係るアナログ／デジタル変
換回路の第２実施例の構成を示すブロック図、図４は電
圧比較変成部の構成を示すブロック図である。図３にお
いて電圧比較変成部30にはアンプ駆動信号AMPON が与え
られている。それ以外の構成は図１に示した構成と同様
であり、同一構成部分には同符号を付している。
【００５４】図４において、電圧変成部191 〜19n は夫
々、基準電圧Ｖref が入力される端子は第１回路たる抵
抗19a とトランジスタＴ1 との直列回路を介して差動増
幅器19e の負入力端子−と接続されており、この負入力
端子−は第２回路たる抵抗19b とトランジスタＴ2 との
直列回路をｋ個直列接続した回路を介して差動増幅器19
e の出力端子と接続されている。アナログ入力電圧ANin
が入力される端子は第３回路たる抵抗19c とトランジス
タＴ3 との直列回路をｋ個直列接続した回路を介して差
動増幅器19e の正入力端子＋と接続されており、この正
入力端子＋は第４回路たる抵抗19d とトランジスタＴ4
との直列回路を介して接地されている。
【００５５】各抵抗19a,19b,19c,19d はＲΩの同一抵抗
値に選定されており、各トランジスタＴ1 〜Ｔ4 は同一
サイズに選定されている。アンプ駆動信号AMPON が入力
される端子はトランジスタＴ1 ，Ｔ2 …，Ｔ3 …，Ｔ4
のゲートと共通に接続されている。それ以外の構成は図
２に示した電圧比較変成部30の構成と同様であり、同一
構成部分には同符号を付している。
【００５６】このように構成したアナログ／デジタル変
換回路は、アナログ／デジタル変換動作を行なう場合に
アンプ駆動信号AMPON を電圧比較変成部30へ与える。そ
うすると、電圧変成部191 〜19n においてトランジスタ
Ｔ1 ，Ｔ2 ，Ｔ3 ，Ｔ4 がともにオンして、図２に示し
た電圧変成部191 〜19n の回路と同様の機能をして、差
動増幅器19e からANin−ＫＶref の電圧を出力する。し
たがって、この場合も前述したと同様のアナログ／デジ
タル変換動作を行わせることができる。
【００５７】そして、アナログ／デジタル変換動作を行
わない場合、アンプ駆動信号AMPONを制御することによ
りトランジスタＴ1 〜Ｔ4 を全てオフさせて抵抗を流れ
る電流を遮断して、消費電流を低減できる。また抵抗と
同数のトランジスタを使用しているから、トランジスタ
のオン抵抗が各抵抗の抵抗値に寄与することになり、１
個の抵抗と、ｋ個の抵抗との抵抗値の比は正確にｋ倍と
なりアナログ／デジタル変換の精度を高め得る。
【００５８】図５は本発明に係るアナログ／デジタル変
換回路の第３実施例の電圧比較変成部の構成を示すブロ
ック図である。電圧変成部191 〜19n は夫々、基準電圧
Ｖref が入力される端子は、第１回路たるトランジスタ
Ｔ1 と抵抗19a との直列回路を介して差動増幅器19e の
負入力端子−と接続されており、この負入力端子−は第
２回路たるトランジスタＴ2 と抵抗19b との直列回路を
ｋ個直列接続した回路を介して差動増幅器19e の出力端
子と接続されている。アナログ入力電圧ANinが入力され
る端子は、第３回路たるトランジスタＴ3 と抵抗19c と
の直列回路をｋ個直列接続した回路を介して差動増幅器
19e の正入力端子＋と接続されており、この正入力端子
＋は第４回路たる正入力端子＋に接続したトランジスタ
Ｔ4 と抵抗19d との直列回路を介して接地されている。
抵抗19a,19b,19c,19d はＲΩの同一抵抗値に選定されて
いる。アンプ駆動信号AMPON が入力される端子はトラン
ジスタＴ1 ，Ｔ2 …，Ｔ3 …，Ｔ4 のゲートと共通接続
されている。それ以外の構成は図４に示した電圧比較変
成部30の構成と同様であり、同一構成部分には同符号を
付している。
【００５９】このように構成した電圧比較変成部は図４
に示した電圧比較変成部と同様に動作する。そして前述
したと同様のアナログ／デジタル変換動作を行わせるこ
とができる。
【００６０】そして、アナログ／デジタル変換動作を行
わない場合は、アンプ駆動信号AMPON を制御することに
より、トランジスタＴ1 〜Ｔ4 を全てオフさせて抵抗を
流れる電流を遮断して消費電流を低減できる。また抵抗
と同数のトランジスタを使用しているから、トランジス
タのオン抵抗が各抵抗の抵抗値に寄与して１個の抵抗
と、ｋ個の抵抗との抵抗値の比は正確にｋ倍となりアナ
ログ／デジタル変換の精度を高め得る。更には、トラン
ジスタと抵抗とを直列接続して接地する回路のトランジ
スタを接地側に配置していないから、バックゲート効果
によるオン抵抗の影響をうけず、他のトランジスタと同
一のオン抵抗が得られて、１個の抵抗とｋ個の抵抗との
抵抗値の比をより正確にｋ倍になし得て、アナログ／デ
ジタル変換の精度をより高めることができる。
【００６１】図６は、本発明に係るアナログ／デジタル
変換回路の第４実施例の構成を示すブロック図である。
アナログ入力電圧ANinが入力される端子は、例えばバッ
ファであるインピーダンス変換器IMC の正入力端子＋と
接続されている。インピーダンス変換器IMC の負入力端
子−はその出力端子と接続されている。インピーダンス
変換器IMC から出力されるアナログ入力電圧は電圧比較
変成部30へ入力されている。それ以外の構成は図１に示
すアナログ／デジタル変換回路の構成と同様であり、同
一構成部分には同符号を付している。なお電圧比較変成
部30は図２に示す電圧比較変成部により構成している。
【００６２】このように構成したアナログ／デジタル変
換回路は、アナログ入力電圧ANinがインピーダンス変換
器IMC を介して電圧比較変成部30へ入力されて、図２に
示すアナログ／デジタル変換回路と同様のアナログ／デ
ジタル変換動作をする。
【００６３】そして、この場合はインピーダンス変換器
IMC の出力インピーダンスが小さいために電圧変成部19
1 〜19n （図２参照）の抵抗19c,19d に流れる電流変化
によるアナログ入力電圧の低下を防止できる。そのため
アナログ／デジタル変換の精度を安定させることができ
る。
【００６４】図７は本発明に係るアナログ／デジタル変
換回路の第５実施例を示すブロック図である。アナログ
入力電圧ANinが入力される端子は例えばバッファからな
るインピーダンス変換器IMC の正入力端子＋と接続され
ている。インピーダンス変換器IMC の負入力端子−はそ
の出力端子と接続されている。インピーダンス変換器IM
C から出力されるアナログ入力電圧は電圧比較変成部30
へ入力されている。それ以外の構成は図３に示すアナロ
グ／デジタル変換回路の構成と同様となっており、同一
構成部分には同符号を付している。電圧比較変成部30は
図４に示す電圧比較変成部により構成している。
【００６５】このように構成したアナログ／デジタル変
換回路は、前述したと同様にアナログ／デジタル変換動
作を行なう。そしてこの場合は、前述したように電圧変
成部191 〜19n (図４参照) における消費電流を低減で
きる。またアナログ／デジタル変換の精度を高め得る。
更には、電圧変成部191 〜19n において、抵抗に流れる
電流が変化してもアナログ入力電圧の低下を防止でき
る。
【００６６】図８は本発明に係るアナログ／デジタル変
換回路の第６実施例の構成を示すブロック図であり、図
７に示すアナログ／デジタル変換回路と同様に構成され
ており、同一構成部分には同符号を付している。電圧比
較変成部30は、図３に示す電圧比較変成部により構成し
ている。
【００６７】このように構成したアナログ／デジタル変
換回路は前述したと同様のアナログ／デジタル変換動作
をする。そして、この場合は電圧変成部191 〜19n (図
３参照) における消費電流を低減できる。またトランジ
スタのバックゲート効果の影響をうけず、アナログ／デ
ジタル変換の精度をより高め得る。更には電圧変成部の
抵抗に流れる電流が変化してもアナログ入力電圧の低下
を防止できる。
【００６８】図９は本発明に係るアナログ／デジタル変
換回路の第７実施例の構成を示すブロック図である。電
圧比較変成部30から出力される変成入力電圧ＶMDは例え
ばバッファからなるインピーダンス変換器IMC の正入力
端子＋へ入力される。インピーダンス変換器IMC の負入
力端子−はその出力端子と接続されている。インピーダ
ンス変換器IMC から出力される変成入力電圧は比較器13
1 ，132 ，133 の他入力端子へ入力されるようになって
いる。それ以外の構成は図１に示すアナログ／デジタル
変換回路の構成と同様となっており、同一構成部分には
同符号を付している。そして電圧比較変成部30は図２に
示す電圧比較変成部により構成している。
【００６９】このように構成したアナログ／デジタル変
換回路は、前述したと同様のアナログ／デジタル変換動
作をする。そしてこの場合は、比較器131 ，132 ，133
（図２参照）に流れる電流が変化してもインピーダンス
変換器IMC から出力される変成入力電圧ＶMDの低下を防
止できる。そのためアナログ／デジタル変換の精度を安
定させることができる。
【００７０】図10は本発明に係るアナログ／デジタル変
換回路の第８実施例の構成を示すブロック図である。電
圧比較変成部30から出力される変成入力電圧ＶMDはイン
ピーダンス変換器IMC の正入力端子＋へ入力される。イ
ンピーダンス変換器IMC から出力された変成入力電圧は
比較器131 ，132 ，133 の他入力端子へ入力されるよう
になっている。それ以外の構成は図３に示すアナログ／
デジタル変換回路の構成と同様となっており、同一構成
部分には同符号を付している。そして電圧比較変成部30
は図４の電圧比較変成部により構成している。
【００７１】このように構成したアナログ／デジタル変
換回路は、前述したと同様のアナログ／デジタル変換動
作をする。そしてこの場合、アナログ／デジタル変換動
作を行なわない場合は電圧変成部191 〜19n の抵抗に流
れる電流を遮断できて消費電流を低減できる。抵抗と同
数のトランジスタを用いたことによりアナログ／デジタ
ル変換の精度を高め得る。更にインピーダンス変換器IM
C により、比較器に流れる電流変化による変成入力電圧
の低下を防止できる。
【００７２】図11は本発明に係るアナログ／デジタル変
換回路の第９実施例の構成を示すブロック図であり、図
10に示すアナログ／デジタル変換回路と同様に構成され
ている。電圧比較変成部30は図５に示す電圧比較変成部
により構成している。このように構成したアナログ／デ
ジタル変換回路は前述したと同様のアナログ／デジタル
変換動作をする。
【００７３】そしてこの場合、アナログ／デジタル変換
動作を行なわない場合は、電圧変成部191 〜19n の抵抗
に流れる電流を遮断できて、消費電流を低減できる。ま
たトランジスタＴ4 を直接に接地されない側に設けたの
で、バックゲート効果の影響をうけず他のトランジスタ
と同一のオン抵抗が得られてアナログ／デジタル変換の
精度をより高め得る。
【００７４】更に、比較器131 ，132 ，133 に流れる電
流が変化してもインピーダンス変換器IMC により、比較
器131 ，132 ，133 へ入力する変成入力電圧ＶMDの低下
を防止できる。なお本実施例では変換精度が４ビットの
場合について説明したが、これは例示であるのは言うま
でもない。
【００７５】
【発明の効果】以上詳述したように第１発明，第２発
明，第３発明，第４発明によれば、基準電圧を超えたア
ナログ入力電圧に対しても、そのアナログ入力電圧を正
確にデジタル値に変換できるアナログ／デジタル変換回
路を提供できる。
【００７６】また、第２発明ではアナログ／デジタル変
換を行なわない場合は電圧変成部における消費電流を低
減できる。第３発明ではアナログ入力電圧をインピーダ
ンス変換器を介して電圧比較変成部へ入力したので、電
圧比較変成部へ入力されたアナログ入力電圧の低下を防
止できる。第４発明では電圧比較変成部が出力するアナ
ログ電圧をインピーダンス変換器を介して出力するよう
にしたので、比較電圧と比較すべきアナログ電圧の低下
を防止できる、等の優れた効果を奏する。
【図面の簡単な説明】
【図１】本発明に係るアナログ／デジタル変換回路の第
１実施例の構成を示すブロック図である。
【図２】電圧比較変成部の構成を示すブロック図であ
る。
【図３】本発明に係るアナログ／デジタル変換回路の第
２実施例の構成を示すブロック図である。
【図４】電圧比較変成部の構成を示すブロック図であ
る。
【図５】本発明に係るアナログ／デジタル変換回路の第
３実施例の電圧比較変成部の構成を示すブロック図であ
る。
【図６】本発明に係るアナログ／デジタル変換回路の第
４実施例の構成を示すブロック図である。
【図７】本発明に係るアナログ／デジタル変換回路の第
５実施例の構成を示すブロック図である。
【図８】本発明に係るアナログ／デジタル変換回路の第
６実施例の構成を示すブロック図である。
【図９】本発明に係るアナログ／デジタル変換回路の第
７実施例の構成を示すブロック図である。
【図１０】本発明に係るアナログ／デジタル変換回路の
第８実施例の構成を示すブロック図である。
【図１１】本発明に係るアナログ／デジタル変換回路の
第９実施例の構成を示すブロック図である。
【図１２】従来のアナログ／デジタル変換回路の構成を
示すブロック図である。
【符号の説明】
111 ，112 〜116 抵抗 12 アナログマルチプレクサ 131 ，132 ，133 比較器 14 制御回路 16 ラッチ回路 171 〜175 端子 191 〜19n 電圧変成部 19e 差動増幅器 201 〜20n 比較器 30 電圧比較変成部 SW0 〜SWn スイッチ

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 基準電圧を分圧した比較電圧に基づい
    て、アナログ入力電圧をデジタル値に変換するアナログ
    ／デジタル変換回路において、アナログ入力電圧及び基
    準電圧に基づいて、アナログ入力電圧を電圧が異なるア
    ナログ電圧に変成するようになしており、該アナログ電
    圧及び基準電圧を比較して得られる電圧比較結果信号を
    出力するようになしていて、該電圧比較結果信号に関連
    して与えられる電圧変成信号に基づき前記アナログ電圧
    を選択し、選択したアナログ電圧を出力する電圧比較変
    成部を備え、該電圧比較変成部から出力されたアナログ
    電圧と前記比較電圧とを比較して、アナログ入力電圧を
    デジタル値に変化すべく構成してあることを特徴とする
    アナログ／デジタル変換回路。
  2. 【請求項２】 電圧比較変成部は、アナログ入力電圧と
    基準電圧とに基づき、アナログ入力電圧を電圧が異なる
    アナログ電圧に変成する電圧変成部と、前記アナログ電
    圧及び基準電圧を入力すべき電圧比較部とを備えて構成
    してあることを特徴とする請求項１記載のアナログ／デ
    ジタル変換回路。
  3. 【請求項３】 直列接続した第１抵抗と第２抵抗との接
    続部を差動増幅器の一入力端子と接続し、該一入力端子
    と差動増幅器の出力端子との間に第２抵抗を介装してお
    り、また第３抵抗と第４抵抗との接続部を前記差動増幅
    器の他入力端子と接続し、該他入力端子を第４抵抗を介
    して接地しており、第１抵抗及び第４抵抗の各抵抗値
    と、第２抵抗及び第３抵抗の各抵抗値とを異ならせてい
    る回路により、アナログ入力電圧をアナログ電圧に変成
    すべく構成してあることを特徴とする請求項１記載のア
    ナログ／デジタル変換回路。
  4. 【請求項４】 基準電圧を分圧した比較電圧に基づい
    て、アナログ入力電圧をデジタル値に変換するアナログ
    ／デジタル変換回路において、アナログ入力電圧及び基
    準電圧を入断する信号が与えられており、その信号によ
    り与えられたアナログ入力電圧及び基準電圧に基づい
    て、アナログ入力電圧を電圧が異なるアナログ電圧に変
    成し、該アナログ電圧及び前記基準電圧を比較して得ら
    れる電圧比較結果信号を出力するようになしていて、該
    電圧比較結果信号に関連して与えられる電圧変成信号に
    基づき前記アナログ電圧を選択し、選択したアナログ電
    圧を出力する電圧比較変成部を備え、該電圧比較変成部
    から出力されたアナログ電圧と、前記比較電圧とを比較
    して、アナログ入力電圧をデジタル値に変換すべく構成
    してあることを特徴とするアナログ／デジタル変換回
    路。
  5. 【請求項５】 抵抗とトランジスタとの直列回路を複数
    組直列接続しており、１組の直列回路からなる第１回路
    と、複数組の直列回路からなる第２回路との接続部を差
    動増幅器の一入力端子と接続し、該一入力端子を第２回
    路を介して差動増幅器の出力端子と接続しており、また
    抵抗とトランジスタとの直列回路を複数組直列接続して
    おり、複数組の直列回路からなる第３回路と、１組の直
    列回路からなる第４回路との接続部を差動増幅器の他入
    力端子と接続し、該他入力端子を第４回路を介して接地
    しており、各抵抗を同一抵抗値になしている回路によ
    り、アナログ入力電圧をアナログ電圧に変成すべく構成
    してあることを特徴とする請求項４記載のアナログ／デ
    ジタル変換回路。
  6. 【請求項６】 抵抗とトランジスタとの直列回路を複数
    組直列接続しており、１組の直列回路からなる第１回路
    と、複数組の直列回路からなる第２回路との接続部を差
    動増幅器の一入力端子と接続しており、また抵抗とトラ
    ンジスタとの直列回路を複数組直列接続しており、複数
    組の直列回路からなる第３回路と、１組の直列回路から
    なる第４回路との接続部を差動増幅器の他入力端子と接
    続し、該他入力端子を第４回路を介して接地しており、
    第４回路のトランジスタは直接に接地されないようにな
    しており、各抵抗を同一抵抗値になしている回路によ
    り、アナログ入力電圧をアナログ電圧に変成すべく構成
    してあることを特徴とする請求項４記載のアナログ／デ
    ジタル変換回路。
  7. 【請求項７】 基準電圧を分圧した比較電圧に基づい
    て、アナログ入力電圧をデジタル値に変換するアナログ
    ／デジタル変換回路において、アナログ入力電圧がイン
    ピーダンス変換器を介して与えられており、そのアナロ
    グ入力電圧及び基準電圧に基づいてアナログ入力電圧
    を、電圧が異なるアナログ電圧に変成し、該アナログ電
    圧及び前記基準電圧を比較して、その比較結果である電
    圧比較結果信号を出力するようになしていて、該電圧比
    較結果信号に関連して与えられる電圧変成信号に基づき
    前記アナログ電圧を選択し、選択したアナログ電圧を出
    力する電圧比較変成部を備え、該電圧比較変成部から出
    力されたアナログ電圧と、前記比較電圧とを比較して、
    アナログ入力電圧をデジタル値に変換すべく構成してあ
    ることを特徴とするアナログ／デジタル変換回路。
  8. 【請求項８】 直列接続した第１抵抗と第２抵抗との接
    続部を差動増幅器の一入力端子と接続し、該一入力端子
    と差動増幅器の出力端子との間に第２抵抗を介装してお
    り、また第３抵抗と第４抵抗との接続部を前記差動増幅
    器の他入力端子と接続し、該他入力端子を第４抵抗を介
    して接地しており、第１抵抗及び第４抵抗の各抵抗値
    と、第２抵抗及び第３抵抗の各抵抗値と異ならせている
    回路、又は、抵抗とトランジスタとの直列回路を複数組
    直列接続しており、１組の直列回路からなる第１回路
    と、複数組の直列回路からなる第２回路との接続部を差
    動増幅器の一入力端子と接続し、該一入力端子を第２回
    路を介して差動増幅器の出力端子と接続しており、また
    抵抗とトランジスタとの直列回路を複数組直列接続して
    おり、複数組の直列回路からなる第３回路と、１組の直
    列回路からなる第４回路との接続部を差動増幅器の他入
    力端子と接続し、該他入力端子を第４回路を介して接地
    しており、各抵抗を同一抵抗値になしている回路、ある
    いは、抵抗とトランジスタとの直列回路を複数組直列接
    続しており、１組の直列回路からなる第１回路と、複数
    組の直列回路からなる第２回路との接続部を差動増幅器
    の一入力端子と接続しており、また抵抗とトランジスタ
    との直列回路を複数組直列接続しており、複数組の直列
    回路からなる第３回路と、１組の直列回路からなる第４
    回路との接続部を差動増幅器の他入力端子と接続し、該
    他入力端子を第４回路を介して接地しており、第４回路
    のトランジスタは直接に接地されないようにしており、
    各抵抗を同一抵抗値になしている回路により、アナログ
    入力電圧をアナログ電圧に変成すべく構成してあること
    を特徴とする請求項７記載のアナログ／デジタル変換回
    路。
  9. 【請求項９】 基準電圧を分圧した比較電圧に基づいて
    アナログ入力電圧をデジタル値に変換するアナログ／デ
    ジタル変換回路において、アナログ入力電圧及び基準電
    圧に基づいてアナログ入力電圧を電圧が異なるアナログ
    電圧に変成するようになしており、該アナログ電圧及び
    基準電圧を比較して、その比較結果である電圧比較結果
    信号を出力するようになしていて、該電圧比較結果信号
    に関連して与えられる電圧変成信号に基づき前記アナロ
    グ電圧を選択し、選択したアナログ電圧を出力する電圧
    比較変成部と、該電圧比較変成部から出力されるアナロ
    グ電圧を入力すべきインピーダンス変換器とを備え、該
    インピーダンス変換器から出力されるアナログ電圧と、
    前記比較電圧とを比較して、アナログ入力電圧をデジタ
    ル値に変換すべく構成してあることを特徴とするアナロ
    グ／デジタル変換回路。
  10. 【請求項１０】 直列接続した第１抵抗と第２抵抗との
    接続部を差動増幅器の一入力端子と接続し、該一入力端
    子と差動増幅器の出力端子との間に第２抵抗を介装して
    おり、また第３抵抗と第４抵抗との接続部を前記差動増
    幅器の他入力端子と接続し、該他入力端子を第４抵抗を
    介して接地しており、第１抵抗及び第４抵抗の各抵抗値
    と、第２抵抗及び第３抵抗の各抵抗値とを異ならせてい
    る回路、又は、抵抗とトランジスタとの直列回路を複数
    組直列接続しており、１組の直列回路からなる第１回路
    と、複数組の直列回路からなる第２回路との接続部を差
    動増幅器の一入力端子と接続し、該一入力端子を第２回
    路を介して差動増幅器の出力端子と接続しており、また
    抵抗とトランジスタとの直列回路を複数組直列接続して
    おり、複数組の直列回路からなる第３回路と、１組の直
    列回路からなる第４回路との接続部を差動増幅器の他入
    力端子と接続し、該他入力端子を第４回路を介して接地
    しており、各抵抗を同一抵抗値になしている回路、ある
    いは、抵抗とトランジスタとの直列回路を複数組直列接
    続しており、１組の直列回路からなる第１回路と、複数
    組の直列回路からなる第２回路との接続部を差動増幅器
    の一入力端子と接続しており、また抵抗とトランジスタ
    との直列回路を複数組直列接続しており、複数組の直列
    回路からなる第３回路と、１組の直列回路からなる第４
    回路との接続部を差動増幅器の他入力端子と接続し、該
    他入力端子を第４回路を介して接地しており、第４回路
    のトランジスタは直接に接地されないようにしており、
    各抵抗を同一抵抗値になしている回路により、アナログ
    入力電圧をアナログ電圧に変成すべく構成してあること
    を特徴とする請求項９記載のアナログ／デジタル変換回
    路。
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