JPS6181028A - Ａ／ｄ変換器の誤差検出回路 - Google Patents
Ａ／ｄ変換器の誤差検出回路Info
- Publication number
- JPS6181028A JPS6181028A JP20320784A JP20320784A JPS6181028A JP S6181028 A JPS6181028 A JP S6181028A JP 20320784 A JP20320784 A JP 20320784A JP 20320784 A JP20320784 A JP 20320784A JP S6181028 A JPS6181028 A JP S6181028A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
不発ｆＩＡは比較的簡単にＡ／Ｄ変換器の非直線性誤差
を検出するＡ／Ｄ変換器の誤差検出回路区間するもので
ある。
を検出するＡ／Ｄ変換器の誤差検出回路区間するもので
ある。
（従来の技術）
従来、この種の誤差検出回路の代表的なものとして、Ａ
／Ｄ変換器に入力したアナログ信号と。
／Ｄ変換器に入力したアナログ信号と。
Ａ／Ｄ変換器によシ得られるディジタルデータをＡ／Ｄ
変換器より精度の扁いＤ／Ａ変換器により再度、アナロ
グ信号に戻して、このＤ／Ａ変換器のアナログ出力との
差を検出し、Ａ／Ｄ変換器の非直線性誤差を検出する回
路がある０ 第３図はその−ｆｌｊのブロック図である。今、入力端
子１０からあるアナログ入力信号を入力すると、このア
ナログ入力信号はｎビットのＡ／Ｄｙ換器１によりディ
ジタルデータに変換され、ｎビット精度より上の鞘°度
を持つＤ／Ａ＆換器２に入力される。このＤ／Ａ変換器
２はディジタルデータをアナログ信号に戻して出力する
。このＤ／Ａ変換器２のアナログ出力信号とＡ／Ｄ変侠
器ｌのアナログ入力信号の差を減算器３により求め、Ａ
／Ｄ変換器の非直線性誤差を検出する。
変換器より精度の扁いＤ／Ａ変換器により再度、アナロ
グ信号に戻して、このＤ／Ａ変換器のアナログ出力との
差を検出し、Ａ／Ｄ変換器の非直線性誤差を検出する回
路がある０ 第３図はその−ｆｌｊのブロック図である。今、入力端
子１０からあるアナログ入力信号を入力すると、このア
ナログ入力信号はｎビットのＡ／Ｄｙ換器１によりディ
ジタルデータに変換され、ｎビット精度より上の鞘°度
を持つＤ／Ａ＆換器２に入力される。このＤ／Ａ変換器
２はディジタルデータをアナログ信号に戻して出力する
。このＤ／Ａ変換器２のアナログ出力信号とＡ／Ｄ変侠
器ｌのアナログ入力信号の差を減算器３により求め、Ａ
／Ｄ変換器の非直線性誤差を検出する。
この場合には、ｎビットのＡ／Ｄ変換器ｌの１μ差を検
出するため罠は、少なくとも（ｎ＋１）ビットの精度を
持つＤ／Ａ変換器２が必要であり、実際にこのＤ／Ａ変
換器２の持つ非直線性誤差の影碑を無視できるようにす
るためには、（ｎ＋４）ビット精度程度のＤ／Ａ変換器
が必贋となる。これは、Ａ／Ｄ変換器のビット数ｎが犬
きくなればなるほど、より高精度のＤ／Ａ変換器が必要
となり、精度の点から考えて、実現不可能となってくる
。また、仮に実現可能なビット数であったとしても、Ｄ
／Ａ変換器が相当に高価なものとなる問題があった。
出するため罠は、少なくとも（ｎ＋１）ビットの精度を
持つＤ／Ａ変換器２が必要であり、実際にこのＤ／Ａ変
換器２の持つ非直線性誤差の影碑を無視できるようにす
るためには、（ｎ＋４）ビット精度程度のＤ／Ａ変換器
が必贋となる。これは、Ａ／Ｄ変換器のビット数ｎが犬
きくなればなるほど、より高精度のＤ／Ａ変換器が必要
となり、精度の点から考えて、実現不可能となってくる
。また、仮に実現可能なビット数であったとしても、Ｄ
／Ａ変換器が相当に高価なものとなる問題があった。
（発明の目的）
本発明の目的は、このような不都合をなくすた濃
めに、Ａ／Ｄ変１！ｇ！器のビット数ｎより精
度の低いＤ／Ａ変換器２個を用いて非ば稀性誤差を精度
良く検出することのできるＡ／Ｄ変換器の誤差検出回路
を提供するものである。
めに、Ａ／Ｄ変１！ｇ！器のビット数ｎより精
度の低いＤ／Ａ変換器２個を用いて非ば稀性誤差を精度
良く検出することのできるＡ／Ｄ変換器の誤差検出回路
を提供するものである。
（発明の（Ｈ成）
本発明のＡ／Ｄ変換器の誤差検出回路は、ディジタルデ
ータをアナログ信号に変換するｍビットの第１のＤ／Ａ
変換器および文ビットの第２のＤ／Ａ変換器と、これら
第１．第２のＤ／Ａ変換器の各アナログ出力にそれぞれ
所定の憲み付けをして加算を行いその出力を測定すべき
ｎビット（ｍ、λ（ｎ、ｍ−＋−ｇ＞ｎ ）のＡ／Ｄ−
ｆ換器に供給する加算手段と、前記Ａ／Ｄ変換器のｎビ
ットのデータを記憶する記憶手段と、前記Ｄ／Ａ変換器
のうちの下位側のＤ／Ａ変換器の入力データを変化させ
た際の…■記Ａ／Ｄ変換器のｎビ、トの出力データと前
記記憶手段のｎビットの出力データとの差を検出するデ
ータ比収手段とを含み構成される。
ータをアナログ信号に変換するｍビットの第１のＤ／Ａ
変換器および文ビットの第２のＤ／Ａ変換器と、これら
第１．第２のＤ／Ａ変換器の各アナログ出力にそれぞれ
所定の憲み付けをして加算を行いその出力を測定すべき
ｎビット（ｍ、λ（ｎ、ｍ−＋−ｇ＞ｎ ）のＡ／Ｄ−
ｆ換器に供給する加算手段と、前記Ａ／Ｄ変換器のｎビ
ットのデータを記憶する記憶手段と、前記Ｄ／Ａ変換器
のうちの下位側のＤ／Ａ変換器の入力データを変化させ
た際の…■記Ａ／Ｄ変換器のｎビ、トの出力データと前
記記憶手段のｎビットの出力データとの差を検出するデ
ータ比収手段とを含み構成される。
（発明の原理）
一般に、Ｒ−２Ｒ，ラダー抵抗型やセグメント電流源型
のＡ／Ｄ変換器では、抵抗及び定電流源の組合せごとの
理想電流値からの誤差により非直線性誤差が決まり、組
合せの切換り時に非直線性誤差が大きくなる。従って、
この組合せの切換り時の非直、観性？Ｊ４Ｍを検出する
ことにより、全体の非直線性誤差が予想される。
のＡ／Ｄ変換器では、抵抗及び定電流源の組合せごとの
理想電流値からの誤差により非直線性誤差が決まり、組
合せの切換り時に非直線性誤差が大きくなる。従って、
この組合せの切換り時の非直、観性？Ｊ４Ｍを検出する
ことにより、全体の非直線性誤差が予想される。
本発明においては、微小に離れた２つの入力ディジタル
データを２つのＤ／Ａ Ｋ換器に入力し、その重み付は
加算出力をＡ／Ｄ変換器によりディジタルデータに買換
した際のディジタルデータの差を検出しており、これら
２つのＬ）／ＡｆＴｈ器のうち上位側のｍビ、ト稽度の
Ｄ／Ａ変換器の入力ディジタルデータを変化さゼずに、
下位側の１ビット精度のＤ／Ａ変換器の入力ディジタル
データを変化させ、入力アナログ信号に応じてＡ／Ｄ変
換器内部で切り候見られる抵抗と定電流源の組合せの切
り換わり点において繰り返すことにより、全ての点にお
けるＡ／Ｄ変換器の非Ｍ線誤差を検出している。
データを２つのＤ／Ａ Ｋ換器に入力し、その重み付は
加算出力をＡ／Ｄ変換器によりディジタルデータに買換
した際のディジタルデータの差を検出しており、これら
２つのＬ）／ＡｆＴｈ器のうち上位側のｍビ、ト稽度の
Ｄ／Ａ変換器の入力ディジタルデータを変化さゼずに、
下位側の１ビット精度のＤ／Ａ変換器の入力ディジタル
データを変化させ、入力アナログ信号に応じてＡ／Ｄ変
換器内部で切り候見られる抵抗と定電流源の組合せの切
り換わり点において繰り返すことにより、全ての点にお
けるＡ／Ｄ変換器の非Ｍ線誤差を検出している。
（人繍例）
次にｎビットのに／Ｄ変侯器の非直線性誤差の検出回路
を図面により詳細に説明する。
を図面により詳細に説明する。
第１図は本発明の一実施例を含むブロック図である。図
において、４，５は２１ｍビットのＤ／Ａ変換器、６は
重み付は加算回路、７Ｖｉ切換スイツチ、８ｔ：ｌ記憶
回路、９はティジタル比較器である。
において、４，５は２１ｍビットのＤ／Ａ変換器、６は
重み付は加算回路、７Ｖｉ切換スイツチ、８ｔ：ｌ記憶
回路、９はティジタル比較器である。
最初に、スイッチ７を、Ｄ／Ａ変換器４と接続されるａ
側に投入しておく。誤差測寛すべきＡ／Ｄ変換器工のｎ
ビットの出カディジタルデータのうち下位側（Ｒ−１ピ
ツトｔでのディジタルデータの非は練性誤差は次のよう
に求められる。すなわち、下位側のλビット精度のＤ／
Ａ変換器４によりλビットの入力ディジタルデータがア
ナログ信号に変換され、そのアナログ信号がＡ／Ｄ変換
器１によりディジタルデータに変換されるため、このＡ
／Ｄ変換器１の出カディジタルデータとＤ／Ａ変換器４
の入力ディジタルデータとの差をディジタル比教器９に
より求めて、その非直線性誤差を検出できる。
側に投入しておく。誤差測寛すべきＡ／Ｄ変換器工のｎ
ビットの出カディジタルデータのうち下位側（Ｒ−１ピ
ツトｔでのディジタルデータの非は練性誤差は次のよう
に求められる。すなわち、下位側のλビット精度のＤ／
Ａ変換器４によりλビットの入力ディジタルデータがア
ナログ信号に変換され、そのアナログ信号がＡ／Ｄ変換
器１によりディジタルデータに変換されるため、このＡ
／Ｄ変換器１の出カディジタルデータとＤ／Ａ変換器４
の入力ディジタルデータとの差をディジタル比教器９に
より求めて、その非直線性誤差を検出できる。
次に、Ａ／Ｄ変例器１のｎビットの出方ディジタルデー
タのうち下位側ＬＱ−１）ビットまででは表わせないよ
うな高精度のディジタルデータの非ｉＭｌ性顯差は次の
ように検出する。まず、スイッチ７をカローー器６の出
力と接続されるｂ側に投入して訃く。Ａ ／ Ｄ ：Ｍ
祭器１の出力ディジタルデータがちょうどＤｎ（Ｎ）と
なる除の下位、上位側の各Ｄ／Ａ変換器４．５の入力デ
ィジタルデータがそれぞれＤｉ（Ｎ）、Ｄｍ（Ｎ）、そ
の際のＡ／Ｄ変換器１のアナログ入力、即ちｌみ付は加
算回路６の出力をＡｎ（Ｎ）とおく。なお、この重み付
けは、下位側のｑピ、ト釉度Ｄ／Ａ変換器４のＩＬＳＢ
がＡ／Ｄ変換器１のｎビットのＩＬＳＢより小さくなる
ようにする。例えば、Ａ／Ｄ変換器１のｎビットのＩＬ
ｓＢと交ビット稍度り／Ａ斐換器４のフルスケールが一
致するように設定すれば良い。
タのうち下位側ＬＱ−１）ビットまででは表わせないよ
うな高精度のディジタルデータの非ｉＭｌ性顯差は次の
ように検出する。まず、スイッチ７をカローー器６の出
力と接続されるｂ側に投入して訃く。Ａ ／ Ｄ ：Ｍ
祭器１の出力ディジタルデータがちょうどＤｎ（Ｎ）と
なる除の下位、上位側の各Ｄ／Ａ変換器４．５の入力デ
ィジタルデータがそれぞれＤｉ（Ｎ）、Ｄｍ（Ｎ）、そ
の際のＡ／Ｄ変換器１のアナログ入力、即ちｌみ付は加
算回路６の出力をＡｎ（Ｎ）とおく。なお、この重み付
けは、下位側のｑピ、ト釉度Ｄ／Ａ変換器４のＩＬＳＢ
がＡ／Ｄ変換器１のｎビットのＩＬＳＢより小さくなる
ようにする。例えば、Ａ／Ｄ変換器１のｎビットのＩＬ
ｓＢと交ビット稍度り／Ａ斐換器４のフルスケールが一
致するように設定すれば良い。
このＡ／Ｄ変換変換器用力ディジタルデータＤｎ（Ｎ）
は記憶回路８により記憶される。
は記憶回路８により記憶される。
次罠、上位側ｍビットＤ／Ａ変換器５への入力ディジタ
ルデータＤｍ（Ｎ）は変化きせず、下位側２ビツトＤ／
Ａ変侯４の入カディジタルデータＤｉ（Ｎ）を、Ａ／Ｄ
変換器１のアナログ人力Ａｎ（Ｎ）がｎビ、トのＩ Ｌ
８Ｂ分と許容線差分だけｌ化してＡｎ（Ｎ＋１ ）にな
るように、Ｄｉ（Ｎ＋ｔ）へと変化させる。その際のＡ
／Ｄ変換器１の出力ディジタルデータをＤｎ（Ｎ＋１）
とする０ この記憶回路８の出力ディジタルデータＤｎ
（Ｎ）及びＡ／Ｄ変換器１の出力ディジタルデータＤ
ｎ（Ｎ＋１）の題がちょうどＩＬｓＢになっていること
をディジタル比較器９により検出することにより、Ａ／
Ｄ変換器１の出力データがＤｎ（Ｎ）の際の非直線性誤
差が検出できる０この入出力データの関係は、第２図の
グラフに示される０ 本実施例においては、λビット、ｍピ、ト梢度の各Ｄ／
Ａ変換器４．５にディジタルデータを入力する方法とし
て、ｖＨ端子にノ・イレペル電圧。
ルデータＤｍ（Ｎ）は変化きせず、下位側２ビツトＤ／
Ａ変侯４の入カディジタルデータＤｉ（Ｎ）を、Ａ／Ｄ
変換器１のアナログ人力Ａｎ（Ｎ）がｎビ、トのＩ Ｌ
８Ｂ分と許容線差分だけｌ化してＡｎ（Ｎ＋１ ）にな
るように、Ｄｉ（Ｎ＋ｔ）へと変化させる。その際のＡ
／Ｄ変換器１の出力ディジタルデータをＤｎ（Ｎ＋１）
とする０ この記憶回路８の出力ディジタルデータＤｎ
（Ｎ）及びＡ／Ｄ変換器１の出力ディジタルデータＤ
ｎ（Ｎ＋１）の題がちょうどＩＬｓＢになっていること
をディジタル比較器９により検出することにより、Ａ／
Ｄ変換器１の出力データがＤｎ（Ｎ）の際の非直線性誤
差が検出できる０この入出力データの関係は、第２図の
グラフに示される０ 本実施例においては、λビット、ｍピ、ト梢度の各Ｄ／
Ａ変換器４．５にディジタルデータを入力する方法とし
て、ｖＨ端子にノ・イレペル電圧。
ｖＬ端子にロクレベル電圧を与えておき、谷ビットごと
にそれぞれ之個、ｍ個のスイッチの切シ換えによる方法
を示したが、コンピュータからのディジタルデータをラ
ッチ回路によりラッチした後、各Ｄ／Ａ変換器４，５に
入力する方法もある０まだ、Ａ／Ｄ変換器１のｎビット
出力データとり、Ａ変換器４のＱビ、ト入カディジタル
データとの比較及びＡ／Ｄｉｍ器１のｎビット出力デー
タと記憶回路８のｎビット出力データとの比較をディジ
タル比較器９により求める例を述べたが、この代りにラ
ッチ回路を介してコンピュータに入力し、計算させるこ
ともできる。
にそれぞれ之個、ｍ個のスイッチの切シ換えによる方法
を示したが、コンピュータからのディジタルデータをラ
ッチ回路によりラッチした後、各Ｄ／Ａ変換器４，５に
入力する方法もある０まだ、Ａ／Ｄ変換器１のｎビット
出力データとり、Ａ変換器４のＱビ、ト入カディジタル
データとの比較及びＡ／Ｄｉｍ器１のｎビット出力デー
タと記憶回路８のｎビット出力データとの比較をディジ
タル比較器９により求める例を述べたが、この代りにラ
ッチ回路を介してコンピュータに入力し、計算させるこ
ともできる。
以上、説明したように、Ａ／Ｄ変換器１の出力データが
Ｄｎ（Ｎ）の際の非直線性誤差を検出したら、他の出力
データの場合江おいても同様な方法により誤差検出が可
能である。すなわち、ｎビットのＡ／Ｄ変換器の非直線
性誤差の検出において、最初にｎビットのうち下位側（
ρ−１）ビットまでの非直線性誤差を検出し、次罠出力
が（Ｒ−ｔ）ビットまででは表わせないような点での非
直線誤差は、（４−１）ビットより上位側の各ビットが
切り換わる各点において非直線性を検出していくことに
より、ｎビットＡ ／ Ｄ 変換器の全体の非直線誤差
を検出することが可能となる。
Ｄｎ（Ｎ）の際の非直線性誤差を検出したら、他の出力
データの場合江おいても同様な方法により誤差検出が可
能である。すなわち、ｎビットのＡ／Ｄ変換器の非直線
性誤差の検出において、最初にｎビットのうち下位側（
ρ−１）ビットまでの非直線性誤差を検出し、次罠出力
が（Ｒ−ｔ）ビットまででは表わせないような点での非
直線誤差は、（４−１）ビットより上位側の各ビットが
切り換わる各点において非直線性を検出していくことに
より、ｎビットＡ ／ Ｄ 変換器の全体の非直線誤差
を検出することが可能となる。
（発明の効果）
以上説明したように、従来はｎビットのＡ／Ｄ変換器の
非直線性誤差を検出するため、少なくとも（ｎ＋１）ビ
ット精度のＤ／ＡｇＬ換器を必要とするため、そのｎが
大きくなるに従い非富に島価になり、かつｆ＋Ｊ度上実
現不可能となるが、本発明によれば、安価なｎビットよ
り精度の低いＤ／Ａ変換器２個を用いてｎピノ）Ａ／Ｄ
変換器の非直線性誤差が検出可能となる。
非直線性誤差を検出するため、少なくとも（ｎ＋１）ビ
ット精度のＤ／ＡｇＬ換器を必要とするため、そのｎが
大きくなるに従い非富に島価になり、かつｆ＋Ｊ度上実
現不可能となるが、本発明によれば、安価なｎビットよ
り精度の低いＤ／Ａ変換器２個を用いてｎピノ）Ａ／Ｄ
変換器の非直線性誤差が検出可能となる。
第１図（／：ｊ本発明の一笑施例を含むブロック図、第
２図１”ｊ Ｑ １図の入出力データの関係を示すグラ
フ、第３図は従来のＡ／Ｄ変換器の誤差検出回路のプロ
、り図である。図において １・・・・・ｎビットＡ／Ｄ変侯器、２・・・・・ｎビ
ットよりｈ度が上のＤ／Ａ変換器、３・・・・・減Ｘ器
、４・・・・・λビット梢度り／Ａ変侯器、５・・・・
・ｍビットｈ度Ｄ／Ａ変換器、６・・・・・車み付は及
びｉＭ算回路、７ ・・・切り換えスイッチ、８・・・
・・記憶回路、９・・・・・・ディジタル比較器である
。 皿、−′・
２図１”ｊ Ｑ １図の入出力データの関係を示すグラ
フ、第３図は従来のＡ／Ｄ変換器の誤差検出回路のプロ
、り図である。図において １・・・・・ｎビットＡ／Ｄ変侯器、２・・・・・ｎビ
ットよりｈ度が上のＤ／Ａ変換器、３・・・・・減Ｘ器
、４・・・・・λビット梢度り／Ａ変侯器、５・・・・
・ｍビットｈ度Ｄ／Ａ変換器、６・・・・・車み付は及
びｉＭ算回路、７ ・・・切り換えスイッチ、８・・・
・・記憶回路、９・・・・・・ディジタル比較器である
。 皿、−′・
Claims (1)
- ディジタルデータをアナログ信号に変換するｍビットの
第１のＤ／Ａ変換器およびｌビットの第２のＤ／Ａ変換
器と、これら第１、第２のＤ／Ａ変換器の各アナログ出
力にそれぞれ所定の重み付けをして加算を行いその出力
を測定すべきｎビット（ｍ、ｌ＜ｎ、ｍ＋ｌ＞ｎ）のＡ
／Ｄ変換器に供給する加算手段と、前記Ａ／Ｄ変換器の
ｎビットのデータを記憶する記憶手段と、前記Ｄ／Ａ変
換器のうちの下位側のＤ／Ａ変換器の入力データを変化
させた際の前記Ａ／Ｄ変換器のｎビットの出力データと
前記記憶手段のｎビットの出力データとの差を検出する
データ比較手段とを含むＡ／Ｄ変換器の誤差検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20320784A JPS6181028A (ja) | 1984-09-28 | 1984-09-28 | Ａ／ｄ変換器の誤差検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20320784A JPS6181028A (ja) | 1984-09-28 | 1984-09-28 | Ａ／ｄ変換器の誤差検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6181028A true JPS6181028A (ja) | 1986-04-24 |
Family
ID=16470237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20320784A Pending JPS6181028A (ja) | 1984-09-28 | 1984-09-28 | Ａ／ｄ変換器の誤差検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6181028A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03276968A (ja) * | 1989-09-19 | 1991-12-09 | Ikegami Tsushinki Co Ltd | 非線形量子化回路の誤差補正方法および回路 |
-
1984
- 1984-09-28 JP JP20320784A patent/JPS6181028A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03276968A (ja) * | 1989-09-19 | 1991-12-09 | Ikegami Tsushinki Co Ltd | 非線形量子化回路の誤差補正方法および回路 |
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