JPH01117523A - Ａ／ｄ変換回路 - Google Patents
Ａ／ｄ変換回路Info
- Publication number
- JPH01117523A JPH01117523A JP27661187A JP27661187A JPH01117523A JP H01117523 A JPH01117523 A JP H01117523A JP 27661187 A JP27661187 A JP 27661187A JP 27661187 A JP27661187 A JP 27661187A JP H01117523 A JPH01117523 A JP H01117523A
- Authority
- JP
- Japan
- Prior art keywords
- conversion circuit
- vin
- conversion
- vref2
- turned
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 title claims abstract description 65
- 239000003990 capacitor Substances 0.000 claims abstract description 30
- 238000010586 diagram Methods 0.000 description 5
- 238000007599 discharging Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、Ａ／Ｄ変換回路に関し、特に容量による電化
再配分を用いたＡ／Ｄ変換回路に関する。
再配分を用いたＡ／Ｄ変換回路に関する。
［従来の技術］
Ａ／Ｄ変換回路はアナログ１言号とディジタル信号との
インターフェイス回路として重要であり、近年高精度の
Ａ／Ｄ変換回路が開発されてきている。
インターフェイス回路として重要であり、近年高精度の
Ａ／Ｄ変換回路が開発されてきている。
Ａ／Ｄ変換の方式には、並列比較型、逐次比較型、積分
型などの方法があるが並列比較型は、変換速度は高速で
あるがＮビットのものでは一般に（２Ｎ−１）個のコン
パレータが必要でありビット数が大きくなるにつれて、
モノリシック集積回路では、チップ面積も大きくなり実
用的でなくなる。
型などの方法があるが並列比較型は、変換速度は高速で
あるがＮビットのものでは一般に（２Ｎ−１）個のコン
パレータが必要でありビット数が大きくなるにつれて、
モノリシック集積回路では、チップ面積も大きくなり実
用的でなくなる。
一方積分型は、高精度も可能であるが、容量の充放電に
よるため変換時間は遅く低速である。
よるため変換時間は遅く低速である。
逐次比較型は変換速度は、中速で動作でき、変換ビット
数も多ぐ取れる方式であるが、近年高ビツト精度を実現
するために、モノリシック集積回路においては抵抗と容
量では容量の方が抵抗よりも比精度が取りやすく、また
抵抗だと比精度を出すために抵抗値のばらつきに対する
感度を下げるよう抵抗値の高いものが必要でありＭビッ
トでは、２１″個の高抵抗を作るために抵抗の占有する
面積が大きくなるなどの理由から、局部Ｄ／Ａ変換回路
に容量アレイによる電荷再配分型のものが使われるよう
になっている。 。
数も多ぐ取れる方式であるが、近年高ビツト精度を実現
するために、モノリシック集積回路においては抵抗と容
量では容量の方が抵抗よりも比精度が取りやすく、また
抵抗だと比精度を出すために抵抗値のばらつきに対する
感度を下げるよう抵抗値の高いものが必要でありＭビッ
トでは、２１″個の高抵抗を作るために抵抗の占有する
面積が大きくなるなどの理由から、局部Ｄ／Ａ変換回路
に容量アレイによる電荷再配分型のものが使われるよう
になっている。 。
第３図にその一例として、容量アレイによる電荷再配分
型の局部Ｄ／Ａ変換回路を持つ逐次比較型Ａ／Ｄ変換回
路（６ビツト）を示した。
型の局部Ｄ／Ａ変換回路を持つ逐次比較型Ａ／Ｄ変換回
路（６ビツト）を示した。
［発明が解決しようとする問題点コ
上述した容量アレイによる電荷再配分型の局部Ｄ／Ａ変
換回路を持つ、逐次Ｗ較型Ａ／Ｄ変換回路は、電荷の充
放電による電荷再配分をくり返し、ＭＳＢから順番にＬ
ＳＢ迄を決めていくので、ＮビットのものではＮ回の電
荷再配分を繰り返して行わなければならない。
換回路を持つ、逐次Ｗ較型Ａ／Ｄ変換回路は、電荷の充
放電による電荷再配分をくり返し、ＭＳＢから順番にＬ
ＳＢ迄を決めていくので、ＮビットのものではＮ回の電
荷再配分を繰り返して行わなければならない。
従ってビット数が大きくなる程、１回のＡ／Ｄ変換に要
する時間は長くなり、一方、１回の電荷再配分に要する
時間は、電荷の充・放電を用いているので短くすること
が難しく、変換速度の高速化が難しいという欠点を有し
ている。
する時間は長くなり、一方、１回の電荷再配分に要する
時間は、電荷の充・放電を用いているので短くすること
が難しく、変換速度の高速化が難しいという欠点を有し
ている。
［発明の従来技術に対する相違点］
上述した従来の容量アレイによる電荷再配分型の局部Ｄ
／Ａ変換回路を持つＡ／Ｄ変換回路に於て｛Ｍ×Ｎ）ビ
ットのもノテは、ＭＳＢ−ＬＳＢ迄を決める迄に｛Ｍ×
Ｎ）回の電荷再配分を必要するのに対し、本発明は同じ
｛Ｍ×Ｎ）ビットのものでその容量値が重み付けされた
複数の容量対の電荷再配分を用いたＭビット並列比較型
Ａ／Ｄ変換回路と該Ａ／Ｄ変換回路の出力により制御さ
れ、前記並列型Ａ／Ｄ変換回路に基準入力電位を提供す
る抵抗ストリングによる（Ｉ’ｖＩＸ（Ｎ−１））ピッ
）Ｄ／Ａ変換回路を持ち、Ｎ回の電荷再配分により、Ｍ
ＳＢ−ＬＳＢ迄を決め１回のＡ／Ｄ変換を終了するとい
う相違点を持つ。
／Ａ変換回路を持つＡ／Ｄ変換回路に於て｛Ｍ×Ｎ）ビ
ットのもノテは、ＭＳＢ−ＬＳＢ迄を決める迄に｛Ｍ×
Ｎ）回の電荷再配分を必要するのに対し、本発明は同じ
｛Ｍ×Ｎ）ビットのものでその容量値が重み付けされた
複数の容量対の電荷再配分を用いたＭビット並列比較型
Ａ／Ｄ変換回路と該Ａ／Ｄ変換回路の出力により制御さ
れ、前記並列型Ａ／Ｄ変換回路に基準入力電位を提供す
る抵抗ストリングによる（Ｉ’ｖＩＸ（Ｎ−１））ピッ
）Ｄ／Ａ変換回路を持ち、Ｎ回の電荷再配分により、Ｍ
ＳＢ−ＬＳＢ迄を決め１回のＡ／Ｄ変換を終了するとい
う相違点を持つ。
［問題点を解決するための手段］
本発明のＡ／Ｄ変換回路は、一方の電極が共通接続され
その容量値が重み付けされた容量対と、該容量対の共通
接続された電極側の電位と基準電 位との大小関係を判
定するコンパレータを一組とし、その（２”−１）組と
コンパレータの出力を受けるデコード回路及び容量対に
つながるスイッチ群からなるＭビットの並列比較型Ａ／
Ｄ変換回路と、該Ａ／Ｄ変換回路の出力により制御され
前記Ａ／Ｄ変換回路への基準入力電位を提供する抵抗ス
トリングよりなる｛Ｍ× （Ｎ −１） ）ビットのＤ
／Ａ変換回路とを有している。
その容量値が重み付けされた容量対と、該容量対の共通
接続された電極側の電位と基準電 位との大小関係を判
定するコンパレータを一組とし、その（２”−１）組と
コンパレータの出力を受けるデコード回路及び容量対に
つながるスイッチ群からなるＭビットの並列比較型Ａ／
Ｄ変換回路と、該Ａ／Ｄ変換回路の出力により制御され
前記Ａ／Ｄ変換回路への基準入力電位を提供する抵抗ス
トリングよりなる｛Ｍ× （Ｎ −１） ）ビットのＤ
／Ａ変換回路とを有している。
［実施例］
策上宜崖函
次に本発明について図面を参照して説明する。
第１図は、本発明の第１実施例の等価回路図であり、６
ビツトの場合を例に取っている。
ビツトの場合を例に取っている。
単位容量をＣとして、ＣＩ、Ｃ２はＣ／４． （７／
４）Ｃ，Ｃ３，Ｃ４はＣ／２．（３／２）Ｃ。
４）Ｃ，Ｃ３，Ｃ４はＣ／２．（３／２）Ｃ。
Ｃ５，Ｃ６は（３／４） Ｃ，（５／４） Ｃ，Ｃ７゜
Ｃ８はＣ，Ｃ，Ｃ９，ＣＩＯは（５／４）Ｃ，（３／４
）ＣＳＣ１１，Ｃ１２は（３／２） Ｃ，Ｃ／２、Ｃ１
３，Ｃ１４は（７／４）Ｃ，Ｃ／４と重み付けされた容
量値を持つ容量でそれぞれ容量対を作っている。Ａ１〜
Ａ７はコンパレータで反転入力端子は設置されておりＡ
１〜Ａ７の非反転入力端子の電位（以後ｖ１〜■７と記
す。）の正負の反転を行う。
Ｃ８はＣ，Ｃ，Ｃ９，ＣＩＯは（５／４）Ｃ，（３／４
）ＣＳＣ１１，Ｃ１２は（３／２） Ｃ，Ｃ／２、Ｃ１
３，Ｃ１４は（７／４）Ｃ，Ｃ／４と重み付けされた容
量値を持つ容量でそれぞれ容量対を作っている。Ａ１〜
Ａ７はコンパレータで反転入力端子は設置されておりＡ
１〜Ａ７の非反転入力端子の電位（以後ｖ１〜■７と記
す。）の正負の反転を行う。
Ｒ１−Ｒ８は抵抗で、基準電位１（以後Ｖｒｅｆ１と記
す。）と基準電位２（以後Ｖ ｒｅ ｆ ２と記す。）
の間に直列に接続されている。本実施例では、Ｒ１−Ｒ
８の抵抗値は等しいとする。Ｓ１〜Ｓ２５はスイッチで
ある。スイッチＳ１，０〜Ｓ２５はコンパレータＡ１〜
Ａ７の出力を受けるデコード回路及び制御回路１により
Ｓ１０〜Ｓ１７゜Ｓ１８〜Ｓ２５の中からそれぞれ１つ
ずつオンするスイッチが選択され（制御線は図示せず）
ＶｒｅｆｌとＶｒｅｆ２の間につながれたＲ１−Ｒ８の
抵抗分割により得られる電位の中からある電位をスイッ
チＳ１０〜Ｓ１７の共通接続点く以後■Ａと記す。）と
スイッチＳ１８〜Ｓ２５の共通接続点く以後ＶＢと記す
。）に伝達する。Ａ１〜Ａ７、Ｃ１〜ＣＩ４．Ｓｌ−Ｓ
９により３ビツトの並列型Ａ／Ｄ変換回路が、またＲ１
−Ｒ８，ＳｌＯ〜Ｓ２５により３ビツトの局部Ｄ／Ａ変
換回路が構成されている。以下実際の動作に沿って説明
する。先ずスイッチＳ８がＶｉｎ側に接続されまたスイ
ッチＳ９もＶｉｎ側に接続される。スイッチＳ１〜Ｓ７
はオンし、容ｆｆ１ｃ１〜ＣＩ４の一方の電極は接地さ
れる。この時、アナログ信号入力Ｖｉｎが容ｆｆ１ｃ１
〜Ｃ１４にサンプリングされ最終的にアナログ信号入力
Ｖｉｎに比例した電荷が蓄えられる。この時Ｃ１とＣ２
、Ｃ３とＣ４、Ｃ５とＣ６、・・・Ｃ１３とＣ１４の各
容量対の合成容量はそれぞれ２Ｃに等しいので各容量対
に蓄えられる全電荷は各組それぞれ等しく、Ｑ＝−２Ｃ
Ｖｉｎ・・・・・・・・・・ （１）である。次にスイ
ッチ５１０，５２５がオンし、ＶＡ、ＶＢの電位はそれ
ぞれ、 ＶＡ＝Ｖｒｅｆ １．ＶＢ＝Ｖｒｅｆ２ となる。
す。）と基準電位２（以後Ｖ ｒｅ ｆ ２と記す。）
の間に直列に接続されている。本実施例では、Ｒ１−Ｒ
８の抵抗値は等しいとする。Ｓ１〜Ｓ２５はスイッチで
ある。スイッチＳ１，０〜Ｓ２５はコンパレータＡ１〜
Ａ７の出力を受けるデコード回路及び制御回路１により
Ｓ１０〜Ｓ１７゜Ｓ１８〜Ｓ２５の中からそれぞれ１つ
ずつオンするスイッチが選択され（制御線は図示せず）
ＶｒｅｆｌとＶｒｅｆ２の間につながれたＲ１−Ｒ８の
抵抗分割により得られる電位の中からある電位をスイッ
チＳ１０〜Ｓ１７の共通接続点く以後■Ａと記す。）と
スイッチＳ１８〜Ｓ２５の共通接続点く以後ＶＢと記す
。）に伝達する。Ａ１〜Ａ７、Ｃ１〜ＣＩ４．Ｓｌ−Ｓ
９により３ビツトの並列型Ａ／Ｄ変換回路が、またＲ１
−Ｒ８，ＳｌＯ〜Ｓ２５により３ビツトの局部Ｄ／Ａ変
換回路が構成されている。以下実際の動作に沿って説明
する。先ずスイッチＳ８がＶｉｎ側に接続されまたスイ
ッチＳ９もＶｉｎ側に接続される。スイッチＳ１〜Ｓ７
はオンし、容ｆｆ１ｃ１〜ＣＩ４の一方の電極は接地さ
れる。この時、アナログ信号入力Ｖｉｎが容ｆｆ１ｃ１
〜Ｃ１４にサンプリングされ最終的にアナログ信号入力
Ｖｉｎに比例した電荷が蓄えられる。この時Ｃ１とＣ２
、Ｃ３とＣ４、Ｃ５とＣ６、・・・Ｃ１３とＣ１４の各
容量対の合成容量はそれぞれ２Ｃに等しいので各容量対
に蓄えられる全電荷は各組それぞれ等しく、Ｑ＝−２Ｃ
Ｖｉｎ・・・・・・・・・・ （１）である。次にスイ
ッチ５１０，５２５がオンし、ＶＡ、ＶＢの電位はそれ
ぞれ、 ＶＡ＝Ｖｒｅｆ １．ＶＢ＝Ｖｒｅｆ２ となる。
そして、スイッチＳ１〜Ｓ７はオフ、スイッチＳ８、Ｓ
９はＶｉｎ側からＶＡ側に接続される。Ｃ１とＣ２、Ｃ
３とＣ４、Ｃ５とＣ６・・・Ｃ１３とＣ１４の各容量対
に蓄えられた全電荷Ｑは、再びサンプリングされるまで
保持される。
９はＶｉｎ側からＶＡ側に接続される。Ｃ１とＣ２、Ｃ
３とＣ４、Ｃ５とＣ６・・・Ｃ１３とＣ１４の各容量対
に蓄えられた全電荷Ｑは、再びサンプリングされるまで
保持される。
次にスイッチＳ９がＶＢ側に接続されＣ１とＣ２、Ｃ３
とＣ４、Ｃ５とＣ６、・・・Ｃ１３とＣ１４の各容量対
に蓄えられている全電荷Ｑが各容量対においてそれぞれ
の容量値に応じて電荷の再配分が行われる。
とＣ４、Ｃ５とＣ６、・・・Ｃ１３とＣ１４の各容量対
に蓄えられている全電荷Ｑが各容量対においてそれぞれ
の容量値に応じて電荷の再配分が行われる。
ＣＩ、Ｃ２の再配分された電荷をそれぞれＱｌ。
Ｑ２とすれば、
Ｑ １ ＝Ｃ／４ （Ｖ １−ＶＢ）
＝Ｃ／４ （Ｖｌ−Ｖｒｅｆ２） ・・・ （２）Ｑ２
＝７／４Ｃ（Ｖｌ−ＶＡ） ＝７／４Ｃ（Ｖ １−Ｖｒ ｅ ｆ １） ・・（３
）再配分された後でも各容量対に蓄えられた全電荷Ｑは
変化しないから、 Ｑ＝Ｑ １ ＋Ｑ２ ＝２ＣＶ １−２ＣＶ ｒ ｅ ｆ ２−７／４Ｃ（Ｖ
ｒｅｔｌ−Ｖｒｅｆ２） ＝−２ＣＶｉｎ・・ ・・・ ・や ・・ ・ （４）
、’、Ｖ１＝−Ｖｉｎ＋Ｖｒｅｆ２＋７／８ （Ｖｒｅ
ｔｌ−Ｖｒｅｆ２）・・・・・・・ （５）同様にして
Ｖ２〜ｖ７に対して、 Ｖ２＝−Ｖ ｉ ｎ＋Ｖ ｒ ｅ ｆ ２＋６／８ （
Ｖ ｒ ｅｔｌ−Ｖｒｅｆ２）・・・・・・・ （６）
Ｖ３＝−Ｖ ｉ ｎ＋Ｖ ｒ ｅ ｆ ２＋５／８ （
Ｖ ｒ ｅｔｌ−Ｖｒｅｆ２）・・・・・・・ （７）
Ｖ４＝−Ｖ ｉ ｎ＋Ｖ ｒ ｅ ｆ ２＋４／８ （
Ｖ ｒ ｅｔｌ−Ｖｒｅｆ２）・・・・・・・ （８）
Ｖ７＝−Ｖｉｎ＋Ｖｒｅｆ２＋１／８ （Ｖｒｅｔｌ−
Ｖｒｅｆ２）・・・・・・・ （９）アナログ信号入力
Ｖｉｎ は、 Ｖｒｅｆ２〜Ｖｒｅｆ２＋１／８ （Ｖｒｅｆｌ−Ｖｒ
ｅｆ２Ｌ Ｖｒｅｆ２＋１／８ （Ｖｒｅｆｌ−Ｖｒ
ｅｆ２） 〜Ｖｒｅｆ２＋２／８ （Ｖｒｅｆｌ−Ｖｒ
ｅｆ２）、 ・ ・ ・Ｖｒｅｆ２＋７／８（Ｖｒｅ
ｆｌ−Ｖｒｅｆ２） 〜Ｖｒｅｆｌのいずれかの電位間
に入るはずであるのてＶ１〜ｖ７の正負をコンパレータ
Ａ１〜Ａ７で判定すればＶｉｎが上記のどの電位間にあ
るかがわかる。
＝７／４Ｃ（Ｖｌ−ＶＡ） ＝７／４Ｃ（Ｖ １−Ｖｒ ｅ ｆ １） ・・（３
）再配分された後でも各容量対に蓄えられた全電荷Ｑは
変化しないから、 Ｑ＝Ｑ １ ＋Ｑ２ ＝２ＣＶ １−２ＣＶ ｒ ｅ ｆ ２−７／４Ｃ（Ｖ
ｒｅｔｌ−Ｖｒｅｆ２） ＝−２ＣＶｉｎ・・ ・・・ ・や ・・ ・ （４）
、’、Ｖ１＝−Ｖｉｎ＋Ｖｒｅｆ２＋７／８ （Ｖｒｅ
ｔｌ−Ｖｒｅｆ２）・・・・・・・ （５）同様にして
Ｖ２〜ｖ７に対して、 Ｖ２＝−Ｖ ｉ ｎ＋Ｖ ｒ ｅ ｆ ２＋６／８ （
Ｖ ｒ ｅｔｌ−Ｖｒｅｆ２）・・・・・・・ （６）
Ｖ３＝−Ｖ ｉ ｎ＋Ｖ ｒ ｅ ｆ ２＋５／８ （
Ｖ ｒ ｅｔｌ−Ｖｒｅｆ２）・・・・・・・ （７）
Ｖ４＝−Ｖ ｉ ｎ＋Ｖ ｒ ｅ ｆ ２＋４／８ （
Ｖ ｒ ｅｔｌ−Ｖｒｅｆ２）・・・・・・・ （８）
Ｖ７＝−Ｖｉｎ＋Ｖｒｅｆ２＋１／８ （Ｖｒｅｔｌ−
Ｖｒｅｆ２）・・・・・・・ （９）アナログ信号入力
Ｖｉｎ は、 Ｖｒｅｆ２〜Ｖｒｅｆ２＋１／８ （Ｖｒｅｆｌ−Ｖｒ
ｅｆ２Ｌ Ｖｒｅｆ２＋１／８ （Ｖｒｅｆｌ−Ｖｒ
ｅｆ２） 〜Ｖｒｅｆ２＋２／８ （Ｖｒｅｆｌ−Ｖｒ
ｅｆ２）、 ・ ・ ・Ｖｒｅｆ２＋７／８（Ｖｒｅ
ｆｌ−Ｖｒｅｆ２） 〜Ｖｒｅｆｌのいずれかの電位間
に入るはずであるのてＶ１〜ｖ７の正負をコンパレータ
Ａ１〜Ａ７で判定すればＶｉｎが上記のどの電位間にあ
るかがわかる。
例えばＶ ｉ ｎ＝Ｖ ｒ ｅ ｆ ２＋３７．５／６
４ （Ｖｒｅｆ １−Ｖｒｅｆ２）の時には、Ｖｌ＞Ｏ
。
４ （Ｖｒｅｆ １−Ｖｒｅｆ２）の時には、Ｖｌ＞Ｏ
。
Ｖ２＞Ｏ，Ｖ３＞Ｏ，ＶＡ＜Ｏ，Ｖ５＜Ｏ，Ｖ６＜Ｏ，
Ｖ７＜Ｏであるから、 Ｖｒｅｆ２＋４／８ （Ｖｒｅｆ １−Ｖｒｅｆ２）＜
Ｖｉｎ＜Ｖｒｅｆ２＋５／８ （Ｖｒｅｆ １−Ｖｒｅ
ｆ２） ・・・・・・・・・・・・・ （１０）６ビツ
トＡ／Ｄ変換のコードで（１０）式を書き直せば、 １０００００＜Ｖｉｎ＜ｌ０１００ＣＩ ・−−・・・
・・・・・・・・・・ （１１）従って、アナログ信号
入力ＶｉｎをＡ／Ｄ変換した時のＭＳＢ、２３Ｂ、３９
ＢがコンパレータＡ１〜Ａ７の出力結果より決める事が
でき、本例では、ＭＳＢ＝１． ２ＳＢ＝０，３ＳＢ＝
Ｏである。
Ｖ７＜Ｏであるから、 Ｖｒｅｆ２＋４／８ （Ｖｒｅｆ １−Ｖｒｅｆ２）＜
Ｖｉｎ＜Ｖｒｅｆ２＋５／８ （Ｖｒｅｆ １−Ｖｒｅ
ｆ２） ・・・・・・・・・・・・・ （１０）６ビツ
トＡ／Ｄ変換のコードで（１０）式を書き直せば、 １０００００＜Ｖｉｎ＜ｌ０１００ＣＩ ・−−・・・
・・・・・・・・・・ （１１）従って、アナログ信号
入力ＶｉｎをＡ／Ｄ変換した時のＭＳＢ、２３Ｂ、３９
ＢがコンパレータＡ１〜Ａ７の出力結果より決める事が
でき、本例では、ＭＳＢ＝１． ２ＳＢ＝０，３ＳＢ＝
Ｏである。
次に、決まったＭＳＢ〜３５Ｂの結果を受けて、ＶＡ、
ＶＢ（７）電位が（１０）式のようなＶｉｎが満たす不
等式の右辺、左辺の電位となるようにスイッチＳ１０〜
５１７、スイッチ８１８〜Ｓ２５の中からオンするスイ
ッチが１つずつデコード回路及び制御回路１により選択
されＶＡ、ＶＢの電位が新しく設定される。本例では、
（１０）式よりスイッチＳ１３，５２１がオンし、Ｖ
Ａ、 ＶＢの電位はそれぞれ、 ＶＡ＝Ｖｒｅｆ２＋５／８ （Ｖｒｅｆ １−Ｖｒｅ
ｆ ２） 、 ＶＢ＝Ｖｒ ｅ ｆ ２＋４／８ （
Ｖｒ ｅ ｆｌ−Ｖｒｅｆ２）となる。二回目の電荷再
配分が行われ、やはり全電荷Ｑは変化しないからＣＩ。
ＶＢ（７）電位が（１０）式のようなＶｉｎが満たす不
等式の右辺、左辺の電位となるようにスイッチＳ１０〜
５１７、スイッチ８１８〜Ｓ２５の中からオンするスイ
ッチが１つずつデコード回路及び制御回路１により選択
されＶＡ、ＶＢの電位が新しく設定される。本例では、
（１０）式よりスイッチＳ１３，５２１がオンし、Ｖ
Ａ、 ＶＢの電位はそれぞれ、 ＶＡ＝Ｖｒｅｆ２＋５／８ （Ｖｒｅｆ １−Ｖｒｅ
ｆ ２） 、 ＶＢ＝Ｖｒ ｅ ｆ ２＋４／８ （
Ｖｒ ｅ ｆｌ−Ｖｒｅｆ２）となる。二回目の電荷再
配分が行われ、やはり全電荷Ｑは変化しないからＣＩ。
Ｃ２の二回目の再配分された電荷をそれぞれＱ１’、Ｑ
２Ｍとして Ｑ １ ’ ＝Ｃ／４ （Ｖ １−ＶＢ）＝Ｃ／４ （
Ｖ １−Ｖ ｒ ｅ ｆ ２−４／８ （ｖｒｅｆｌ−
Ｖｒｅｆ２））・・・・ ・・・・・・・・・・・・・（１２） Ｑ２Ｍ ＝７／４Ｃ（Ｖｌ−ＶＡ） ＝７／４Ｃ（Ｖ １−Ｖ ｒ ｅ ｆ ２−５／８（Ｖ
ｒｅｆｌ−Ｖｒｅｆ２）） φ ・ ・・ ・ ・ ・
・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・
・ （１３）Ｑ＝Ｑ１’ ＋Ｑ２Ｍ ＝２ＣＶ １−２ＣＶｒ ｅ ｆ ２−３９／３２
（Ｖｒｅｆｌ−Ｖｒｅｆ２） ＝−２ＣＶｉｎ・ ・ ・ ・ ・ ・ ・ ・ ・
・ （１４）、’、Ｖ１＝−Ｖｉ ｎ＋Ｖｒｅｆ２＋３
９／６４ （Ｖｒｅｔｌ−Ｖｒｅｆ２）・ ・ ・
・ （１５）同様にしてＶ２〜ｖ７に対しては、 Ｖ２＝−Ｖ ｉ ｎ＋Ｖｒ ｅ ｆ２＋３８／６４ （
Ｖｒｅｔｌ−Ｖｒｅｆ２） ・・・・（１６）Ｖ３＝−
Ｖ ｉ ｎ＋Ｖ ｒ ｅ ｆ ２＋３７／６４ （Ｖｒ
ｅｔｌ−Ｖｒｅｆ２）・・・・（１７）Ｖ７＝−Ｖ ｉ
ｎ＋Ｖｒ ｅ ｆ２＋３３／６４ （Ｖｒｅｔｌ−Ｖｒ
ｅｆ２）・・・・（１８）本例では、Ｖｌ＞Ｏ，Ｖ２＞
０．Ｖ３＜０．Ｖ４＜ Ｏ，Ｖ ５ ＜ Ｏ，Ｖ ６
＜ ０． Ｖ ７ ＜ ０であるから、Ｖｒｅｆ２＋
３７／６４ （Ｖｒｅｆｌ−Ｖｒｅｆ ２） ＜Ｖ ｉ
ｎ＜Ｖｒ ｅ ｆ ２＋３８／６４ （Ｖｒｅｆｌ−
Ｖｒｅｆ２）・ ・ 会 や ・ ・ （１９）６ビツ
トＡ／Ｄ変換のコードで（１９）式を書き直せば、 １００１０１くＶｉｎく１００１１０・・（２０）こう
して１回目のＡ／Ｄ変換が終了し、ＶｉｎをＡ／Ｄ変換
した結果として（２０）式の左辺のコードが得られる。
２Ｍとして Ｑ １ ’ ＝Ｃ／４ （Ｖ １−ＶＢ）＝Ｃ／４ （
Ｖ １−Ｖ ｒ ｅ ｆ ２−４／８ （ｖｒｅｆｌ−
Ｖｒｅｆ２））・・・・ ・・・・・・・・・・・・・（１２） Ｑ２Ｍ ＝７／４Ｃ（Ｖｌ−ＶＡ） ＝７／４Ｃ（Ｖ １−Ｖ ｒ ｅ ｆ ２−５／８（Ｖ
ｒｅｆｌ−Ｖｒｅｆ２）） φ ・ ・・ ・ ・ ・
・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・
・ （１３）Ｑ＝Ｑ１’ ＋Ｑ２Ｍ ＝２ＣＶ １−２ＣＶｒ ｅ ｆ ２−３９／３２
（Ｖｒｅｆｌ−Ｖｒｅｆ２） ＝−２ＣＶｉｎ・ ・ ・ ・ ・ ・ ・ ・ ・
・ （１４）、’、Ｖ１＝−Ｖｉ ｎ＋Ｖｒｅｆ２＋３
９／６４ （Ｖｒｅｔｌ−Ｖｒｅｆ２）・ ・ ・
・ （１５）同様にしてＶ２〜ｖ７に対しては、 Ｖ２＝−Ｖ ｉ ｎ＋Ｖｒ ｅ ｆ２＋３８／６４ （
Ｖｒｅｔｌ−Ｖｒｅｆ２） ・・・・（１６）Ｖ３＝−
Ｖ ｉ ｎ＋Ｖ ｒ ｅ ｆ ２＋３７／６４ （Ｖｒ
ｅｔｌ−Ｖｒｅｆ２）・・・・（１７）Ｖ７＝−Ｖ ｉ
ｎ＋Ｖｒ ｅ ｆ２＋３３／６４ （Ｖｒｅｔｌ−Ｖｒ
ｅｆ２）・・・・（１８）本例では、Ｖｌ＞Ｏ，Ｖ２＞
０．Ｖ３＜０．Ｖ４＜ Ｏ，Ｖ ５ ＜ Ｏ，Ｖ ６
＜ ０． Ｖ ７ ＜ ０であるから、Ｖｒｅｆ２＋
３７／６４ （Ｖｒｅｆｌ−Ｖｒｅｆ ２） ＜Ｖ ｉ
ｎ＜Ｖｒ ｅ ｆ ２＋３８／６４ （Ｖｒｅｆｌ−
Ｖｒｅｆ２）・ ・ 会 や ・ ・ （１９）６ビツ
トＡ／Ｄ変換のコードで（１９）式を書き直せば、 １００１０１くＶｉｎく１００１１０・・（２０）こう
して１回目のＡ／Ｄ変換が終了し、ＶｉｎをＡ／Ｄ変換
した結果として（２０）式の左辺のコードが得られる。
電荷再配分の回数は、第３図に示す６ビツトの逐次比較
型Ａ／Ｄ変換回路では６回必要であるが、本実施例では
、２回で済むので変換時間の高速化が図れる。
型Ａ／Ｄ変換回路では６回必要であるが、本実施例では
、２回で済むので変換時間の高速化が図れる。
また、コンパレータの数も６ビツト並列比較型では（２
Ｍ−１）＝６３個必要であるが、本実施例では、７個で
済んでいるように、本発明は高ビット数でも可能で、容
量を用いているので比精度が良く、高精度も出しやすい
。
Ｍ−１）＝６３個必要であるが、本実施例では、７個で
済んでいるように、本発明は高ビット数でも可能で、容
量を用いているので比精度が良く、高精度も出しやすい
。
尚、本実施例ではその変換特性は、直線的であるが、容
量対の容量の重み付けを適宜選んでやる事により、非直
線的な変換特性を持つＡ／Ｄ変換回路も可能である。
量対の容量の重み付けを適宜選んでやる事により、非直
線的な変換特性を持つＡ／Ｄ変換回路も可能である。
第ｍ赴例
第２図は、本発明の第２実施例の等価回路図である。０
１〜Ｃ１４は容量で前述の実施例と同じ容量値の重み付
けがされ、容量対を作っている。
１〜Ｃ１４は容量で前述の実施例と同じ容量値の重み付
けがされ、容量対を作っている。
Ｒ１へＲ８は抵抗で、基準電位１（以後Ｖｒｅｆ１と記
しＶｒｅｆｌ＞Ｏとする。）と基準電位２（以後Ｖｒｅ
ｆ２）に直列に接続されＶｒｅｆ２は接地されている。
しＶｒｅｆｌ＞Ｏとする。）と基準電位２（以後Ｖｒｅ
ｆ２）に直列に接続されＶｒｅｆ２は接地されている。
本実施例２でもＲ１へＲ８の抵抗値は等しいとする。Ａ
１〜Ａ７はコンパレータて、Ａ１〜Ａ７の非反転入力端
子の電位（以後Ｖ１〜Ｖ７と記す。）と 反転入力端子
の電位との大小間係の判定を行う。コンパレータＡ１〜
Ａ７の反転入力端子はスイッチＳ２７．Ｓ２８のいずれ
か一方がオンし、Ｖｒｅｆｌにつなげられるか、あるい
は接地される。Ｓ１〜Ｓ２６はスイッチで前述の実施例
と同様な動作を行う。前述の実施例と同様に０１〜ＣＩ
４による容量対と、コンパレータＡ１〜Ａ７． スイ
ッチＳ１〜Ｓ９．Ｓ２７、Ｓ２Ｂにより、３ビット並列
比較型Ａ／Ｄ変換回路を、Ｒ１−Ｒ８とスイッチｓｉｏ
〜Ｓ２６により３ビツト局部Ｄ／Ａ変換回路を構成する
。
１〜Ａ７はコンパレータて、Ａ１〜Ａ７の非反転入力端
子の電位（以後Ｖ１〜Ｖ７と記す。）と 反転入力端子
の電位との大小間係の判定を行う。コンパレータＡ１〜
Ａ７の反転入力端子はスイッチＳ２７．Ｓ２８のいずれ
か一方がオンし、Ｖｒｅｆｌにつなげられるか、あるい
は接地される。Ｓ１〜Ｓ２６はスイッチで前述の実施例
と同様な動作を行う。前述の実施例と同様に０１〜ＣＩ
４による容量対と、コンパレータＡ１〜Ａ７． スイ
ッチＳ１〜Ｓ９．Ｓ２７、Ｓ２Ｂにより、３ビット並列
比較型Ａ／Ｄ変換回路を、Ｒ１−Ｒ８とスイッチｓｉｏ
〜Ｓ２６により３ビツト局部Ｄ／Ａ変換回路を構成する
。
以下実際のＡ／Ｄ変換の動作に沿って説明する。
前述の実施例と全く同じ動作でもってスイッチＳ１〜Ｓ
９により０１〜ＣＩ４からなる各容量対にアナログ信号
入力（以下Ｖｉｎと記す）がサンプリングされ、電荷が
蓄えられる各容量対に蓄えられる全電荷Ｑは、やはり、 Ｑ＝−２Ｃｖｉｎ・・・・・・・・・（２１）である。
９により０１〜ＣＩ４からなる各容量対にアナログ信号
入力（以下Ｖｉｎと記す）がサンプリングされ、電荷が
蓄えられる各容量対に蓄えられる全電荷Ｑは、やはり、 Ｑ＝−２Ｃｖｉｎ・・・・・・・・・（２１）である。
そしてスイッチＳ２８がオンし、コンパレータＡ１〜Ａ
７の各反転入力端子は接地される。
７の各反転入力端子は接地される。
次にスイッチＳ２６がオンし、スイッチＳ１０〜Ｓ１７
及びＳ２６の共通接続点の電位（以後ＶＡと記す。）を
グランド電位にする。さらに、スイッチＳ１〜Ｓ７がオ
フし、スイッチＳ８．Ｓ９はＶｉｎ側からＶＡ側に接続
される。
及びＳ２６の共通接続点の電位（以後ＶＡと記す。）を
グランド電位にする。さらに、スイッチＳ１〜Ｓ７がオ
フし、スイッチＳ８．Ｓ９はＶｉｎ側からＶＡ側に接続
される。
０１〜Ｃ１４からなる各容量対に蓄えられる全電荷はや
はり、再びサンプリングから行われるまで保持され、こ
の時各コンパレータの非反転入力端子の電位は、 Ｖｉ＝−Ｖｉｎ （ｉ＝１〜７）・ ・ ・ （２２
）である。したがって、コンパレータの出力により、Ｖ
ｉｎの正負を判定することが出来る。そして■ｉ ｎ＞
０であると判定されればスイッチＳ２６がオフし、５２
５，５１０がオンし、スイッチＳ１８〜Ｓ２５の共通接
続点の電位（以後ＶＢと記す。
はり、再びサンプリングから行われるまで保持され、こ
の時各コンパレータの非反転入力端子の電位は、 Ｖｉ＝−Ｖｉｎ （ｉ＝１〜７）・ ・ ・ （２２
）である。したがって、コンパレータの出力により、Ｖ
ｉｎの正負を判定することが出来る。そして■ｉ ｎ＞
０であると判定されればスイッチＳ２６がオフし、５２
５，５１０がオンし、スイッチＳ１８〜Ｓ２５の共通接
続点の電位（以後ＶＢと記す。
）とＶＡがそれぞれグランド電位と、Ｖｒｅｆｌに設定
され、以後前述の実施例と同じく、電荷再配分が開始さ
れ、Ａ／Ｄ変換が行われる。また、Ｖｉｎ＜Ｏであると
判定されればスイッチ５２８はオフスイッチＳ２７がオ
ンし、コンパレータＡ１〜Ａ７の各反転入力端子は、Ｖ
ｒｅｆｌに接続される。そして、スイッチＳ２６がオフ
、Ｓ１０゜Ｓ２５がオンし、ＶＡ、ＶＢの電位がそれぞ
れＶｒｅｆｌとグランド電位に設定され、電荷再配分が
開始される。電荷再配分が行われた後、■１〜■７は、 Ｖ １ ＝−Ｖ ｉ ｎ＋７／８Ｖｒ ｅ ｆ １ ・
・（２３）Ｖ２＝−Ｖ ｉ ｎ＋６／８Ｖｒ ｅ ｆ
１ ・・ （２４）Ｖ３＝−Ｖｉｎ＋５／８Ｖｒｅｆ
１ ・ ・ （２５）Ｖ７＝−Ｖｉｎ＋１／８Ｖｒｅｆ
１ ・ ・ （２６）てあり、各コンパレータＡ１〜
Ａ７はＶ１〜ｖ７とＶｒｅｆｌとの大小間係を判定する
。例えばコンパレータＡ１では、 Ｖｌ−Ｖｒｅｆ １＝−Ｖｉｎ＋７／８Ｖｒｅｆ１−’
Ｖｒｅｆｌ ＝Ｖｉｎ＋ （−１／８Ｖｒｅ ｔｌ） ・・・・・・ （２７） の正負を判定する。同様にコンパレータＡ２〜Ａ７ては
、 Ｖ２−Ｖｒ ｅ ｆ １＝−Ｖ ｉ ｎ＋ （−２／８
Ｖｒｅｔｌ） ・ ・ ・・ ・ （２８）Ｖ３−Ｖ
ｒ ｅ ｆ １＝−Ｖ ｉｎ＋ （−３／８Ｖｒｅｔｌ
） ・ ・ ・・ ・ （２９）Ｖ７−Ｖｒ ｅ ｆ
１＝−Ｖ ｉ ｎ＋ （−７／８Ｖｒｅｔｌ） ・
・ ・・ ・ （３０）の正負を判定する。そして以
下前述の実施例と同様にコンパレータＡ１〜Ａ７の出力
によりＲ１−Ｒ８とＳＩＯ〜Ｓ２６よりなる３ビツトの
局部Ｄ／Ａ変換回路を制御し、該局部Ｄ／Ａ変換回路に
より、０１〜Ｃ１４による容量対とコンパレータＡ１〜
Ａ７． スイッチＳ１〜Ｓ９．Ｓ２７．Ｓ２８からな
る３ビツトの並列比較型Ａ／Ｄ変換回路の基準入力電位
を与え、電荷再配分を行う事をくり返し、Ａ／Ｄ変換が
行われる。
され、以後前述の実施例と同じく、電荷再配分が開始さ
れ、Ａ／Ｄ変換が行われる。また、Ｖｉｎ＜Ｏであると
判定されればスイッチ５２８はオフスイッチＳ２７がオ
ンし、コンパレータＡ１〜Ａ７の各反転入力端子は、Ｖ
ｒｅｆｌに接続される。そして、スイッチＳ２６がオフ
、Ｓ１０゜Ｓ２５がオンし、ＶＡ、ＶＢの電位がそれぞ
れＶｒｅｆｌとグランド電位に設定され、電荷再配分が
開始される。電荷再配分が行われた後、■１〜■７は、 Ｖ １ ＝−Ｖ ｉ ｎ＋７／８Ｖｒ ｅ ｆ １ ・
・（２３）Ｖ２＝−Ｖ ｉ ｎ＋６／８Ｖｒ ｅ ｆ
１ ・・ （２４）Ｖ３＝−Ｖｉｎ＋５／８Ｖｒｅｆ
１ ・ ・ （２５）Ｖ７＝−Ｖｉｎ＋１／８Ｖｒｅｆ
１ ・ ・ （２６）てあり、各コンパレータＡ１〜
Ａ７はＶ１〜ｖ７とＶｒｅｆｌとの大小間係を判定する
。例えばコンパレータＡ１では、 Ｖｌ−Ｖｒｅｆ １＝−Ｖｉｎ＋７／８Ｖｒｅｆ１−’
Ｖｒｅｆｌ ＝Ｖｉｎ＋ （−１／８Ｖｒｅ ｔｌ） ・・・・・・ （２７） の正負を判定する。同様にコンパレータＡ２〜Ａ７ては
、 Ｖ２−Ｖｒ ｅ ｆ １＝−Ｖ ｉ ｎ＋ （−２／８
Ｖｒｅｔｌ） ・ ・ ・・ ・ （２８）Ｖ３−Ｖ
ｒ ｅ ｆ １＝−Ｖ ｉｎ＋ （−３／８Ｖｒｅｔｌ
） ・ ・ ・・ ・ （２９）Ｖ７−Ｖｒ ｅ ｆ
１＝−Ｖ ｉ ｎ＋ （−７／８Ｖｒｅｔｌ） ・
・ ・・ ・ （３０）の正負を判定する。そして以
下前述の実施例と同様にコンパレータＡ１〜Ａ７の出力
によりＲ１−Ｒ８とＳＩＯ〜Ｓ２６よりなる３ビツトの
局部Ｄ／Ａ変換回路を制御し、該局部Ｄ／Ａ変換回路に
より、０１〜Ｃ１４による容量対とコンパレータＡ１〜
Ａ７． スイッチＳ１〜Ｓ９．Ｓ２７．Ｓ２８からな
る３ビツトの並列比較型Ａ／Ｄ変換回路の基準入力電位
を与え、電荷再配分を行う事をくり返し、Ａ／Ｄ変換が
行われる。
本実施例では、電荷再配分を開始する前に、アナログ信
号入力Ｖｉｎの正負を判定し、その結果により、コンパ
レータの判定の基準電位を決めた後に電荷再配分による
Ａ／Ｄ変換を開始しているので、１つの基準電位Ｖｒｅ
ｆｌだけでもって−Ｖｒｅｆｌ〜Ｖｒｅｆ１間の両極性
のアナログ信号入力ＶｉｎのＡ／Ｄ変換を行う事ができ
るという利点がある。
号入力Ｖｉｎの正負を判定し、その結果により、コンパ
レータの判定の基準電位を決めた後に電荷再配分による
Ａ／Ｄ変換を開始しているので、１つの基準電位Ｖｒｅ
ｆｌだけでもって−Ｖｒｅｆｌ〜Ｖｒｅｆ１間の両極性
のアナログ信号入力ＶｉｎのＡ／Ｄ変換を行う事ができ
るという利点がある。
［発明の効果コ
以上説明したように本発明は、その容量値が重み付けさ
れた容量対と該容量対の共通電極側の電位と基準電位と
の大小関係を判定するコンパレータを一組とし、その（
２Ｍ−１）組と、コンパレータの出力を受けるデコード
回路及び容量対につながるスイッチ群からなるＭビット
の並列比較型Ａ／Ｄ変換回路と、該Ａ／Ｄ変換回路の出
力によって制御され、前記Ａ／Ｄ変換回路の基準入力電
位を提供する抵抗ストリングよりなる｛Ｍ× （Ｎ−１
））ビットのＤ／Ａ変換回路を有することにより、高精
度で、変換速度も高速な｛Ｍ×Ｎ）ビットのＡ／Ｄ変換
回路が実現できる効果がある。
れた容量対と該容量対の共通電極側の電位と基準電位と
の大小関係を判定するコンパレータを一組とし、その（
２Ｍ−１）組と、コンパレータの出力を受けるデコード
回路及び容量対につながるスイッチ群からなるＭビット
の並列比較型Ａ／Ｄ変換回路と、該Ａ／Ｄ変換回路の出
力によって制御され、前記Ａ／Ｄ変換回路の基準入力電
位を提供する抵抗ストリングよりなる｛Ｍ× （Ｎ−１
））ビットのＤ／Ａ変換回路を有することにより、高精
度で、変換速度も高速な｛Ｍ×Ｎ）ビットのＡ／Ｄ変換
回路が実現できる効果がある。
第１図は本発明の第１実施例の等価回路図、第２図は本
発明の第２実施例の等価回路図、第３図は従来の電荷再
配分型の局部Ｄ／Ａ変換回路をもつ逐次比較型のＡ／Ｄ
変換回路の等価回路図である。 ０１〜ＣＩ４．Ｃ２１〜Ｃ２７・・・容量、Ｒ１−Ｒ８
・・・・・・・・・・・・抵抗、Ａ１〜Ａ７．Ａｌｌ・
・・・・・・コンパレータ、Ｓ１〜Ｓ２８，５ＩＯＩ〜
５１０９・・スイッチ、Ｖｒｅｆｌ・・・・・・・基準
電位１、Ｖｒｅｆ２・・・・・・・基準電位２、Ｖｉｎ
・・・・・・・・・アナログ信号入力、１・・・・・・
・・・デコード回路及び制御回路、２・・・・・・・逐
次比較レジスタ及び制御回路。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 −
発明の第２実施例の等価回路図、第３図は従来の電荷再
配分型の局部Ｄ／Ａ変換回路をもつ逐次比較型のＡ／Ｄ
変換回路の等価回路図である。 ０１〜ＣＩ４．Ｃ２１〜Ｃ２７・・・容量、Ｒ１−Ｒ８
・・・・・・・・・・・・抵抗、Ａ１〜Ａ７．Ａｌｌ・
・・・・・・コンパレータ、Ｓ１〜Ｓ２８，５ＩＯＩ〜
５１０９・・スイッチ、Ｖｒｅｆｌ・・・・・・・基準
電位１、Ｖｒｅｆ２・・・・・・・基準電位２、Ｖｉｎ
・・・・・・・・・アナログ信号入力、１・・・・・・
・・・デコード回路及び制御回路、２・・・・・・・逐
次比較レジスタ及び制御回路。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 −
Claims (1)
- 【特許請求の範囲】 一方の電極が共通接続されその容量値が重み付けされた
容量対と該容量対の共通接続された電極側の電位と基準
電位との大小関係を判定するコンパレータを一組としそ
の（２＾Ｍ−１）組とコンパレータの出力を受けるデコ
ード回路、及び容量対につながるスイッチ群からなるＭ
ビットの並列比較型Ａ／Ｄ変換回路と、 該Ａ／Ｄ変換回路の出力によって制御され、前記Ａ／Ｄ
変換回路の基準入力電位を提供する抵抗ストリングより
なる｛Ｍ×（Ｎ−１）｝ビットＤ／Ａ変換回路とを有す
ることを特徴とする（Ｍ×Ｎ）ビットのＡ／Ｄ変換回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27661187A JPH01117523A (ja) | 1987-10-30 | 1987-10-30 | Ａ／ｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27661187A JPH01117523A (ja) | 1987-10-30 | 1987-10-30 | Ａ／ｄ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01117523A true JPH01117523A (ja) | 1989-05-10 |
Family
ID=17571855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27661187A Pending JPH01117523A (ja) | 1987-10-30 | 1987-10-30 | Ａ／ｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01117523A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5075688A (en) * | 1989-12-08 | 1991-12-24 | Mitsubishi Denki Kabushiki Kaisha | Binary signal generating circuit with parallel sample and hold circuits and common sampling switch |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60242727A (ja) * | 1984-02-13 | 1985-12-02 | インタ−シル，インコ−ポレ−テツド | アナログ・デイジタル変換器 |
| JPS61292420A (ja) * | 1985-06-20 | 1986-12-23 | Matsushita Electric Ind Co Ltd | Ａ／ｄ変換器 |
| JPS62237811A (ja) * | 1986-04-03 | 1987-10-17 | ブルツクトリ− コ−ポレ−シヨン | 高速高分解能アナログ・デジタル変換器 |
-
1987
- 1987-10-30 JP JP27661187A patent/JPH01117523A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60242727A (ja) * | 1984-02-13 | 1985-12-02 | インタ−シル，インコ−ポレ−テツド | アナログ・デイジタル変換器 |
| JPS61292420A (ja) * | 1985-06-20 | 1986-12-23 | Matsushita Electric Ind Co Ltd | Ａ／ｄ変換器 |
| JPS62237811A (ja) * | 1986-04-03 | 1987-10-17 | ブルツクトリ− コ−ポレ−シヨン | 高速高分解能アナログ・デジタル変換器 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5075688A (en) * | 1989-12-08 | 1991-12-24 | Mitsubishi Denki Kabushiki Kaisha | Binary signal generating circuit with parallel sample and hold circuits and common sampling switch |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06152420A (ja) | アナログ／ディジタル変換器 | |
| US10742228B2 (en) | Successive approximation register (SAR) analog to digital converter (ADC) with overlapping reference voltage ranges | |
| US5258761A (en) | High resolution charge-redistribution A/D converter | |
| JPS6161578B2 (ja) | ||
| US10461767B1 (en) | Successive approximation register (SAR) analog to digital converter (ADC) with switchable reference voltage | |
| JP2003198372A (ja) | アナログデジタル変換装置 | |
| US4618852A (en) | Monotonic A/D converter which minimizes circuitry for high order bit conversion | |
| JP3709640B2 (ja) | 電圧比較回路およびそれを用いたアナログ／ディジタル変換回路 | |
| JPH05110439A (ja) | アナログ・デジタル変換器 | |
| JP4242973B2 (ja) | 逐次比較型ａｄコンバータ及びそれを組み込んだマイクロコンピュータ | |
| JPH01117523A (ja) | Ａ／ｄ変換回路 | |
| JP2609239B2 (ja) | Ａ／ｄコンバータ及びａ／ｄコンバート方法 | |
| JPS6177430A (ja) | アナログ・デジタル変換器 | |
| JPH036126A (ja) | 高速アナログ―デジタル変換器 | |
| JP2002533973A (ja) | 容量性フラッシュアナログ−ディジタル変換器用電子回路 | |
| JPS60102024A (ja) | アナログ・デイジタル変換方式 | |
| JPH09214344A (ja) | アナログデイジタル変換回路及びデイジタルアナログ変換回路 | |
| JPH08116258A (ja) | アナログデジタル変換回路 | |
| JP2548207B2 (ja) | Ａ／ｄ変換器 | |
| KR100339542B1 (ko) | 고속 아날로그/디지털 변환기 | |
| JPH08237125A (ja) | アナログ−デジタル変換器 | |
| JPS61236218A (ja) | Ａ／ｄ変換回路 | |
| JPH065820B2 (ja) | アナログ・デジタル変換器 | |
| JPH02278918A (ja) | Ａ／ｄコンバータ及びそれを備えたマイクロコンピュータ | |
| JPH1188171A (ja) | Ａ／ｄ変換器 |