JPS62237811A - 高速高分解能アナログ・デジタル変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は未知のアナログ信号の振幅を二進コード化形態
の複数個の信号へ変換する装置に関するものである。本
発明は、特に、未知のアナログ信号の振幅をこの様な二
進コード化信号へ正確で且つ信頼性のある変換を与え且
つ最小時間でこの様な変換を与える装置に関するもので
ある。

二進コード化信号をこの様な二進コード化信号に対する
振幅コーディングを持ったアナログ信号へ変換するより
も既知のアナログ信号の二進コード化形態での複数個の
信号へ変換することの方がかなり困難であることがかな
り前から認識されていた。この困難性は異なった態様で
表れている。

例えば、正確なアナログ信号の振幅の二進コード化形態
での複数個の信号への正確且つ信頼性のある変換を提供
することは困難である。又、この様な変換を最小時間で
与えることも困難である。未知のアナログ信号を最小時
間で複数個の二進信号へ正確に且つ信頼性を持って変換
することは特に困難である。

正確で信頼性があり且つ高速の満足のいくアナログ・デ
ジタル変換器を得る為に数十年の間広範な研究及び開発
がなされてきた。この努力は、特に最近において増長さ
れている。何故ならば、多様な事務的及び技術的な適用
に対してコンピュータ及びデータ処理システムが広く採
用されることとなったからである。例えば、実時間ベー
スでアナログ制御が与えられねばならない幾つかの適用
において、該制御器の変動はデジタルを基礎として決定
される。その結果、この様な適用において。

制御器の動作から発生するアナログエラー信号は制御器
の爾後の変動を決定することが可能である為に、複数個
の二進コード化信号へ変換されねばならず、且つこれら
の信号はデータ処理システムによって処理されねばなら
ない。

正確で高速で信頼性のあるアナログ・デジタル変換器を
提供する為に数十部の期間に渡る努力にも拘らず、現在
使用されている満足のいくアナログ・デジタル変換器は
、それらと関連するデータ処理システム程高速でも正確
でも信頼性がある分けでもない。その結果、現在使用さ
れている高分解能（１２ビット以上）のアナログ・デジ
タル変換器はデータ処理システムの速度を著しく制限し
ている。

本発明は１以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、現在使用されている
アナログ・デジタル変換器と相対的に明確に進歩した高
分解能のアナログ・デジタル変換器を提供することを目
的としている。本発明の変換器は正確で且つ信頼性があ
り且つ現在使用されている高分解能変換器よりも著しく
高速である。更に、本変換器は本質的に単調的であり且
つ直線的及び微分エラーは最小である。本発明の変換器
は従来技術と比較してその他の利点を提供するものであ
り、それらは本明細書を全体の記載中に説明されている
。

従来技術において、変換器が既知の二進信号の分解能を
高々１２二進ビット与える場合、その変換器は動作速度
が遅い。本発明は高々１６二進ビツト又はそれ以上の分
解能を提供し、且つ従来の変換器の動作速度よりも著し
く高速の変換器を提供するものである。

本発明の１実施例において、アナログ信号は振幅におい
てデジタル・アナログ（Ｄ／Ａ）変換器からの信号と比
較される。本変換器は単調的とすることが可能であり且
つ繰返し関係を持ったサブセットを画定する為にマトリ
クス関係に接続した複数個のスイッチから少なくとも部
分的に形成することが可能である。利得を調節可能な増
幅器が振幅比較を表す振幅を持った差信号を発生する。

フラッシュ変換器が該差信号を二進信号へ変換する。こ
れらの二進信号は修正され且つＤ／Ａ変換器へ帰還され
てＤ／Ａ変換器から該アナログ信号の振幅に近似した振
幅を持った出力信号を得る。

未知のアナログ入力信号の複数個の逐次近似をこの様に
して与えることが可能である。これらの近似の少なくと
も１つにおいて、増幅器の利得を増加させて差信号の利
得を増加させることによって近似の感度を増加させるこ
とが可能である。これらの近似において、フラッシュ変
換器からの二進信号がＤ／Ａ変換器へ帰還される前に、
それらは増幅器利得における増加に関連する係数だけ二
進有意性において下方向ヘシフトされる。

該フラッシュ変換器は複数個の比較器から形成すること
が可能であり、各比較器は該増幅器出力信号が個別的な
電圧増分内の振幅を持っているか否かを表すべく構成さ
れており且つ接続されている。これらの比較器の１つは
、他のものよりも一層精密であり、成る近似、特に最終
の近似において未知のアナログ信号とデジタル・アナロ
グ信号との間の振幅差の符号を精密に表すことが可能で
ある。

差信号が二進信号へ変換されると、より有意性の低い付
加的な二進信号を包含させることあ可能である。この付
加的な二進信号は、該二進差信号の最小桁ビットよりも
１つの二進デジットだけ有意性が低い（１／２の係数）
。この付加的な二進信号は該二進差信号を修正しくそれ
に加算され）で未知のアナログ信号を近接して近似する
上でＤ／Ａ変換器の制御を容易とさせている。

本発明に基づいて構成されるアナログ・デジタル変換器
は本質的に従来技術と比較して有利であり、アナログ信
号の振幅を二進コード化形態の複数個の信号へ正確に、
高速で且つ信頼性を持って変換させる。本発明に基づく
アナログ・デジタル変換器は又、１９８５年７月１５日
に出願した米国特許出願筒７５５．１７０号、「デジタ
ル及びアナログ値間の変換装置（Ａｐｐａｒａｔｕｓ　
ｆｏｒ　Ｃｏｎｖｅｒｔｉｎｇ　Ｂｅｔｗｅｅｎ　Ｄｉ
ｇｉｔａｌ　ａｎｄ　Ａｎａｌｏｇ　Ｖａｌｕｅｓ）Ｊ
に開示されているデジタル・アナログ変換器を具備する
ことにより一層効果的なものとなる。

以下、添付の図面を参考に１本発明の具体的実施の態様
に付いて詳細に説明する。

第１図は、本発明の実施例に包含される幾つかのステー
ジを示している。本実施例は、大略１０及び１２で夫々
示した２つの異なった変換器を有している。これらの変
換器１０及び１２の各々は。

マトリクス関係に接続した複数個のスイッチを有するこ
とが可能である。変換器１０は、多数の異なった態様で
構成することが可能である。変換器１０は又、米国特許
出願筒３８３，５４４号及び第５５３，０４１号に開示
した種々の実施例の構成とすることが可能である。変換
器１２は、必ずしもというわけではないが好適には、米
国特許出願筒５５３，０４１号及び第７５５，１７０号
に開示される実施例と類似した態様で構成することが可
能である。これらの両出願は１ｌｅｎｒｙ　Ｋａｔｚｅ
ｎｓｔｓｉｎ単独の発明であり１本願出願人へ譲渡され
ている。

変換器１０及び１２の各々は、好適には二進信号によっ
てコード化されているデジタル値をアナログ形態へ変換
する。これらの二進信号は、夫々、二進「１」及び二進
「０」を表す第１及び第２論理レベルを持つことが可能
である。変換器１０は、比較的低い二進有意性の二進信
号の論理レベルをアナログ形態へ変換させ、且つ変換器
１２は比較的高い二進有意性の二進信号の論理レベルを
アナログ形態へ変換させる。

第１図に示した変換器１０は、変換器からの出力電圧の
大きさによって表される如く、３つの二進ビットをアナ
ログ形態へ変換させる。これらの二進ビットは最小二進
有意性の３つの二進ビットである。然し乍ら、理解され
る如く、変換器１０は任意の所望数の二進ビットをアナ
ログ形態へ変換することが可能である。

同様に、第１図に示した変換器１２は、変換器からの出
力電流の大きさによって表される如く。

３つの二進ビットをアナログ形態へ変換する。これらは
最大二進有意性の３つのビットである。然し乍ら、理解
される如く、変換器１２は任意の所望数の二進ビットを
アナログ形態へ変換することが可能である。

二進形態にコード化されたデジタル値の３つの最小有意
性ビットを表すべくコード化された信号がライン１４を
介して第１図中のデコーダ１６内へ導入される。デコー
ダ１６は従来の構成を有するもので良い。デコーダ１６
は複数個の通常開いたスイッチ１８，２０，２２，２４
，２６，２８゜３０．３２へ動作上結合されている。ス
イッチ１８乃至３２（偶数のみ）は、抵抗３４乃至４８
（偶数のみ）等の複数個のインピーダンスによって構成
された分圧回路へ接続されている。抵抗３４乃至４８（
偶数のみ）は、電圧源５０等の第１基準電位と接地５２
の如き第２基準電位との間に接続されている。

デコーダ１６は、ライン１４上の二進信号を変換して出
力の１つの上に論理レベル出力を発生する様に動作する
。次いで、スイッチ１８乃至３２（偶数のみ）の１つが
二進信号値に従ってデコーダ１６によって閉成される。

例えば、スイッチ１８はｒＯＪの値に対して閉成され、
スイッチ２４は「３」の値に対して閉成され、且つスー
Ｃツチ３０は「６」の値に対して閉成される。電圧源５
０からの電圧が例えば１．６ｖの如き第１基準電圧を供
給し、接地電圧はスイッチ１８の閉成によってスイッチ
１８を介して出力ライン５６へ導入され、０．６Ｖの電
圧がスイッチ２４の開成によってライン５６へ導入され
、且つ１．２ｖの電圧がスイッチ３ｏの閉成によってラ
イン５６へ導入されると仮定する。

変換器１０からの出力ライン５６は、変換器１２内のダ
ブルポールスイッチ６２の一方のコンタクトへ接続され
ている。スイッチ６２のポール６２Ａは変換器１２内の
補完ライン５８へ接続されており、且つそのポールは出
力ライン５６か又は接地５２の如き第２基準電圧へ接続
されている第２コンタクトのいずれかへ接続させること
が可能である。変換器１２は又活性化ライン６ｏを有し
ており、該活性化ライン６０はダブルポールスイッチ６
２の他方のポール６２Ａへ接続されている。

ポール６２Ａの一方のコンタクトは接地５２の如き第２
基準電圧へ接続されており、且つポール６２Ａの他方の
コンタクトは第１基準電圧の供給源５０へ接続されてい
る。変換器１２のエネルギ格納放出ライン６４は接地５
２の如き第２基準電圧を受け取る。

変換器１２は、大略６５で示したマトリクスを有してお
り、該マトリクスは複数個のスイッチから形成されてい
る。マトリクス６５は第２図に詳細に示しである。マト
リクス６５からの出力端子はコンデンサ６６乃至８０（
偶数のみ）の如きエネルグ格納部材へ接続されている。

これらのコンデンサの幾つかのみを第１図中に示してあ
り、全部を第２図に示しである。コンデンサ６６乃至８
０（偶数のみ）の選択したものにおける電荷は第１図中
のライン８２へ導入される。

マトリクス６５は、第１図においてライン８４を介して
マトリクス６５へ導入される二進信号の論理レベルによ
ってコード化される段階的に増加する値に対して、コン
デンサ６６乃至８０（偶数のみ）の逐次的なものを活性
化ライン６０へ接続させる様に構成されている。ライン
６０へ接続されている容量は、該ラインがポール６２Δ
によって第１基準電圧の供給源５０へ接続される時にこ
の様なライン上に発生される電圧によって充電される。

その結果、マトリクス６５及び容量を介してライン８２
へ電圧源５０から通過する出力電流は、その値が、ライ
ン８４内の二進信号の論理レベルによってコード化され
る最大桁ビットに対応する大きさを持っている。

ライン８４内の二進信号によって表される全ての値に対
して、コンデンサ６６乃至８ｏの特定の１つが補完ライ
ン５８へ接続される。この特定のコンデンサは、ライン
８４内の二進信号の論理レベルによってコード化される
増加する値に対してライン６ｏへ次に接続されるべきも
のである。この特定のコンデンサは、ポール６２Ｂが該
コンデンサをライン５６上の電圧へ接続させる時に充電
され、且つこの電荷は出力ライン８２へ導入される。そ
の結果、出力ライン８２は、各場合に、ライン１４及び
８４における二進信号の論理レベルによってコード化さ
れるアナログ値に対応する大きさを持った電圧を供給す
る。

スイッチ６２は、周期的に動作して、該スイッチの２つ
のポールを第１図中の該スイッチの下部コンタクトに対
して位置させ且つ次いで第１図中の該スイッチの上部コ
ンタクトに対して位置させる。スイッチ６２の２つのポ
ールが該スイッチの下部コンタクトと係合すると、容量
６６乃至８０（偶数のみ）の全てが該スイッチを介して
接地５２の如き第２基準電位へ放電する。次いで、リセ
ットライン９０上のリセット信号を活性化させることに
よって増幅器１８０がリセットされ、且つデジタル・ア
ナログ変換器の出力ライン１８８が強制的に第２基準電
位５２近傍の電圧とされる。

次いで、リセット信号を脱活性させ且つ次いでスイッチ
６２のポールが第１図における該スイッチの上部コンタ
クトと係合する。ライン８４上の二進信号によって選択
される特定の容量６６乃至８０（偶数のみ）は活性化ラ
イン６０へ接続され且つ第１ＪＪＩｉＡ源５０からの電
圧によって充電される。同時に、特定の補間容量がライ
ン５Ｇ上の信号電圧に従って充電される。次いで、ライ
ン８２は、ライン１４及び８４上の二進信号の論理レベ
ルによってコード化されるアナログ値に対応する大きさ
を持った電圧を発生する。

マトリクス６５の好適実施例を第２図に示しである。マ
トリクス６５は、補間ライン５８、活性化ライン６０．
及び放電ライン６４を包含している。マトリクス６５は
、又、複数個のダブルポールスイッチ１００乃至１２６
（偶数のみ）を有している。スイッチ１００及び１０２
は第１サブセツトを構成するものと考えることが可能で
あり、スイッチ１０４，１０６，１０８，１１０は第２
サブセツトを構成するものと考えることが可能であり、
スイッチ１１２乃至１２６（偶数のみ）は第３サブセツ
トを構成するものと考えることが可能である。スイッチ
の各サブセットは、ライン８４の個々のものから、個々
の二進有意性を持った二進信号の論理レベルを受け取る
。スイッチ１００及び１０２は、他のサブセットにおけ
るスイッチによって受け取られる二進信号よりも低い二
進有意性を持った二進信号の論理レベルを受け取り、且
つスイッチ１０４，１０６，１０８，１１０はスイッチ
１１２乃至１２６（偶数のみ）によって受け取られる二
進信号の論理レベルよりも低い二進有意性を持った二進
信号の論理レベルを受け取る。理解される如く、各サブ
セットにおけるスイッチ数は、そのサブセットへ導入さ
れる二進信号の二進有意性に直接的に比例している。

第２図に示したスイッチは機械的なものである。

然し乍ら、理解される如く、これらのスイッチはソリッ
ドステートのものとすることが可能である。

例えば、スリッドステートのスイッチを使用する変換器
の実施例は、米国特許出願筒３８３，５４４号及び第５
５３，０４１号に開示しである。ソリッドステートスイ
ッチを使用する場合、スイッチ１００乃至１２６（偶数
のみ）の各々を一対のスイッチで置換することが可能で
ある。実際に。

スイッチ１００乃至１２６（偶数のみ）の各々は一対の
ものと考えることが可能であり、可動コンタクトと一方
のポールが該対内の１つのスイッチを構成し且つ該可動
コンタクトと他方のポールが該対内の他方のスイッチを
構成していると考えられる。

スイッチ１００の一方のコンタクトはライン６４と共通
しており、スイッチ１００内の他方のコンタクトはライ
ン５８と共通している。同様に、スイッチ１０２内の一
方のコンタクトはライン６０と共通しており且つ該スイ
ッチ内の他方のコンタクトはライン５８と共通している
。スイッチ１００の可動ポールからスイッチ１０４及び
１０６の第１コンタクトへの接続がなされている。同様
に、スイッチ１０２の可動ポールからスイッチ１０８及
び１１０の第１コンタクトへの接続がなされている。

スイッチ１０４の第２コンタクトはライン６４へ接続さ
れており、且つスイッチ１０６の第２コンタクトはライ
ン６０へ接続されている。スイッチ１０８の第２コンタ
クトからライン６４へ又スイッチ１１０の第２コンタク
トからライン６０へ対応して接続がなされている。スイ
ッチ１０４゜１０６．１０８，１１０の可動ポールは夫
々スイッチ１１２及び１１４の第１コンタクトへ、スイ
ッチ１１６及び１１８の第１コンタクトへ、スイッチ１
２０及び１２２の第１コンタクトへ、スイッチ１２４及
び１２６の第１コンタクトへ接続されている。

′　　スイッチ１１２，１１６，１２０，１２４の第２
コンタクトは、ライン６４へ接続されており、且つスイ
ッチ１１４，１１８，１２２，１２６の第２コンタクト
はライン６０へ接続されている。

スイッチ１１２乃至１２６（偶数のみ）の可動ポールは
夫々コンデンサ６６乃至８０（偶数のみ）の第１端子へ
接続されている。第２図に示される如く又第３図からも
理解される如く、コンデンサ６６乃至８０（偶数のみ）
は夫々記号■（乃至Ａで示しである。

スイッチ１００乃至１２６（偶数のみ）の可動ポールの
第２図に示した位置は、該可動ポールが動作して該スイ
ッチへ導入された二進信号が論理レベル「０」を持った
時である。ライン８４を介してスイッチ１００乃至１２
６（偶数のみ）へ導入される二進信号の論理レベルが二
進「１」を表すべくコード化される場合、該スイッチの
可動ポールが第２図中の下部コンタクトとの係合から第
２図中の上部コンタクトとの係合へ移動する。

スイッチ１００・乃至１２６（偶数のみ）の可動コンタ
クトが第２図中に示した位置にある場合、コンデンサ６
６乃至８０（偶数のみ）のいずれかと活性化ライン６０
との間には接続が確立されない。その結果、ライン６０
上の電圧によってコンデンサ６６乃至（偶数のみ）のい
ずれもが充電されることはない。このことは、ライン８
４へ導入される二進信号の論理レベルに従って「０」の
二進値に対応する。然し乍ら、補間ライン５８と。

スイッチ１０２と、スイッチ１１０と、スイッチ１２６
と、容量８ｏとを包含して接続が確立される。次いで、
第１図中のスイッチ６２のポールが上部コンタクトへ移
動されると、このことは容量８０をして補間ライン５８
上の電圧に依存するレベルへ充電させ、この電圧はポー
ル６２Ｂを介して第２マトリクス出カライン５６から受
け取られる。その結果、変換器１０ヘライン１４（第１
図）を介して導入される二進信号の論理レベルによって
コード化されるアナログ値に従って第１図中のライン８
２へ信号が導入される。

第１図中のライン８４へ導入される二進信号の論理レベ
ルによってコード化されるデシマル即ち１０進数値が「
１」又はｒｏｏＩＪ　　（最小桁の二進ビットは右側で
ある）の値を持っている場合、このことは、スイッチ１
００及び１０２の可動アームを第２図において該スイッ
チの上部コンタクトと係合する位置へ移動させる。従っ
て、活性化ライン６０と、スイッチ１０２と、スイッチ
１１０と、スイッチ１２６と、容量８０とを包含して接
続が確立される。第１図中のスイッチ６２のポールが上
部コンタクトへ移動すると、このことは容量８０を第１
図中のライン５０上の第１基準電圧と等しい値へ充電さ
せる。

同時に、補間線５８と、スイッチ１００と、スイッチ１
０６と、スイッチ１１８と、容量７２とを包含して接続
が確立される。従って、容量７２は、補間ライン５８上
の電圧に依存する値へ充電される。容ｒｉ８０及び７２
内の電荷は第１図中のライン８２へ導入されるので、ラ
イン８２へ供給される全電荷、従って第１図中の積分用
増幅器出力ライン１８８上の電圧は、第１図中のライン
１４及び８４における二進信号の論理レベルによってコ
ード化されるアナログ値を表している。

同様に、１０進数の「２」　（第１図中のラインＳ上上
の二進ｒｌＪの論理レベルによってコード化される二進
「０１０」）の場合、スイッチ６２Ａが動作されて活性
化ライン６０を付勢すると。

第１基準電圧源５０及び活性化ライン６ｏを包含する回
路を介して、容量８０及び７２が充電される。同時に、
コンデンサ７６がライン５８へ接続され、出力ライン５
６からポール６２Ｂを介して受け取られる電圧に依存す
るレベルへ充電される。

第３図は、ライン８４上の二進信号の論理レベルによっ
てコード化される各アナログ値に対してライン６０及び
５８へ夫々接続されている容量を示している。第３図か
ら理解される如く、ライン８４へ導入される二進信号の
論理レベルは第３図中の最初の３つの縦列内に表示しで
ある。これらの二進信号のアナログ有意性はこれらの縦
列の各々の上部に示しである。残りの縦列（最後の縦列
を除いて）は、容量６６乃至８０（偶数のみ）の動作状
態を表しており、これらの容量は夫々第２図中のこれら
の容量に対して示した記号に対応して記号ｒＨＪ乃至「
Ａ」によって第３図中に表示しである。第３図中の最後
の縦列は、ライン８４上の二進信号の論理レベルによっ
てコード化される各１０進数値に対して補間ライン５８
へ接続されるべき容量の特定のものを示している。

第３図から理解される如く、２つの対角線１３０及び１
３２が示されている。ライン１３０の左側に示した容量
は、異なった１０進数値に対して活性化ライン６０へ接
続されるものを表している。

ライン１３０及び１３２の間に分離されている容量は、
各アナログ値に対して補間ライン５８へ接続されるもの
を示している。これらの容量は、第３図中の再度の縦列
内に示しであるものに対応している。理解される如く、
各アナログ値に対して補間ライン５８へ接続される容量
は、ライン８４上でコード化される二進信号の論理レベ
ルによって表さ九るアナログ値が増加する時に活性化ラ
イン６０へ次に接続されるべきものである。

上に開示した装置は成る重要な利点を持っている。これ
らの利点の１つは、各場合に補間ライン５８へ接続され
る容量は、ライン１４及び８４内の二進信号の論理レベ
ルによってコード化された増加する値に対して活性化ラ
イン６０へ次に接続されるべきものと同一であるという
事実から得られる。その為に、１つの二進ビットだけ入
力デジタルコードにおける増加に対応してライン８２へ
供給される電荷は補間ライン５８へ以前接続されていた
ものと同一の１つのコンデンサによって決定される。こ
のことは、第１図においてライン８２上の電荷信号内に
発生されるエラーを最小としている。これらの利点は、
本発明に基づいて構成された変換器の単調性を向上させ
ており、且つ変換器における積分及び微分直線性エラー
を最小とすることに貢献している。

本発明の別の重要な特徴は、変換器１２内の容量６６乃
至８０（偶数のみ）は、集積回路チップ上で実質的に同
一のレイアウトを取り、従って同一の値である。このこ
とは、各アナログ値に対し補間ライン５８へ接続される
容量は同一の値を持つという事実に鑑み特に重要である
。更に、容量６６乃至８０（偶数のみ）は段階的に増加
する値に対して活性化ライン８２へ個別的に接続される
。

値が段階的に即ち漸進的に増加すると、ライン８２へ以
前から接続されている容量はライン８２へ接続されたま
まであり、且つ付加的な容量あライン８２へ接続される
。このパラグラフにおいて説明した特徴は、ライン８２
上の信号が単調であり。

且つライン８２上の信号の大きさが変化する時に発生さ
れる過渡状態が最小であることを確保している。

前のパラグラフで説明した利点に鑑み、第１図における
積分用増幅器１８０の如き従来の増幅器を使用して、変
換器１０及び変換器１２からの充電信号をアナログ電圧
へ変換させることが可能である。更に、抵抗３４乃至４
８（偶数のみ）によって形成される抵抗ラダーの如き変
換器１０の部品の精度における許容可能な逸れは、従来
技術の対応する装置におけるよりも一層緩和されている
。

例えば１本発明に基づいて構成された装置が１６個の二
進ビットで動作する場合、変換器１２は多数のビット、
例えば１０最大桁二進ビット等で動作することが可能で
あり、且つ変換器１０は残りの数のビット、例えば６個
の最小桁二進ビットで動作することが可能である。この
様な状況下において、第１図中の抵抗３４乃至４８（偶
数のみ）は、高々２％値が逸れても、本発明装置の単調
性を維持することが可能である。抵抗の様な部品におい
て高々２％の逸れを許容可能であるから、これらの抵抗
を低コストのモノリシック技術を使用して製造すること
が可能であり、その場合にも、本発明を構成する装置に
おいて単調性を維持し且つ積分及び微分エラーを低く抑
えることが可能である。抵抗３４乃至４８（偶数のみ）
は多数のタップを具備する単一の抵抗と考えることが可
能であるので、この様な逸れの限界内に抵抗を設けるこ
とは比較的容易である。

第１図及び第２図に示した変換器は又その他の重要な利
点を持っている６例えば、変換器１２は変換されるべき
１６ビツトの全体の内１０個の最大桁ビットのみを変換
すれば良いので、変換器を　゛単一の集積回路チップ上
に配置することが可能である。変換器１２内の最小数の
ビットの変換が望ましい、何故ならば、変換器内のスイ
ッチ数は、変換器によってデ゛コードされるべき各付加
的な二進ビットに対して略倍となるからである。

理解される如く、第１図中のライン８２上の出力は電荷
である。精密電流出力よりも、特に０ＭＯ８技術で形成
された部品を具備する集積回路チップ上において、精密
電荷出力を供給するほうがより容易であるから、電流の
形層よりも電荷の形態で出力を供給する方が望ましい。

第１図内のリセットライン９０において、増幅器１８０
の入力端子と出力端子との間にスイッチ１８２が接続さ
れている。コンデンサ１８４の一方の端子は増幅器１８
０の入力端子へ接続されており、且つコンデンサ１８４
の第２端子はスイッチ１８６の可動アームへ接続されて
いる。スイッチ１８６の一方の静止コンタクトは、接地
５２等の基準電位と共通であり、且つスイッチ１８６の
他方の静止コンタクトは増幅器１８０の出力端子及びラ
イン１８８と共通である。

スイッチ１８２の可動アームが該スイッチの静止コンタ
クトと係合し且つスイッチ１８６の可動アームが該スイ
ッチの下部静止コンタクトと係合すると、第１図中の容
量１８４の左右の端子は。

接地５２等の基準電位とライン８２上の増幅器オフセッ
ト電圧との間の差に対応する電圧差を持っている。スイ
ッチ１８２が開成され且つ以前には該スイッチの下部静
止コンタクトに係合していたスイッチ１８６の可動アー
ムが上方へ移動されて第１図中の出力ライン１８８８と
電気的に連続となったと仮定する。容量１８４に蓄積さ
れた電位は、この様な状況下においては変化しない。然
し乍ら、容量１８４の左端子上の電位は増幅器１８０の
オフセット電圧へ駆動され、且つアナログ出力ライン１
８８上の電圧は、容量１８４内に前に格納されていた電
圧だけライン８２上の電圧から異なる。容量１８４内に
蓄積される電圧は増幅器１８０のオフセット電圧であり
且つこの蓄積された電圧は変化していないから、理解す
べきことであるが、アナログ出力ライン１８８上の電圧
は接地５２等の基準電位へ極めて正確に駆動される。

該増幅器オフセット電圧は、従って、出力ライン１８８
から除去されている。このことは、本発明に基づいて構
成されたアナログ・デジタル変換器が増幅器人力８２に
おいて電荷信号の正確な増幅を含むことを確保する上で
重要である。

第４図は、未知のアナログ信号とデジタル・アナログ変
換器信号との間の振幅差を可変感度を持ったアナログ出
力へ変換させる装置を概略示している。第４図に示した
装置において、変換されるべき未知のアナログ信号はラ
イン２００上に与えられる。このアナログ信号は、コン
デンサ２０２等のエネルギ格納部材のバンクによって電
荷信号へ変換させることが可能である。コンデンサ２０
２内の電荷は、スイッチ２０３のアームをライン２００
と連続的なコンタクト２０３Ａからライン２０１と連続
的なコンタクト２０３Ｂへ移動された時にライン２０４
へ導入される。ライン２０１はコンデンサ２０２を放電
させる為に、接地５２等の基準電位へ接続される。

ライン２０４内の電荷信号は、回路１０及び１２の者に
対応する実施例からライン２０６上に与えられる電荷信
号と結合される。回路１０及び１２に対応する実施例は
第４図に示してあり、破線２０８で示したＤ／Ａ変換器
ブロック内に結合されている。理解される如く、変換器
１０及び１２に対応する実施例とは別のタイプの変換器
も変換器２０８内において使用することが可能である。

第１図内の増幅器１８０に対応する増幅器２１０（第４
図）は、その出力端子上に、回路２０２及び２０８から
の電荷出力間の差に比例する振幅を持った信号を発生す
る。増幅器２１０は、電圧出力と相対的な電荷入力にお
いて調節可能な利得を持つことが可能である。増幅器２
１０の利得は、二進コード化利得制御バス２７８を動作
することによって調節されて、回路２１７内において出
力ライン２１８へ接続すべきコンデンサ数を選択する。

回路２１７及び利得制御バス２７８は、最大桁二進デジ
ットに対する第１図中の回路１２及び制御バス８４と同
一の態様で構成し且つ動作させることが可能である。

回路２１７及び増幅器２１０内のオフセット補償のリセ
ットは、スイッチ２１２及び２１６によって与えること
が可能である。スイッチ２１２は。

第１図中のスイッチ１８２の場合と同様に、増幅器２１
０の入力端子及び出力端子間に接続されている。第４図
中に大略２１４で示したコンデンサは、第１図中のコン
デンサ６６乃至８０（偶数のみ）に対応している。スイ
ッチ２１６は第１図のスイッチ６２Ａに対応する。増幅
器２１０からの出力はライン２１８へ導入される。従っ
て、ライン２１８は、第４図に示したシステムの可変感
度アナログ出力（Ｖｏｕｔ）を供給する。このシステム
は、ブロック２８０で示してあり、該ブロックは第５図
中には破線で示しである。

本発明に基づいて構成された変換器における付加的なス
テージを第５図中にブロックで示しである。第５図に示
した実施例において、ブロック２８ｏはＤ／Ａ変換器２
０８（破線で示しである）を有しており、該Ｄ／Ａ変換
器２０８は第１図中の回路１０及び１２に対応する付加
的な実施例を有している。第５図の回路１０は、最小桁
の二進ピッドを表す二進信号に応答し、且つ回路１２は
増加した有意性の二進ビットを表す二進信号に応答する
。

第５図の回路１０及び１２に対応する実施例は、夫々、
制御ラッチ配列２３４及び２３６を介して、アダー２４
０からの二進信号を受け取る。制御ラッチ配列は、アダ
ー２４０の二進信号の論理レベルに従って第５図の回路
１０及び１２の実施例におけるスイッチの動作を制御す
る。制御ラッチ２３４及び２３６を介して通過する信号
はアダー２４０のｒＢＪ六力２４２へ導入される。アダ
ー２４０への「Ａ」入力は又デコーダリードオンリメモ
リ（ＲＯＭ）２４８からライン２４５を介して符号ビッ
トを受け取る為に又シフトレジスタ２４６からバス２４
７を介して二進データ出力を受け取る為に与えられる。

入力２４２及び２４４からの信号が本発明を構成するア
ナログ・デジタル変換器の動作の各サイクルにおいてア
ダー２４０内に加算されて、回路１０及び１２に対応す
る実施例の制御の為に二進コード化信号を供給する。こ
れらの信号は又Ａ／Ｄ変換器出力ワードを有している。

これらの信号はバス上に発生される。

デコーダＲＯＭ２４８が大略２５０を付した破線で示し
たフラッシュ変換器（ｆｌａｓｈ　ｃｏｎｖｅｒｔｅｒ
）内に設けられている。該フラッシュ変換器２５０は、
比較器及びゲート２５２を有している。後に詳細に説明
する如く、フラッシュ変換器２５０は。

第４図中のライン２０４及び２０６上の信号の振幅間の
差異の表示を二進コード化形態で供給する複数個の信号
を発生する。

ライン２４７上のデータ出力はロード制御ライン２５６
上の信号によってシフトレジスタ２４６内ヘロードされ
る。ロード制御ライン２５６上の信号は、制御論理２９
０によって発生される。シフトレジスタ２４６内のデー
タは、シフトクロックライン２５８上にシフトクロック
が発生する毎に右ヘシフトされる（二進有意性が減少さ
れる）。

この様な各シフトの間、ライン２４５上の符号ビットは
シフトレジスタの直列データ人力りに存在する。この入
力は各シフトクロックパルスの後にシフトレジスタ内の
最大桁ビットの状態を決定する。シフトされた出力はシ
フトレジスタデータ出力バス２４７を介してアダー２４
０の人力２４４へ供給される。

ライン２５８上のシフトクロックパルスはインバータ２
６３を介して（ａ）論理比較器２６２と、（ｂ）クロッ
クライン２６４と、（Ｃ）シフトゲートライン２６６と
へ接続されている入力端子を持ったｒＡＮＤＪ回路２６
０によって発生される。ライン２６４は制御論理２９０
からのクロック信号を供給する。ライン２６６は、ライ
ン２０６上の電荷信号の振幅をライン２０４上の電荷信
号の振幅と比較する各逐次的サイクルにおいて、ライン
２５８上にシフトクロック信号を発生する為にライン２
６４上のクロック信号をｒＡＮＤＪ回路２６０が通過さ
せる特定の時間を制御するゲート動作信号を供給する。

論理比較器２６２は、シフトカウンタ２７０内のカウン
トをアダー２７２内の信号によって表されるカウントと
比較する。アダー２７２は一対の入力２７４及び２７６
から信号を受け取る。入力２７４（第５図においてＢ入
力として表しである）が利得制御バス２７９上の信号を
受け取るべく接続されている。これらの信号は、増幅器
２１０内に与えられる利得における増加（利得１からの
）の２を基数とした対数（ｌｏｇ２）を表している。ア
ダー２７２へのＡ及びＢ入力はアダー２４０へのＡ及び
Ｂ入力とは異なっている。

入力２７６（第５図において六入力として示しである）
はシフトライト（ＳＡＲ）カウンタ２８０からの信号を
受け取る。カウンタ２８０は、各変換サイクルの開始時
にリセットライン２８６上のパルスによってリセットさ
れる。このリセットパルスは制御論理２９０によって発
生される。本変換器の後の近似サイクルの間、このカウ
ンタは１のカウントによってカウントアツプ乃至はイン
クリメントされる。ＳＡＲカウンタパルスは又制御論理
２９０によってライン２８４上に発生されて、カウンタ
２８０内のカウントをインクリメントさせる。ライン２
８４上の各インクリメント用のパルスのタイミングは、
大略、第８図のタイミング線図に示しである。制御論理
２９９ｏは、ゲー１−やフリップフロップ等の従来のラ
ンダムロジックの配列によって実現することが可能であ
り。

又信号は汎用マイクロプロセサをベースとした集積回路
チップの組の組合せによって発生させることが可能であ
る。制御論理２９０内のこの様な従来のランダムロジッ
クの発生は従来公知である。

フラッシュ変換器２５０は第６図に詳細に示しである。

理解される如く、フラッシュ変換器２５０は第４図及び
第５図中の増幅器２１０からの信号に応答する。フラッ
シュ変換器２５０は、大略３００．３０２，３０４，３
０６，３０８で示した比較器の如き複数個の比較器を有
している。これらの比較器は第５図に概略２５２で示し
た比較器及びゲートの中に設けられている。比較器３０
０．３０２，３０４，３０６，３０８の各々は増幅器２
１０からの信号に応答し且つ又概略３１０で示したラダ
ー回路からの端子の個別的な１つの上の電圧に応答する
。ラダー回路３１０は、１ｍ源３２２と電源３２４との
間に直列に接続されている複数個の抵抗３１２，３１４
，３１６，３１８から形成されている。電源３２２は、
＋２．０４８ｖの如き正の正確な一定の大きさの電圧を
供給し、且つ電源３２４は電源３２２と同一の一定の大
きさの負の正確な電圧を供給する。

増幅器２１０からの信号は、比較器３００，３０２．３
０４，３０６，３０８内に夫々設けられている差動Ｍｏ
Ｓトランジスタ対３３０，３３２゜３３４．３３６，３
３８の左入力端子へ導入される。トランジスタ対３３０
，３３２，３３４，３３６．３３８の右入力端子は夫々
ライン３５ｏ。

３５２．３５４，３５６，３５８上の電圧によってバイ
アスされている。ライン３５０，３５２゜３５４．３５
６，３５８は、夫々、電圧源３２４゜抵抗３１２及び３
１４に共通な端子、抵抗３１４及び３１６に共通な端子
、抵抗３１６及び３１８に共通な端子、及び電圧源３２
２へ接続されている。実質的に同一のバイアス電流が差
動トランジスタ対３３０，３３２，３３４，３３６，３
３８の共通ソース接続部３４０，３４２，３４４，３４
６．３４８へ印加される。

対３３０，３３２，３３４，３３６，３３８の左側トラ
ンジスタの出力端子は、夫々、電流操縦型フリップフロ
ップ３６０，３６２，３６４，３６６．３６８の第１入
力端子へ接続されている。

対３３０，３３２，３３４，３３６，３３８の右側トラ
ンジスタの出力端子から電流操縦型フリップフロップ３
６０，３６２，３６４，３６６．３６８の第２入力端子
へ、夫々、接続がなされている。接続は以下の如くなさ
れている。Ｃａ）フリップフロップ３６０及び３６２の
第１出力端子から「排他的ＯＲ４回路３７０の入力端子
へ、（ｂ）フリップフロップ３６２及び３６４の第１出
力端子から「排他的ＯＲ４回路３７２の入力端子へ、（
Ｃ）フリップフロップ３６４及び３６６の第１出力端子
から「排他的ＯＲ４回路３７４の入力端子へ、（ｄ）フ
リップフロップ３６６及び３６８の第１出力端子から「
排他的ＯＲ４回路３７６の入力端子へである。

トランジスタ対３３０，３３２，３３４，３３６．３３
８は、特に各対のトランジスタが共通バイアスされるの
で、差動増幅器として動作する。

例示として、フリップフロップ３６４の第１出力は、増
幅器２１０からの信号の振幅が抵抗３１４及び３１６に
共通なライン３５４上の電圧よりも大きい場合に、真の
状態ヘトリガーされ得る。同様に、フリップフロップ３
６４は、ライン２１８上の増幅器２１０からの信号の振
幅が抵抗３１４及び３１６に共通するライン３５４上の
電圧よりこ小さい場合に偽の状態ヘトリガーされ得る。

理解される如く、第６図中のフリップフロップ３６０．
３６２，３６４，３６６．３６８の個々の第１出力は、
第４図乃至第６図における増幅器２１０からの出力がこ
の様な個々のフリップフロップと関連するトランジスタ
対３３０，３３２゜３３４．３３６，３３８の右側へラ
ダー回路３１０からの導入される増分的電圧を越える場
合に。

真の動作状態を持つ。然し乍ら、フリップフロップ３６
０，３６２，３６４，３６６．３６８の前進における成
る点において、フリップフロップはそれらの第１出力に
おいて偽の状態を持つ場合が成る。これは、第４図乃至
第６図における増幅器２１０からの出力がラダー回路３
１０からトランジスタ対３３０，３３２，３３４，３３
６，３３８の右側へ導入される増分的電圧よりも小さい
場合に、発生する０例えば、増幅器２１０からの特定の
出力電圧に対して、フリップフロップ３６０゜３６２．
３６４の１！１ｆｆｌ出力は真の状態を持つことがある
が、フリップフロップ３６６及び３６８の第２出力は偽
の状態を持つことがある。その結果、「排他的○Ｒ」回
路３７４のみが真の状態である出力を持つ。このことは
、ライン２１８上の電圧はライン３５４及び３５６上の
電圧の略間であることを示している。

真の状態にある単一の「排他的ＯＲＪ回路（例えば３７
４）は、第６図にブロック２４８として示、したデコー
ダリードオンリメモリ（ＲＯＭ）の対応する入力ライン
を活性化させる。デコーダＲＯＭは従来公知の態様で構
成されている。デコーダＲＯＭ’２４８は、単一の駆動
入力に応答して、各々が夫々二進「１」及び二進「０」
に対してのコーディングである第１及び第２論理レベル
を持った一連（シーケンス）の二進信号を供給する。

これらの信号は、ライン２４５上において符号ビット出
力２４５を又バス２４７上においてデータ出力２４７を
供給する。これらの信号を第７図に示しである。

各シーケンスにおける第１信号（第７図）は。

増幅器２１０からの信号の極性を表しており、二進「０
」は正極性を表しており且つ二進「１」は負極性を表し
ている。該シーケンス中の第１信号は、該シーケンスの
左端部に現れる。この信号は、第６図中のライン２１８
上の電圧がライン３５４上の電圧よりも大きいか又はそ
の逆であるかを表している。このデータはＤ／Ａ変換器
（第５図においては２０８）からの電荷出力が回路２０
２からの電荷出力よりも大きいか又は小さいかを決定す
る上で有用であり、この電荷出力はライン２００上の未
知の入力信号の振幅に対応している。各シーケンスにお
ける逐次的な信号は、「排他的ＯＲ」回路３７０，３７
２，３７４，３７６の選択した１つに対応するラダー回
路３１０内の電圧増分の中間値を二進コード化形態で識
別する。

第７図の二進ワードシーケンスにおける異なったビット
のコーディングは従来の態様で与えることが可能である
。例えば、ワードは、ｒｏｏｏ。

０１１１１」のコーディングを持つことが可能である。

このシーケンスの左側端部における二進「０」は、該二
進シーケンスによってコード化されたアナログ値に対し
て正の極性であることを示しいる。そのシーケンスの右
側端部へ向かっての次の７個の二進ビットは、１０進数
の「７」を示している。このシーケンスにおける最小桁
ビットは、右側であり且つ１／２の部分的な値を持って
いる。該信号の全体的な１０進数の値は＋７．５である
。同様に、ｒｌｌｌｌｌｌｌｏＯＪのシーケンスは、ｒ
ｌｌ／２４　　（−１，５）の大きさの負の値を表して
いる。このシーケンスの左側の二進数ｒ１」は、負の極
性を表しており、且つ該シーケンスの右側端部における
７個のビットは「二進１の補数」形態での「１」の１０
進数の大きさを表している。該シーケンスの右側端部で
の二進ビットは、「二進１の補数」形態での１／２の大
きさを表している。「二進１の補数」形態は従来公知で
ある。

第７図は、第６図におけるデコーダＲＯＭ２４８の動作
を示したチャート図である。第７図における最初のコラ
ム即ち縦列は、第５図中のライン２０４上のアナログ入
力信号の値は、矢印４００で示した如くに上方向へ増加
することを示している。更に、第６図の２番目のコラム
におけるアナログ信号の真の値を示している。理解され
る如く、真のアナログ値は４０ミリボルトの増分で増加
することを示している。第７図中の３番目のコラムは、
第６図中の逐次的な「排他的ＯＲＪ回路３７０．３７２
，３７４，３７６の各々が活性化される増分的電圧レベ
ルを示している。第７図における４番目のコラムは、「
排他的ＯＲＪ回路３７０゜３７２．３７４，３７６の各
々からの出力に対してデコーダＲＯＭ２４８内に与えら
れる二進表示の１０進数の値の範囲を表している。第７
図中の５番目のコラムは、２分の１　（＋１／２）の正
の値が第７図の４番目に示した値に加算された場合の第
７図における１０進数の値を示している。第７図の６番
目のコラムは、５番目のコラムに示した１０進数の値を
二進コード化形態で示している。

第７図の６番目に示した二進ビットのシーケンスにおい
て、最小桁ビットに設けた付加的な二進値の「１」又は
「０」、即ちシーケンスの右側端部のビットは、増分の
半分の値（１／２）だけ第７図の選択した電圧増分にお
ける値を常に増加させる。従って、例えば、０又は１の
１０進数信号値の第７図における表示は半分（１／２）
の大きさで正の値ヘデコードされる。例えば、第６図に
おけるライン２１８上の信号の振幅の実際の値が４５ｍ
Ｖである場合、それは第７図における抵抗３１６によっ
て表される増分の上半分に入る場合が成る。２分の１（
１／２）の１０進数値を０の増分値へ加算することによ
り、この振幅差を、爾後の変換器の動作において、公称
の４０ｍＶｘ（１／２）、即ち公称の２０ｍＶだけ減少
させる。

従って、次の動作は、４５ｍＶ−２０ｍＶ＝２５ｍＶの
出力となり、第６図におけるライン３５４上の接地電圧
の直ぐ上か又は直ぐ下の電圧差内に常に入る。この範囲
は抵抗３１４及び３１６によって表される。然し乍ら、
第７図中のライン２１８上の振幅の実際の値が抵抗３１
６（例えば、５ｍＶ）によって表される増分の下半分に
おいて発生すると、変換器の次の動作は、５ｍＶ−２０
ｍＶ＝　　１５ｍＶの差を発生する。この差は、抵抗３
１４によって表される増分内に入る。この様に、第６図
のシステムは第４図及び第６図におけるライン２１８上
の電圧を常に接地の直ぐ上又は直ぐ下の増分内の振幅へ
駆動することが可能である。

この振幅は抵抗ラダー３１０内の抵抗３１４及び３１６
によって表される増分内にある。

デコーダＲＯＭ２４８からのデータ及び符号ビット出力
は、夫々、バス及び２４５を介して、シフトレジスタ２
４６へ導入される。第６図における増幅器２１０内の利
得に増加が無い場合、シフトレジスタ２４６内のデータ
はシフトされず且つ該信号はライン２５６内のロード命
令信号の発生と共に、アダー即ち加算器２４０のＡ入力
２４４へ導入される。次いで、シフトレジスタ２４６か
らのＡ入力２４４の二進値はアダー２４０内においてア
ダー２４０のＢ入力２４２に格納されている制御信号の
二進値へ加算される。アダー２４０内の加算の結果は、
ライン２０４上で発生された未知の入力信号電荷の二進
コード化形態におけるアップデートされた即ち最新の近
似値を表している。この加算の結果は変換器２０８へ導
入されろ。

アダー２４０内で発生された信号は、制御ラッチ２３４
及び２３６を介して、ライン２０６上に電荷出力を得る
為に、変換器１０及び１２に対応する実施例へ導入され
る。このライン２０６内の電荷出力は、ライン２０６上
に以前に発生された電荷出力よりも該未知の入力信号に
よって一層密接にライン２０１上に発生された電荷を消
去する（従って、より一層密接に近似を行う）６制御ラ
ツチ２３４及び２３６を介して通過する信号も、次の近
似サイクルにおいて使用する為に、アダー２４０のＢ入
力２４２へ導入される。

上述したシステムは、ライン２０４上の未知のアナログ
信号の振幅に対応する電荷出力のＤ／Ａ変換器２０８内
に複数個の逐次近似を与えることが可能である。これら
の逐次近似において、アダー２４０からの二進信号の論
理レベルの値は、ライン２０４上の未知の電荷信号の振
幅に対応する二進値に段階的に乃至は漸進的に近づく。

前述した如く、このライン２０４上の電荷信号の振幅へ
の逐次近似は、デコーダＲＯＭ２４８によって与えられ
る二進エラー信号へ１／２増分を加算することによって
容易化されている。この１／２の増分は、各逐次近似に
おいてライン２４７を介してシフトレジスタ２４６へ導
入される。

本発明を構成するシステムは、逐次近似の少なくとも１
つにおいて増幅器２１０の利得を増加させることにより
ライン２０４上の未知の入力信号の振幅の向上した近似
を与えることが可能である。

このことは、増幅器２１０の出力から第４図の回路変換
器２１７への入力へ接続されている容量の値を実際に変
化させることによって達成することが可能である。前述
した如く、第４図中の回路変換器２１７は、第１図中の
回路１２の実施例に対応するものとすることが可能であ
る。

第４図中の容量２１４の値は、第７図中の制御論理２９
０からの利得制御バス２７８上の異なった二進信号の論
理レベルを制御することによって変化させることが可能
である。これらの異なった二進信号は、第１図中の信号
Ｓ、、ＳＬ、Ｓ２に対応する。利得における増加の１０
進数値（１乃至）は第８図のタイミング線図におけるバ
ス２７８に対して示しである。

第８図は、第４図乃至第６図におけるライン２０４上の
入力信号に対する一連の近似を実行する場合の多数の重
要な信号の時間的な関係を示している。第８図は多数の
情報のコラム即ち列を示している。第８図中の各コラム
における信号は、本発明を構成するシステムによって実
行される近似の引き続く１つを示している。１番目の近
似は。

７個の二進ビットの精度を持つ表示を与える。２番目の
近似は、７＋６二進ビツトの精度、即ち１３二進ビツト
の精度を持った表示を与える。３番目、４番目、５番目
の引き続く近似の各々は、夫々、１４，１５．１６二進
ビツトの精度を与える。

第８図における１番目の行は、第５図におけるロードラ
イン２５６内に発生される信号４０６を示している。こ
れらの信号は、デコーダＲＯＭ２４８からの信号のシフ
トレジスタ２４６内へロードを与える。第８図における
２番目の行における信号４０８は、シフトレジスタ２４
６内の信号をシフトさせて増幅器２１０内の利得を保証
することが可能な期間を与える。例えば、増幅器２１０
内の利得が６４のファクター即ち係数だけ（２６に対応
）増加されると、シフトレジスタ２４６内の信号は、こ
の様な信号がアダー２４０内の入力２４４へ導入される
前に、６個の二進数ビットだけ二進有意性即ち二進桁位
置において下方向へシフトされる。

シフトレジスタ２４６内の信号のシフトは、第８図の３
番目の行において４１０で表示したクロック信号の発生
と同期されている。クロック信号の期間は、クロック信
号を明確に図示する為に。

第８図においては過剰気味に広くしである。第８図の４
番目の行は、この二進情報がアダー２４０の入力２４４
へ導入される時に、シフトレジスタ２４６内の二進情報
における各逐次近似においてなされるシフトを表してい
る。例えば、第８図における逐次近似の最初のものにお
いてはシフトは与えられないが１次の４つの近似の各々
においては、６個の二進ビットを介してのシフト（増幅
器２１０において利得６４に対応）が行ねれる。増・幅
器２１０におけるこれらの６４の係数の利得は、２番目
乃至５番目の逐次近似の各々に対して第８図の５番目の
行に示しである。第８図における最後の行は、信号４１
４を示しており、この信号はシフトライトカウンタ即ち
右シフトカウンタ２８０によるカウントに対して第５図
におけるライン２８４を介して通過する。

増幅器２１０（第４図乃至第６図）における利得が増加
すると、フラッシュ変換器２５０（第５図及び第６図の
全て）からのデータ出力の二進有意性（二進桁位置）は
それに対応して増加する。

シフトレジスタ２４６は、第７図に示した信号の如き二
進信号によって表される値において対応する増加を受け
取る。シフトレジスタ２４６への入力の二進値における
この増加を補償する為に、シフトレジスタ内の信号は、
増幅器２１０における利得における増加に対応する係数
だけ、右へシフトされ、即ち二進有意性が減少される。

右シフトパルスの数（第８図における）は、増幅器２１
０における利得における増加の基数２の対数に対応する
。例えば、特定の近似サイクルにおいて、増幅器２１０
における利得は、６４の値だけ増加させることが可能で
ある。これを補償する為に、シフトレジスタ２４６内の
値が６個の二進ビットだけ二進有意性（二進桁位置）が
下方向ヘシフトされ、ライン２５８上のシフトクロック
パルスの数はｌｏｇｚ　（６４）　＝６に等しい。換言
すると、シフトレジスタ２４６におけるビットの各々（
Ｄ入力に存在する符号ビットを含めて）は６個の二進ビ
ット分だけ右ヘシフトされる（即ち、有意性即ち桁位置
を減少させた位置へシフトされる）。これらの動作の全
ては、制御論理２９０の制御の下で行われ且つ同期を取
ることが可能である。

増幅器２１０の利得における増加は、多数の逐次近似を
介して与えることが可能である。これらの逐次近似の１
つ又はそれ以上において、増幅器２１０の利得を引き続
き増加させることが狩野である。例えば、逐次近似にお
いて、増幅器２０８の利得は４，３２，１２８．等の係
数だけ増加させることが可能である。このことは、シフ
トクロツクライン２５８がパルスをシフトレジスタ２４
６へ導入して、この様な逐次近似においてシフトレジス
タ内のビットを右へ（二進有意性即ち二進桁位置におい
て下方向へ）２，５．７等だけ二進位置をシフトさせる
。然し乍ら、実際上、１番目の近似は、増幅器２１０の
利得において何等の増加無しに与え、且つ次の２番目の
近似は例えば６４の係数だけこの増幅器の利得を増加さ
せて与えることが可能である。この様な状況下において
、シフトレジスタ２４６内の信号は６個の二進ビット分
だけ右（下方向）ヘシフトされる。このことは、実際上
、好適な動作モードを構成している。

第５図においてシフトクロックカウンタ２７０は、ライ
ン２５８上をシフトレジスタ２４６へ伝達されるシフト
パルスの数をカウントする。比較器２６２．インバータ
２６３、及びゲート２６０を包含する論理回路は、正し
い数のシフトパルスが伝達されることを確保すべく機能
する。この数は、アダー２７２の出力において存在する
二進数と常に同一である。このアダー２７２における数
は、Ｂ入力２７４における増幅器の利得の対数値とカウ
ンタ２８０からの付加的な右シフトカウントとの和であ
る。このカウントはアダー２７２へのＡ入力２７６に存
在する。

カウンタ２７０におけるカウントがアダー２７２におけ
る出力カウントよりも小さい場合、比較器２６２は偽即
ち低信号を発生する。この信号は。

インバータ２６３によって反転され、その際にゲート２
６０の入力端子の１つにおいて真出力信号を発生させる
。シフト時間信号が各逐次近似における特定の時間にお
いてライン２６６上で真であると、ＡＮＤゲート２６０
はシフトクロック信号をシフトレジスタ２４６のシフト
クロック入力へ通過させる。これらのクロックパルスは
又カウンタ２７０においてカウントされる。然し乍ら、
アダー２７２におけるカウントがカウンタ２７０内のカ
ウントと等しい場合、比較器２６２は真の出力信号を発
生する。この信号はインバータ２６３によって反転され
、且つその結果得られる偽の信号出力がＡＮＤゲート２
６０が、第８図において４０８で示した如く、与えられ
たシフト期間において付加的なりロック信号を通過させ
ることを阻止する。第８図において４０８で示した如く
、シフト期間の終わりにおいて１反転したシフト時間信
号がリセット人力２７１においてカウンタ２７０をリセ
ットさせる。

逐次近似の少なくとも１つにおいて増幅器２１０におけ
る利得を増加させることによって、Ｄ／Ａ変換器２０８
及び入力信号回路２０４からの電荷出力の振幅間の差は
この様な近似において増加され、従ってフラッシュ変換
器２５０（第５図及び第６図の全て）によって発生され
る二進信号に向上した精度を与えることが可能である。

従って、フラッシュ変換器２５０は、電荷差異の多数ビ
ット予測を与えることが可能であり、一方単一の比較器
を使用する従来技術の逐次近似システムでは各逐次近似
においてこの差異の単一ビット予測のみを提供すること
が可能であるに過ぎなかった。

従って、従来技術と比較して、チャージ差即ち電荷差は
、最小数の逐次近似を使用す□るにも拘らずに、向上し
た精度で予測される。

増幅器２１０における利得が前の近似から増加され逐次
近似の最後のものが行われた後に、少なくとも１つの逐
次近似を行うことが可能であり、その場合に増幅器２０
８の利得が同一の増加した利得に維持される。この手順
は、ライン２０６におけるＤ／Ａ変換器出力とライン２
０４における未知入力信号電荷出力との間で最終的な近
似を同一の比較器（常に第６図における比較器）が決定
することを可能とする。

最終的な近似において同一の比較器（３０４）が常に使
用されるので、従来技術のフラッシュ変換器と比較して
重要な利点が得られる。従来技術の変換器は、この様な
比較器間の増分的電圧差における非一様性によって微分
直線性の劣化に露呈されていた。本発明を構成する変換
器は、常に、最後の近似に同一の比較器゛を使用するの
で、微分直線性は、主にＤ／Ａ変換器２ｏ８（第４図及
び第５図）の微分直線性に依存する。変換器２０８を米
国特許出願筒７５５，１７０号に開示した如くに構成す
ることによって、１６ビツトの範囲を遥かに越える範囲
に渡って良好な微分直線性が確保される。

この様な一定の増加した利得での逐次近似の数は、制御
論理２９０内に予め設定することが可能である。一定の
利得での１番目の逐次近似の後。

カウンタ２８０内のカウントは爾後の近似における整数
だけ増加される。このカウントは第５図におけるアダー
２７２へのへ入力２７６を介して導入され、各比較器２
６２においてカウンタ２７０内のカウントと比較される
。カウンタ２７０内のカウントが増加されると、シフト
クロックカウンタ２７０によってカウントされるシフ１
−クロックパルスの数も増加することが許容される。こ
れらの逐次近似の各々において、比較器の決定に対応す
るビットはシフトレジスタ２４６内において１つ又はそ
れ以上のビット分布へシフトされる（有意性即ち桁位置
が減少される）。従って、これらの逐次近似の各々にお
いて、Ｄ／Ａ変換器２０８の振幅とライン２０４上の未
知のアナログ入力信号との間の差は、逐次近似の前の近
似における差から少なくとも１／２だけ減少される。

第８図は逐次近似におけるシフトレジスタ２４６の動作
を示している。第８図に示した如く、逐次近似の各々に
対してフラッシュ比較器２５０からシフトレジスタ内へ
導入される結果は第５図におけるライン２５６上の信号
４０６と同期を取ってシフトされる。これらの逐次近似
の１番目において、増幅器２１０内に利得の増加は与え
られないので、シフトレジスタ２４６内へデータはシフ
ト入力されない。これらの逐次近似の次の近似において
、増幅器２１０の利得が６４のファクタだけ増加される
ので、期間４０８の間に、二進信号は６個の二進ビット
を介してシフトレジスタ２４６内をシフトされる。第８
図に示される如く、これらの逐次近似の各々において、
ロードパルス４００の直後にこの期間が発生する。第８
図の時間４０８においてシフトレジスタ２４６内へロー
ドされるフラッシュ結果は、最初の７個の二進ビットの
アナログ等価値を予測する。次のフラッシュ結果は、増
幅器２１０において利得が６４増加するので、６個の付
加的なビットのアナログ等価値を予測する。従って、１
３個の二進ビットのアナログ等価値が２つの近似の後に
予測されている。

フラッシュ変換器２５０において多数の逐次近似を行っ
た後に、Ｄ／Ａ変換器２０８からの信号及び回路２０２
からの未知入力信号の振幅における差は比較的低い値へ
減少される。この値は、非常に低く、従って増幅器２１
０の利得において更に増加が発生されない場合、増幅器
２１０からの出力は第６図中の抵抗３１４及び３１６に
おける電圧降下によって表される増分的電圧範囲内にあ
る様にすべきである。この様な差は比較的低いので、逐
次近似における精度を更に増加させることが望ましい。

このことは、フラッシュ変換器２５０における比較の１
つ（第６図においては３０４）に該フラッシュ変換器に
おけるその他の比較器よりも一層高い精度を与えるか、
又は向上した精度を持った付加的な比較器を設けること
によって達成することが可能である。例えば、比較器３
０４内のＭＯＳトランジスタ３３４及び３５４は、比較
器３００，３０２，３０４，３０６，３０８内の対応す
るトランジスタよりも一層高い精度となるレイアウト技
術を使用することによって構成することが可能である。

このことは、ライン２１８上の信号の小さな振幅に対す
る逐次近似を極めて正確なものとしている。第８図にお
ける３番目の近似は、１３番目の二進数ビットを再予測
する。

次の即ち４番目の近似は、１４番目の二進数ビットを予
測し、且つ次の２つの近似は、夫々、１５番目及び１６
番目の二進数ビットを予測する。従って、１６ビツト結
果に対して通常必要とされる１６回の予測の代わりに、
単に６回の予測が必要とされるに過ぎない。

この様に、出力バス２９９上のＡ／Ｄ出力ワードは、最
小数の逐次近似でライン２００上の未知の入力信号の振
幅の二進コード化形態での正確な表示を供給する。この
結果の正確性及び信頼性は。

部分的には本発明を構成するシステムの動作により得ら
れており、又部分的にはＤ／Ａ変換ｒｆ２０８の正確性
及び信頼性の為に得られている。例えば、変換器２０８
は、極めて高い積分及び微分直線性で、少なくとも１６
個の二進数ビットの二進数データをアナログ信号へ変換
し且つ最小で６回の逐次近似でライン２００上の未知の
アナログ入力信号を予測する様に構成することが可能で
ある６本発明の第２実施例において、新規なり／Ａ変換
器（第４図における２０８）からの電荷出力は、増幅器
２１０をその最大利得（出力から入力へ容量が存在しな
い）へ設定することによって回路２０２の電荷出力（ラ
イン２００上の未知のアナログ入力信号から得られる）
と比較される。この様な状況下において、増幅器２１０
は単一の比較器として機能する。次いで、増幅器２１０
からの出力は、従来技術の逐次近似Ａ／Ｄ変換器におい
て通常看られる如く単一の逐次近似制御論理へ接続させ
ることが可能である。この実施例は、第１実施例の著し
い速度上の利点を有するものではないが、米国特許出願
筒７５５，１７０号に開示されたＤ／Ａ変換器２０８を
使用する結果として、それは微分直線性及び単調性にお
いて著しい改善を与える。

以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１図は本発明の１実施例を構成するアナログデジタル
変換器の中に設けることが好適なデジタル値とアナログ
値との間の変換を与える装置の部分的にブロックで示し
た回路図、第２図は第１図においてブロックで示した特
徴部の幾つかを付加的に詳細に示した回路図、第３図は
第２図に示した回路の動作を示した真理値表の説明図、
第４図は未知のアナログ入力信号とデジタル・アナログ
変換器信号との間の振幅上の差異を可変感度を持ったア
ナログ出力倍量へ変換させる為の第１図及び第２図に示
した変換器を組み込んだシステムを示した概略ブロック
図、第５図は未知のアナログ入力信号の振幅を二進コー
ド化表示へ変換するシステムの付加的な詳細を示した概
略ブロック図。 第６図はアナログ信号の振幅を二進コード化表示へ変換
する為のシステムのフラッシュ変換器部分の詳細を示し
た概略ブロック図、第７図は第６図に示したフラッシュ
変換器によって発生される二進信号のタイプの例を示し
た説明図、第８図は入力信号に対する逐次近似を行う場
合の重要な信号の幾つかの時間的な関係を示したタイミ
ングチャート図、である。 （符号の説明） １０．１２：変換器 １６：デコーダ １８乃至２８（偶数）：スイッチ ３４乃至４８（偶数）：抵抗 ５０：電圧源 ５２：接地 ５６：出力ライン ６２：ダブルポールスイッチ ６５ニアトリクス ６６乃至８０（偶数）：コンデンサ 特許出願人　　　　プルツクトリー　コーポレーション

Claims (1)

1. 【特許請求の範囲】 １、アナログ値と二進コード値との間の変換装置におい
   て、該アナログ値に対する振幅コーディングを持った信
   号を供給する手段、複数個のスイッチ、該複数個のスイ
   ッチをマトリクス関係に接続する手段であって該スイッ
   チは各々が個別的な二進有意性を持ったサブセットに配
   設されており各サブセット内の該スイッチは他のサブセ
   ット内のスイッチが該他のサブセットと相対的に次に高
   い二進有意性及び次に低い二進有意性のサブセットのス
   イッチに対して持っているものと同一の接続を次に高い
   二進有意性及び次に低い二進有意性のサブセットのスイ
   ッチに対して持っているスイッチ接続手段、各々がエネ
   ルギを格納すべく構成されている複数個の出力部材、該
   複数個の出力部材に対する付勢手段、該複数個の出力部
   材を該マトリクス関係にあるスイッチへ及び該付勢手段
   へ接続して該マトリクス関係における該スイッチの接続
   に従って該複数個の出力部材内にエネルギの格納を得る
   為の出力部材接続手段、該アナログ信号に応答してこの
   様な信号の振幅を表すエネルギを格納する手段、該複数
   個の出力部材内に格納されたエネルギ及びアナログ格納
   手段に応答しこの様な手段内に格納されたエネルギの大
   きさを比較し且つこの様な比較における差異を表す振幅
   を持った信号を発生する比較手段、該比較手段からの信
   号に応答し該比較手段からの信号の振幅に対するコーデ
   ィングである論理レベルを持った信号を二進コード形態
   で格納する手段、最後に挙げた格納手段からの信号に応
   答し該信号手段からの信号の振幅のこの様なスイッチに
   おける二進表示を供給する為にこの様な信号の論理レベ
   ルに従って該複数個のスイッチを動作させる手段、を有
   することを特徴とする装置。 ２、特許請求の範囲第１項において、第１ラインを設け
   てあり、該マトリクス関係における該スイッチ及び該複
   数個の出力部材は該第１ラインへ接続されていて、該ア
   ナログ信号の振幅によってコード化された増加するアナ
   ログ値に対して、該第１ラインへ前に接続されている出
   力部材の該第１ラインへの接続を維持し且つこの様な増
   加するアナログ値に従って該複数個の内の付加的な出力
   部材の該第１ラインへの接続を供給し、該比較手段は該
   信号手段からの信号の振幅と該第１ライン内の信号の振
   幅との間の差異に応答し、第２ラインが該マトリクス関
   係内において該アナログ信号によってコード化された次
   第に増加するアナログ値に対して該第１ラインへ接続さ
   れるべく該複数個の出力部材の次の１つへ接続されてお
   り、該複数個の出力部材によって表されるものよりも低
   い二進有意性を持った変換手段が設けられており、該変
   換手段は該第２ラインへ接続されて該変換手段の動作に
   従って該第２ライン上に電圧を発生させ、少なくとも一
   対の逐次近似を供給する手段が設けられており、該動作
   手段は第１近似で該複数個のスイッチ及び該変換手段を
   動作させて該信号手段からの信号の振幅の第１近似を供
   給し且つ第２近似で該複数個のスイッチ及び該変換手段
   を動作させて該信号手段から信号の振幅の第２近似を供
   給する第１手段を具備しており、該格納手段は動作して
   該動作手段によって供給される該第１及び第２近似の和
   を格納することを特徴とする装置。 ３、特許請求の範囲第２項において、該比較手段は該複
   数個の出力部材内に格納されたエネルギと該エネルギ格
   納手段によって格納されたエネルギとの間で該比較手段
   によって検知される差異をデジタル化する為に分圧回路
   に接続された複数個の比較器を有しており、該複数個の
   比較器の特定の１つは該複数個内の他の比較器よりも一
   層敏感な応答を供給すべく構成されており、該動作手段
   は該比較器の特定の１つにおける信号に従って第３近似
   を供給する第３手段を有しており、該格納手段は該第１
   と第２と第３の近似の和を格納すべく動作することを特
   徴とする装置。 ４、特許請求の範囲第２項において該近似の少なくとも
   １つにおいて動作し、該信号手段からの信号における振
   幅と該第１ライン上の信号の振幅を比較する上で該比較
   器手段の動作における感度を増加させる手段が設けられ
   ていることを特徴とする装置。 ５、アナログ値と二進コード化値との値の変換装置にお
   いて、比較的低い二進有意性の二進値に対してのコーデ
   ィングである振幅を持った第１出力信号を発生する第１
   変換手段が設けられており、該第１手段によって供給さ
   れたものよりも高い二進有意性の二進値に対してのコー
   ディングである振幅を持った第２出力信号を発生する第
   ２変換手段が設けられており、該第１及び第２変換手段
   は互いに動作上接続されていて該第１及び第２出力信号
   の振幅の結合を表す振幅を持った合成信号を発生し、該
   アナログ値のコーディングである振幅を持った信号を供
   給する手段が設けられており、該アナログ信号及び該合
   成信号に応答し比較した信号の間の差異に対するコーデ
   ィングである振幅を持った信号を発生する為にこの様な
   信号の振幅を比較する手段が設けられており、第１及び
   第２逐次近似を供給する手段が設けられており、該逐次
   近似の各々において該差信号の振幅に応答しこの様な近
   似におけるこの様な差信号の振幅に従って該第１及び第
   ２変換手段の動作を調節する為に該比較手段からの信号
   を該第１及び第２変換手段へ導入させる手段が設けられ
   ていることを特徴とする装置。 ６、特許請求の範囲第５項において、該第２変換手段は
   複数個の出力部材を有しており、該複数個の出力部材は
   エネルギを格納すべく構成されており且つ該アナログ信
   号の振幅によってコード化された次第に増加するアナロ
   グ値に対して該第２出力信号の発生に貢献するエネルギ
   の格納を該複数個において前に供給する出力部材内にエ
   ネルギを格納し且つ該第２出力信号の発生に対して該複
   数個において貢献する付加的な出力部材内にエネルギを
   格納すべく構成されており、且つ更に該第１変換手段か
   らの出力信号を表すエネルギを該複数個における出力部
   材の特定の１つの中に格納すべく構成されており、該複
   数個における該特定の出力部材は該アナログ信号の振幅
   によってコード化された次第に増加する値に対して該第
   ２出力信号の発生に対して該複数個において貢献する出
   力部材内に次に包含されるべきものであることを特徴と
   する装置。 ７、特許請求の範囲第５項において、該近似供給手段は
   又第３近似を供給するものであり、該第３近似において
   該比較手段からの差信号に応答してこの様な近似におけ
   る差信号の特性に従って該第１及び第２変換手段の動作
   を調節する手段が設けられており、該第１と第２と第３
   の近似の少なくとも１つにおいて該比較手段の動作にお
   ける感度を調節する手段が設けられていることを特徴と
   する装置。 ８、特許請求の範囲第５項において、基準電圧を供給す
   る手段が設けられており、該基準電圧の段階的部分を供
   給するラダー回路を供給する手段、該比較手段からの信
   号の振幅及び該ラダー回路内の電圧に応答し該比較手段
   からの信号の振幅の表示を供給するフラッシュ比較器手
   段が設けられており、該調節手段は各近似において該フ
   ラッシュ比較器手段からの信号の振幅に応答しこの様な
   近似におけるこの様な差信号の振幅に従って該第１及び
   第２変換手段の動作を調節することを特徴とする装置。 ９、特許請求の範囲第８項において、該近似手段は又第
   ３近似を供給し、該フラッシュ比較器手段は複数個の比
   較器及び該複数個内の他の比較器よりも該複数個内で一
   層感度の高い特定の比較器を有しており、該近似の少な
   くとも１つにおいて動作して該比較手段からの信号の振
   幅の表示を供給する上で該特定の比較器の動作を得る手
   段が設けられており、該近似の少なくとも１つにおいて
   該比較手段における比較の動作において感度を調節する
   手段が設けられており、該比較手段の応答の感度におけ
   る調節に従って該比較手段から該第１及び第２変換手段
   へ導入される信号の二進有意性を調節する手段が設けら
   れていることを特徴とする装置。 １０、特許請求の範囲第９項において、該比較手段にお
   ける比較の感度に応答し該比較手段からの信号の振幅の
   表示において逆の調節を供給する手段が設けられている
   ことを特徴とする装置。 １１、アナログ値と二進コード化値との間の変換装置に
   おいて、該アナログ値に対する振幅コーディングを持っ
   た第１信号を供給する第１手段、該アナログ値に対する
   第２信号コーディングを発生する為に二進コード化値と
   アナログ値との間の変換を与える手段であって変換され
   る該アナログ値における変化に無関係に単調変換を発生
   すべく構成されている変換手段、該第１手段及び該変換
   手段からの信号の振幅によってコード化されたアナログ
   値を比較してこの様なアナログ値間の差異を表す振幅を
   持った信号を発生する比較手段、該差信号の振幅に応答
   しこの様な差を表すエネルギを格納する手段、該差信号
   の振幅を表す格納されたエネルギに応答し該比較手段に
   導入された信号の振幅における差異を最小とする為に該
   変換手段の動作を貼設する手段、複数個の逐次近似を介
   して該第１手段と該変換手段と該比較手段と該エネルギ
   格納手段と該調節手段を動作させる手段、を有すること
   を特徴とする装置。 １２、特許請求の範囲第１１項において、該逐次近似の
   各々において該第１手段からの信号の振幅の応答しこの
   様な信号の振幅を表すエネルギを格納する手段が設けら
   れており、該逐次近似の各々において該変換手段からの
   信号の振幅に応答しこの様な信号の振幅を表すエネルギ
   を格納する手段が設けられており、該比較手段は上述し
   た最後の２つの手段内に格納されるエネルギに応答して
   差信号を発生し、基準電圧を供給する手段が設けられて
   おり、この様な基準電圧の段階的な部分を供給する手段
   が設けられており、該比較手段は該差信号の振幅の二進
   表示を発生する為に該逐次近似の各々において該差電圧
   の振幅と該基準電圧の段階的部分とを比較する為のフラ
   ッシュ変換器手段が設けられており、該調節手段は該変
   換手段の動作を調節する為に該逐次近似の各々において
   該差信号の振幅の二進表示に応答して該比較手段へ導入
   される信号の振幅における任意の差異を最小とさせるこ
   とを特徴とする装置。 １３、特許請求の範囲第１２項において、該調節手段が
   、該逐次近似の各々における差信号の振幅を各々が個別
   的に重み付けされた二進有意性を持っており且つ各々が
   二進「１」及び二進「０」に対する夫々のコーディング
   である第１及び第２論理レベルを供給するべくコード化
   されている複数個の二進信号へ変換させる第２手段を有
   しており、該調節手段は該逐次近似の各々において該複
   数個の二進信号の論理レベルに応答し該変換手段の動作
   を調節して該比較手段へ導入された信号の振幅における
   差異を最小とさせることを特徴とする装置。 １４、特許請求の範囲第１３項において、該変換手段が
   各々がエネルギを格納すべく構成されている複数個の出
   力部材を具備すると共に各々が導通状態と非導通状態と
   を持った複数個のスイッチを具備しており、該スイッチ
   は各々が該複数個の二進信号の個々の１つの論理レベル
   に応答するサブセットに配設されており、該複数個のス
   イッチはマトリクス関係に接続されていて段階的に増加
   するアナログ値に対して該複数個の内の前にエネルギを
   格納する出力部材におけるエネルギの格納を与え且つこ
   の様なアナログ値におけるこの様な段階的な増加に従っ
   て該複数個の内の付加的な格納手段内にエネルギの格納
   を与え、該スイッチは該マトリクス関係において各個別
   的な二進有意性の信号に応答し該マトリクス関係におい
   て他の二進有意性の信号に応答するスイッチがこの様な
   他の二進有意性の信号に対して次に高い及び低い有意性
   の二進信号に応答するスイッチに対してもつものと同一
   の接続を次に高い及び低い二進有意性の二進ビットに応
   答するスイッチに対して持っていることを特徴とする装
   置。 １５、アナログ皆と二進コード化値との間の変換装置に
   おいて、該アナログ値に対する振幅コーディングを持っ
   た信号を供給する手段が設けられており、マトリクス関
   係を画定する複数個のスイッチを具備する手段が設けら
   れており、第１ライン及び第２ラインが設けられており
   、各々がエネルギの格納を与えるべく構成されている複
   数個の出力部材、該複数個のスイッチと該第１ラインと
   該第２ラインと該複数個の出力部材を接続して該第１ラ
   インへの接続を得る手段であって該アナログ信号の、該
   複数個の内前に該第１ラインへ接続されている出力部材
   の、及び段階的に増加するアナログ値に従って該複数個
   の内で段階的に増加する数の出力部材の振幅によってコ
   ード化されるアナログ値を段階的に増加させ且つこの様
   な段階的に増加するアナログ値に対して該複数個の内で
   該第１ラインへ接続されるべき格納部材の次のものの該
   第２ラインへの接続を得る為の接続手段が設けられてお
   り、該複数個の出力部材と該第１ライン及び該第２ライ
   ンと該複数個のスイッチとは比較的高い二進有意性の二
   進ビットをこの様な二進ビットに対するアナログ値コー
   ディングを持った信号へ変換させる第１手段を画定して
   おり、該比較的高い二進有意性の二進ビットよりも低い
   二進有意性の二進ビットを変換させてこの様な二進ビッ
   トに対する振幅コーディングを持った信号を発生させ且
   つこの様な信号を該第２ラインへ導入させる第２変換手
   段が設けられており、該複数個の格納手段内に格納され
   るエネルギと該アナログ値に対する信号コーディングの
   振幅との間の差異に対する振幅コーディングを持った信
   号を発生させる増幅器手段が設けられており、基準電圧
   を供給する手段が設けられており、ラダーに接続されて
   おり該基準電圧において段階的な増分を供給する手段が
   設けられており、該増幅器手段からの信号の振幅と該基
   準電圧における増分とを比較して二進形態でコード化さ
   れた論理レベルを持った複数個の信号を発生させて該増
   幅器手段からの信号の振幅を最も近接して近似する基準
   電圧の増分を表すフラッシュ変換器手段が設けられてお
   り、この様なスイッチの動作を制御する為に該複数個の
   スイッチへ二進コード化信号を導入する手段が設けられ
   ていることを特徴とする装置。 １６、特許請求の範囲第１５項において、その近似にお
   いて該増幅器手段からの信号の振幅を最も近接して近似
   する基準電圧の増分に対する各この様な逐次近似におい
   て二進コード化した信号を発生させる上で該フラッシュ
   変換器手段により複数個の逐次近似を与える手段が設け
   られており、前述した最後の手段によって与えられる二
   進コード化表示の和を二進コード化形態で蓄積し且つこ
   の様に蓄積した二進コード化表示を該複数個のスイッチ
   へ導入してこの様なスイッチの動作を制御する蓄積手段
   が設けられていることを特徴とする装置。 １７、特許請求の範囲第１６項において、この様な逐次
   近似の個々のものにおいて該増幅器手段の利得に特定の
   調節を与える手段が設けられており、この様な近似のこ
   の様な個々のものにおいて該増幅器手段の利得における
   特定の調節に従ってこの様な逐次近似のこの様な個々の
   ものにおいて該蓄積手段へ導入された二進コード化信号
   の二進有意性を貼設する手段が設けられていることを特
   徴とする装置。 １８、特許請求の範囲第１６項において、該逐次近似の
   個々のものにおいて該増幅器手段の利得において特定の
   調節を与える手段が設けられており、この様な近似のこ
   の様な個々のものにおいて該増幅器手段の利得における
   該特定の調節に従って該逐次近似の各々において該蓄積
   手段へ導入された二進信号の二進有意性を調節する手段
   が設けられており、該逐次近似の各々において該フラッ
   シュ変換器手段からの該蓄積手段へ導入された二進コー
   ド化信号の最小桁の調節した二進有意性よりも低い二進
   有意性を持った付加的な二進信号を該蓄積手段へ導入す
   る手段が設けられていることを特徴とする装置。 １９、アナログ値と二進コード化値との間の変換装置に
   おいて、該アナログ値に対する振幅コーディングを持っ
   た第１信号を供給する第１手段、二進・アナログ変換器
   を具備しており該第１信号の振幅の近似に対する振幅コ
   ーディングを持った第２信号を発生する為の第２手段、
   該第１信号と第２信号の振幅の間の差異に対する振幅コ
   ーディングを持った第３信号を発生させる為に該第１信
   号及び第２信号の振幅を比較する第３手段、調節可能な
   利得を持っており且つ該第３信号に応答して該増幅器手
   段の利得に関連し且つ該第３信号の振幅に関係する振幅
   を持った第４信号を供給する増幅器手段、該第４信号の
   振幅に応答し二進「１」及び二進「０」に対する論理レ
   ベルコーディング及び該第４信号の振幅に対する累積的
   コーディングを個別的に持っている複数個の二進信号を
   発生する第４手段、該複数個の二進信号に応答しこの様
   な二進信号のパターンに従って該第２信号の振幅を貼設
   する為に該変換器手段へこの様な二進信号を導入する第
   ５手段、複数個の逐次近似を介して該第１手段と該第３
   手段と該増幅器手段と該第４手段と該第５手段の動作を
   与える第６手段、該逐次近似の個々のものにおいて該増
   幅器手段の利得を貼設する第７手段、該逐次近似の個々
   のものにおいて該増幅器手段における利得の調節に応答
   し該増幅器手段における利得におけるこの様な調節を補
   償する為に該逐次近似のこの様な個々のものにおいて該
   第５手段からの二進信号の重みを貼設する第８手段、を
   有することを特徴とする装置。 ２０、特許請求の範囲第１９項において、該第４手段は
   、基準電圧を供給する手段及び該基準電圧から段階的な
   変化を与える手段及び該第４信号の振幅を該基準電圧に
   おける段階的な変化と比較し且つこの様な比較に従って
   該複数個の二進信号を発生させる手段を具備しているこ
   とを特徴とする装置。 ２１、特許請求の範囲第１９項において、該逐次近似の
   個々のものにおいて動作し該複数個の二進信号において
   該複数個の二進信号の二進有意性よりも低い二進有意性
   を持った付加的な二進信号を具備する手段を有すること
   を特徴とする装置。 ２２、特許請求の範囲第１９項において、該複数個の逐
   次近似の個々のものにおいて特定量だけ該増幅器手段に
   おける利得を増加させ且つその後にこの様な該複数個の
   逐次近似の個々のものの後に該増幅器手段内に特定の利
   得を維持する手段が設けられており、この様な逐次近似
   において該増幅器手段における利得と逆対数関係で該逐
   次近似のこの様な個々のもの及び逐次的なものにおいて
   該複数個の二進信号の二進有意性を調節する手段が設け
   られていることを特徴とする装置。 ２３、アナログ値と二進コード化値との間の変換装置に
   おいて、該アナログ値に対する振幅コーディングを持っ
   た第１信号を供給する手段、マトリクス関係を画定する
   べく相互接続された複数個のスイッチを具備しており二
   進コード化信号を該アナログ値に対する振幅コーディン
   グを持った第２信号へ変換させる手段、該第１及び第２
   信号に応答し該第１及び第２信号の振幅における差異を
   表す振幅を持った第３信号を発生する増幅器手段、該第
   ３信号の振幅に応答し各々が二進「１」及び二進「０」
   に対する論理レベルコーディングと該第３信号の振幅に
   対する累積的コーディングを持っている複数個の二進信
   号を発生するフラッシュ変換器手段、該第２及び第３信
   号の発生において及び該複数個の二進信号の発生におい
   て複数個の逐次近似を与える手段、各逐次近似において
   該複数個の二進信号の該フラッシュ変換器手段による発
   生に応答して該逐次近似の前のものにおいて該変換器手
   段により該複数個発生された二進信号の論理レベルによ
   ってコード化された累積的二進値へこの様な二進信号に
   よってコード化された二進値を加算させる手段、上述し
   た最後の手段からの二進信号に応答しこの様な二進信号
   の論理レベルに従って該マトリクス関係にある該スイッ
   チの動作を得る手段、を有することを特徴とする装置。 ２４、特許請求の範囲第２３項において、該逐次近似の
   個々のものにおいて動作し特定の係数により該増幅器手
   段の利得を増加させる手段が設けられており、該逐次近
   似の個々のものにおいて該特定の係数による該増幅器手
   段の利得における増加に応答しこの様な二進信号を該加
   算手段へ導入する前に該増幅器手段の利得における特定
   の増加に関連する係数により該フラッシュ変換器手段か
   らの二進信号の二進有意性をシフトさせる手段が設けら
   れていることを特徴とする装置。 ２５、特許請求の範囲第２３項において、該フラッシュ
   変換器手段は、各々が該第３信号の振幅が振幅の個々の
   増分内にあるか否かを表示すべく動作可能であり且つ各
   々がこの様な表示に従って動作して該フラッシュ変換器
   手段によって発生される二進信号の論理レベル内に個別
   的なパターンを発生させる複数個の個別的な比較器を具
   備していることを特徴とする装置。 ２６、特許請求の範囲第２５項において、該フラッシュ
   変換器手段における該比較器の特定の１つは該フラッシ
   ュ変換器手段内のその他の比較器よりも一層精密な値の
   表示を与えるべく動作可能であることを特徴とする装置
   。 ２７、特許請求の範囲第２３項において、該フラッシュ
   変換器手段内の該比較器と関係しており該フラッシュ変
   換器手段からの該複数個の二進信号において該複数個の
   二進信号のいずれかのものよりも一層低い二進有意性の
   二進信号を具備する手段が設けられており、該加算手段
   は前述した最後の手段からの二進信号及び該フラッシュ
   変換器手段からの該複数個の二進信号に応答することを
   特徴とする装置。 ２８、アナログ値と二進コード化値との間の変換装置に
   おいて、マトリクス関係に接続された複数個のスイッチ
   を持った第１変換器手段が設けられており、該複数個の
   スイッチはサブセットに接続されており、各サブセット
   における該スイッチはその他のサブセットにおけるスイ
   ッチがこの様なその他のサブセットと相対的に次の高い
   及び低い有意性のサブセットにおけるスイッチに対して
   持っているものと同一の相互接続を次の高い及び低い有
   意性のサブセット内のスイッチに対して持っており、増
   加するアナログ値に対して該複数個における前にエネル
   ギを格納する出力部材内において又該複数個における付
   加的な出力部材内におけるエネルグの格納を与えるべく
   エネルギを格納する為に該複数個のスイッチへ接続され
   ている複数個の出力部材、第１ライン及び第２ラインで
   あって該第１ラインは該第１変換器手段からの出力に対
   する振幅コーディングを持った第１信号を発生する為に
   該複数個の出力部材へ接続されており且つ該第２ライン
   は増加するアナログ値に対して該第１ラインへ次に接続
   されるべき特定の出力部材へ接続されている第１ライン
   及び第２ライン、該第１変換器手段よりも低い二進有意
   性を持っており且つ該第２ラインへ接続されている第２
   変換器手段、該アナログ値に対する振幅コーディングを
   持った第２信号を供給する手段、該第１及び第２信号の
   振幅に応答し各々が二進「１」及び「２」に対する論理
   レベルコーディング及び該第１及び第２信号の振幅間の
   差異に対する累積的コーディングを持っている複数個の
   二進信号を発生するフラッシュ変換器手段、該フラッシ
   ュ変換器手段からの二進信号の論理レベルに応答しこの
   様な二進信号の論理レベルに従って該第１変換器手段内
   の該スイッチの動作及び該第２変換器手段の動作を行う
   手段、を有していることを特徴とする装置。 ２９、特許請求の範囲第２８項において、該フラッシュ
   変換器手段による該二進信号の発生において複数個の逐
   次近似を与える手段が設けられており、該逐次近似の各
   々において該フラッシュ変換器手段による該二進信号の
   発生に応答して各々が二進「１」及び「０」に対する論
   理レベルコーディングを持った複数個の二進信号によっ
   てコード化された形態においてこの様な逐次近似の各々
   において及び以前の逐次近似において発生された二進信
   号の累積的値を格納する手段が設けられており、該第１
   変換器手段におけるスイッチの動作及び該第２変換器手
   段の動作を得る手段は前述した最後の手段からの信号の
   論理レベルに応答することを特徴とする装置。 ３０、特許請求の範囲第２８項において、該フラッシュ
   変換器手段と関連しており該フラッシュ変換器手段から
   の二進信号の論理レベルによってコード化された値にお
   いて増幅を与える手段が設けられており、該フラッシュ
   変換器手段からの二進信号に応答する手段が、該第１変
   換器手段におけるスイッチの動作及び該第２変換器手段
   の動作を得る前に、この様な二進信号の論理レベルに従
   って前述した最後の手段によって与えられる増幅に関連
   した特定の関数によって該フラッシュ変換器手段から該
   二進信号の二進有意性をシフトさせる手段を具備するこ
   とを特徴とする装置。 ３１、特許請求の範囲第２８項において、該フラッシュ
   変換器手段からの二進信号と共に、二進「１」及び二進
   「０」に対して論理レベルコーディングを持っており且
   つ該フラッシュ変換器手段からのいずれの信号の二進有
   意性よりも低い二進有意性を持っている二進信号を具備
   する手段が設けられていることを特徴とする装置。 ３２、アナログ値と二進コード化値との間の変換装置に
   おいて、該アナログ値に対する振幅コーディングを持っ
   た第１信号を供給する手段、マトリクス関係を画定する
   為に相互接続された複数個のスイッチを具備しており二
   進コード化信号を該アナログ値に対する振幅コーディン
   グを持った第２信号へ変換させる手段、該第１及び第２
   信号の振幅に応答し該第１及び第２信号の振幅における
   差異を表す振幅を持った第３信号を発生する増幅器手段
   、該増幅器手段へ動作上結合されており該増幅器手段に
   よって与えられる増幅における制御した利得を与える手
   段、該第３信号の振幅に応答し各々が二進「１」及び二
   進「０」に対する論理レベルコーディング及び該第３信
   号の振幅に対する累積的コーディングを持っている複数
   個の二進信号を発生するフラッシュ変換器手段、該増幅
   器手段における制御した利得に関連する関数によって該
   フラッシュ変換器手段からの二進信号の二進有意性をシ
   フトさせる手段、該第２信号の発生を得る上でこの様に
   シフトされた二進信号の論理レベルに従って該スイッチ
   の動作を制御する為に該シフトした二進信号を該複数個
   のスイッチへ導入させる手段、を有することを特徴とす
   る装置。 ３３、特許請求の範囲第３２項において、該フラッシュ
   変換器手段は、各々が該フラッシュ変換器手段へ接続さ
   れており且つ各々が該増幅器手段からの信号の振幅が個
   々の電圧増分内にあるか否かを表す様に構成されている
   複数個の比較器を具備しており、該フラッシュ変換器手
   段は更に該二進コード化信号の論理レベルによって該増
   幅器手段からの信号の振幅を包含する特定の電圧増分を
   表すべく接続されていることを特徴とする装置。 ３４、特許請求の範囲第３２項において、該変換器手段
   は第１及び第２変換器を具備しており、該第１変換器は
   比較的高い二進有意性の二進コード化信号を変換すべく
   動作可能であり且つ該第２変換器は比較的低い二進有意
   性の二進コード化信号を変換すべく動作可能であり、該
   第１変換器はマトリクス関係に接続され且つサブセット
   を画定する複数個のスイッチから形成されており、各サ
   ブセットにおけるスイッチは該二進信号の個別の１つの
   論理レベルにのみ応答し、該第１変換器は該マトリクス
   関係におけるスイッチの動作によってコード化された値
   を表す振幅を持った信号を供給する第１ラインを具備す
   ると共に該マトリクス関係にあるスイッチによってコー
   ド化された二進値における各増分的増加に対して該第１
   ライン上の信号の振幅に対して付加的な増分を導入する
   為に該マトリクス関係に接続された第２ラインを具備し
   ており、該第２ラインは該第２変換器によって発生され
   た信号の振幅を受け取る為に該第２変換器へ接続されて
   いることを特徴とする装置。 ３５、特許請求の範囲第３２項において、逐次近似の特
   定の数に対して及びこの様な逐次近似の個々のものにお
   ける該増幅器手段の利得における特定の増加に対してコ
   ーディングする手段、この様な逐次近似のこの様な個々
   のものにおいて該増幅器手段における利得における特定
   の増加を与える手段、この様な逐次近似のこの様な個々
   のものにおいて該増幅器手段における制御した利得に従
   って逐次近似のこの様な個々のものにおける該フラッシ
   ュ変換器手段からの二進信号の二進有意性におけるシフ
   トを与える手段、を有することを特徴とする装置。 ３６、特許請求の範囲第３３項において、該逐次近似の
   各々において、この二進信号の該変換手段への導入を得
   る為に該二進信号の論理レベルによってコード化された
   最小桁ビットの半分に対する論理レベルコーディングを
   持った二進信号を該シフト手段へ導入する手段が設けら
   れていることを特徴とする装置。 ３７、アナログ値と二進コード化値との間の変換装置に
   おいて、該アナログ値に対する振幅コーディングを持っ
   た第１信号を供給する手段、各々が二進「１」及び二進
   「０」に対して論理レベルコーディングと該アナログ値
   に対する累積的コーディングとを持っている複数個の二
   進コード化信号を該アナログ値に対する振幅コーディン
   グを持った第２信号へ変換する手段、該第１及び第２信
   号の振幅に応答し各々が二進「１」及び二進「０」に対
   する論理レベルコーディングと該第１及び第２信号の振
   幅における差に対する累積的コーディングとを持った複
   数個の二進信号を発生するフラッシュ変換器手段、該フ
   ラッシュ変換器手段へ動作上結合されており二進「１」
   及び二進「０」に対する論理レベルコーディングを持っ
   ており且つ該複数個の二進信号のいずれのものの二進有
   意性よりも低い二進有意性を持った付加的な二進信号を
   該複数個の二進信号へ付加させる手段、該フラッシュ変
   換器手段及び前述した最後の手段からの二進信号を該変
   換手段を動作する為の信号として使用する手段、を有す
   ることを特徴とする装置。 ３８、特許請求の範囲第３７項において、複数個の逐次
   近似を与える手段、該変換手段内に該複数個の逐次近似
   における二進信号の論理レベルによってコード化された
   二進値の和を蓄積する手段、を有することを特徴とする
   装置。 ３９、特許請求の範囲第３７項において、該第１及び第
   ２信号の振幅に応答し該第１及び第２信号の振幅におけ
   る差を表す振幅を持った第３信号を発生する増幅器手段
   が設けられており、該逐次近似の個々のものにおいて該
   増幅器手段の利得における制御した増加を発生する手段
   が設けられており、該フラッシュバック変換器手段は該
   増幅器手段からの信号の振幅に応答して該二進信号を発
   生し、該逐次近似の個々のものにおける二進信号に応答
   して該二進信号が該変換手段へ導入される前にこの様な
   逐次近似のこの様な個々のものにおいて該増幅器手段内
   の利得における増加に関係する係数だけ該二進信号の二
   進有意性をシフトさせる手段が設けられていることを特
   徴とする装置。 ４０、変換装置において、増幅器手段が設けられており
   、該増幅器手段へアナログ入力を供給する手段が設けら
   れており、該増幅器手段の利得に関して調節可能な制御
   を与える手段が設けられており、該調節可能な利得制御
   手段が、マトリクス関係で複数個のスイッチを接続させ
   る手段であって該複数個のスイッチはサブセットに配設
   されており各サブセットは個別的な二進有意性を持って
   おり各サブセット内のスイッチは他のサブセット内のス
   イッチがこの様な他のサブセットと相対的に次に高い及
   び低い二進有意性のスイッチに対して持っているものと
   同一の接続を次に高い及び低い二進有意性のサブセット
   のスイッチに対して持っている接続手段と、エネルギを
   格納すべく各々が構成された複数個の出力部材と、該マ
   トリクス関係における該スイッチの接続に従って該複数
   個の出力部材内にエネルギの格納を得る為に該複数個の
   出力部材を該マトリクス関係にあるスイッチへ及び該増
   幅器手段へ接続する手段と、該増幅器手段内に与えられ
   るべき利得に従って該マトリクス関係内の各サブセット
   内にスイッチの接続を与える手段とを具備していること
   を特徴とする装置。 ４１、特許請求の範囲第４０項において、基準電圧を供
   給する手段が設けられており、且つスイッチング手段が
   該マトリクス関係にある該スイッチへ接続されており且
   つ第１及び第２モードを持っており、該スイッチング手
   段は第１モードで動作して該基準電圧を該マトリクス関
   係へ導入し且つ第２モードで動作して該複数個の出力部
   材及び該マトリクス関係を該増幅器手段を横断して接続
   することを特徴とする装置。 ４２、特許請求の範囲第４１項において、該増幅器手段
   は出力端子を持っており、該複数個の出力部材は該増幅
   器手段への該アナログ入力へ接続されており且つ該マト
   リクス関係は該スイッチング手段の第２モードにおいて
   該増幅器手段の出力端子へ接続されていることを特徴と
   する装置。 ４３、特許請求の範囲第４２項において、付加的なスイ
   ッチング手段が該増幅器手段を横断して接続されており
   且つ第１及び第２動作モードを持っており且つ該第１モ
   ードで動作して該増幅器手段を短絡し且つ該第２モード
   で動作して該複数個の出力部材及び該マトリクス関係の
   該増幅器手段を横断しての接続を与えることを特徴とす
   る装置。