JP2003198372A

JP2003198372A - アナログデジタル変換装置

Info

Publication number: JP2003198372A
Application number: JP2001400672A
Authority: JP
Inventors: Yukio Koyanagi; 裕喜生小柳
Original assignee: Individual
Current assignee: Individual
Priority date: 2001-12-28
Filing date: 2001-12-28
Publication date: 2003-07-11
Anticipated expiration: 2021-12-28
Also published as: WO2003058821A1; US20040217895A1; TW200301995A; CN1628419A; JP3810318B2; EP1460763A4; EP1460763A1; KR20040069207A

Abstract

(57)【要約】【課題】回路規模を大きくすることなく、Ａ／Ｄ変換
の速度向上および分解能向上の双方を達成できるように
する。【解決手段】４ビット単位の変換処理部１_-1〜１_-4を
複数段接続し、各変換処理部１_-1〜１_-4においてアナロ
グ入力電圧に応じたクロック数をカウントして４ビット
のデジタル信号を求めるとともに、前段の変換処理部で
カウントされない非完全クロックの長さに比例した剰余
電圧を求めて次段の変換処理部に送るようにし、各変換
処理部１_-1〜１_-4で求めた４ビットのデジタル信号をシ
フトレジスタ３_-1〜３_-4を介して１６ビットのデジタル
信号として出力するようにすることにより、個々の変換
処理部１_-1〜１_-4では４ビットの分解能を達成すれば良
く、カウンタ２_-1〜２_-4のクロック周波数を高くしなく
ても済むようにして、高分解能を達成しつつもＡ／Ｄ変
換精度を向上させることができるようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アナログ信号をデ
ジタル信号に変換するアナログデジタル変換装置に関す
るものである。

【０００２】

【従来の技術】近年、ＬＳＩ技術の進歩によって、通
信、計測、音声・画像信号処理、医療、地震学などの様
々な分野においてアナログ信号をデジタル的に処理する
手法が一般化している。アナログ信号をデジタル処理す
るためには、アナログ量をデジタル量に変換するＡ／Ｄ
変換装置が必須となる。

【０００３】Ａ／Ｄ変換装置の種類は多種多様であり、
使用目的に応じてその構成や原理が異なったものが使用
される。Ａ／Ｄ変換装置は積分方式と比較方式に大別さ
れ、さらに積分方式はデュアルスロープ型と電荷並行型
に、比較方式は帰還比較型（逐次比較型）と無帰還比較
型（並列型又はフラッシュ型）に分類される。時間軸で
精度を出す積分方式は、低速であるが、高分解能に適し
ている。一方、素子によって精度を出す比較方式は、高
速ではあるが、低分解能（８〜１２ビット）に適してい
る。

【０００４】図１０に、積分方式によるＡ／Ｄ変換装置
の構成および動作を示す。図１０（ａ）に示す構成図に
おいて、１０５は積分器であり、演算増幅器１０８、コ
ンデンサ１０９およびスイッチ１１０を備えている。演
算増幅器１０８の非反転入力端子はアースに接続され、
反転入力端子と出力端子との間にコンデンサ１０９とス
イッチ１１０とが並列に接続されている。

【０００５】この積分器１０５の入力端子（演算増幅器
１０８の反転入力端子）には、直列接続されたスイッチ
１０１と抵抗１０３とを介して入力アナログ信号の電圧
Ｖinが入力されるとともに、直列接続されたスイッチ１
０２と抵抗１０４とを介して基準電圧Ｖrefが入力され
る。また、この積分器１０５の出力端子には、コンパレ
ータ１０６の反転入力端子が接続されている。コンパレ
ータ１０６の非反転入力端子はアースに接続され、出力
端子はカウンタ１０７に接続されている。

【０００６】リセット期間は積分器１０５のスイッチ１
１０がオンとなり、コンデンサ１０９の電荷を放電して
積分器１０５の出力がゼロとなるようにする。スイッチ
１０１，１０２は初期状態ではオフとなっており、Ａ／
Ｄ変換動作が始まるとスイッチ１０１が一定時間ｔ₁だ
けオンになる。Ａ／Ｄ変換動作が行われている間、スイ
ッチ１１０はオフである。これにより、入力アナログ電
圧Ｖinが積分器１０５によって時間ｔ₁だけ積分され、
その結果がコンデンサ１０９に蓄積される。

【０００７】次に、スイッチ１０１がオフ、スイッチ１
０２がオンに切り替えられる。このとき積分器１０５
は、コンデンサ１０９に蓄積された入力アナログ電圧Ｖ
inの積分結果と逆極性の基準電圧Ｖrefとを演算増幅器
１０８に入力し、積分器１０５の出力がゼロになること
をコンパレータ１０６で検知するまで、基準電圧Ｖref
で逆積分する。この基準電圧Ｖrefで逆積分する時間ｔ₂
をカウンタ１０７で測定することにより、アナログ入力
電圧Ｖinをデジタルデータに変換することができる。

【０００８】図１１に、比較方式によるＡ／Ｄ変換装置
の構成を示す。図１１において、１１１は入力アナログ
信号の電圧Ｖinを保持するサンプルホールド回路、１１
２は複数のコンパレータである。各コンパレータ１１２
の一方の入力端子にはサンプルホールド回路１１１の出
力が接続され、他方の入力端子には電圧ＶDDを等しく分
圧する複数の抵抗Ｒの出力タップがそれぞれ接続されて
いる。

【０００９】各コンパレータ１１２は、サンプルホール
ド回路１１１から出力されるアナログ入力電圧Ｖinと、
複数の抵抗Ｒによって等分された電圧ＶDDの分圧とをそ
れぞれ比較し、その比較結果に応じて０または１の値を
エンコーダ１１３に出力する。このときエンコーダ１１
３に入力されるデータは、アナログ入力電圧Ｖinの大き
さに応じて、何れかのコンパレータ１１２を境としてそ
の両側で０および１の値が連続するデータとなってい
る。エンコーダ１１３は、コンパレータ１１２の出力デ
ータをエンコードして所定ビットのデジタルデータと
し、レジスタ１１４を介して出力する。

【００１０】

【発明が解決しようとする課題】しかしながら、上記従
来技術に示す積分型Ａ／Ｄ変換装置では、上述したよう
にＡ／Ｄ変換速度が遅いという問題があった。従来、変
換速度を上げるために縦続積分方式のＡ／Ｄ変換装置も
提案されている。この縦続積分方式の基本的な動作は、
基準電圧Ｖrefによる積分を２段階に分けて行う。すな
わち、変換ビットを上位ビットと下位ビットとに分け、
前半は時間を短くするために粗く急速に上位ビットの積
分を行い、後半は精度を出すために緩やかに下位ビット
の積分を行うことにより、精度を保ちながら全体で時間
の短縮を図っている。

【００１１】しかし、従来の縦続積分方式では、基準電
圧Ｖrefを２種類用意する必要があり、そのため回路構
成が複雑になるという問題があった。また、後半の下位
ビットについては緩やかに積分を行う必要があるため、
変換速度の高速化が十分に図れないという問題もあっ
た。

【００１２】また、Ａ／Ｄ変換の分解能を向上させるた
めには、カウンタのクロック周波数を上げる必要がある
が、クロック周波数を無限に高くすることは種々の制約
からできず、容易に分解能を向上させることができない
という問題もあった。例えば、オーディオでは１６ビッ
トの分解能が要求されるが、サンプリング周波数が４
４．１ＫＨｚのオーディオ信号をＡ／Ｄ変換する場合、
１６ビットの精度を出すのに必要なクロック周波数は約
３ＧＨｚにもなる。しかし、このように非常に高いクロ
ック周波数を実現するのは容易でない。また、クロック
パルスの波形そのものが保たれなくなるため、変換精度
が上がらないという問題があった。

【００１３】一方、比較型Ａ／Ｄ変換装置では、Ａ／Ｄ
変換速度は速くできるものの、入力アナログ電圧と基準
電圧とを比較するコンパレータや分圧抵抗等が変換分解
能に相当する数（例えば、１６ビットのＡ／Ｄ変換装置
であれば６５５３６個）だけ必要となる。また、そのコ
ンパレータの数に比例してエンコーダの回路規模も膨大
になり、チップサイズの大型化やコスト上昇の大きな要
因となるという問題があった。

【００１４】本発明は、このような問題を解決するため
に成されたものであり、回路規模を大きくすることな
く、Ａ／Ｄ変換の速度向上および分解能向上の双方を達
成できるようにすることを目的とする。

【００１５】

【課題を解決するための手段】本発明のアナログデジタ
ル変換装置は、アナログ信号を所定ビット単位でデジタ
ル信号に変換するアナログデジタル変換装置であって、
所定の基準電圧から一定の割合で変化するランプ電圧を
発生するランプ電圧発生回路と、上記ランプ電圧とアナ
ログ入力電圧とが一致するまでの間に含まれる完全クロ
ック数をカウントし、上記アナログ入力電圧に比例した
所定ビット数のデジタル信号を出力するカウンタ回路
と、上記ランプ電圧と上記アナログ入力電圧とが一致す
るまでの間に含まれる上記完全クロック以外の非完全ク
ロックを検出し、上記非完全クロックの時間に比例した
電圧を剰余電圧として出力する剰余検出回路とを備え、
最初は上記ランプ電圧が上記アナログ信号の入力電圧に
一致するまでの間に含まれる完全クロック数をカウント
して上記所定ビット数のデジタル信号を出力し、以降は
上記ランプ電圧が上記剰余電圧に一致するまでの間に含
まれる完全クロック数をカウントして上記所定ビット数
のデジタル信号を出力するようにしたことを特徴とす
る。

【００１６】本発明の他の態様では、上記剰余検出回路
は、分解能に応じて数倍した値の剰余電圧を出力するこ
とを特徴とする。例えば、上記剰余検出回路は、上記ラ
ンプ電圧と上記アナログ入力電圧とが一致してから次の
クロックが始まるまでの時間に比例した電圧を上記分解
能に応じて数倍した電圧値を、上記ランプ電圧の最大値
から引くことによって、上記分解能に応じて数倍した値
の剰余電圧を求める。

【００１７】本発明のその他の態様では、アナログ信号
を所定ビット単位でデジタル信号に変換する変換処理部
を複数段接続し、それぞれの変換処理部が上記ランプ電
圧発生回路、上記カウンタ回路および上記剰余検出回路
を備え、前段の変換処理部から出力された上記剰余電圧
を後段の変換処理部に上記アナログ入力電圧として入力
するように成し、上記複数段の変換処理部を並列動作さ
せるようにしたことを特徴とする。

【００１８】本発明のその他の態様では、所定ビット単
位でアナログ信号をデジタル信号に変換する変換処理部
を複数段接続し、各変換処理部においてアナログ入力電
圧に応じたクロック数をカウントして所定ビットのデジ
タル信号を求めるとともに、上記各変換処理部でカウン
トされない非完全クロックの長さに比例した剰余電圧を
求めて次段の変換処理部に送り、当該次段の変換処理部
が上記剰余電圧を上記アナログ入力電圧として処理する
ようにし、上記各変換処理部において求めた所定ビット
のデジタル信号を全体として所望分解能のデジタル信号
として出力するようにしたことを特徴とする。

【００１９】

【発明の実施の形態】以下、本発明の一実施形態を図面
に基づいて説明する。図１は、本実施形態によるＡ／Ｄ
変換装置の概略構成を示す図である。ここでは、１６ビ
ットの変換分解能を有するＡ／Ｄ変換装置を例に挙げて
説明する。図１に示すように、本実施形態のＡ／Ｄ変換
装置は、４ビット単位でＡ／Ｄ変換を行う複数の変換処
理部１_-1〜１_-4を多段接続して構成されている。

【００２０】各変換処理部１_-1〜１_-4は積分型Ａ／Ｄ変
換の構成を基本としており、変換ビット数を小さくして
後述する剰余計算機能を工夫することにより多段構成を
可能とし、全体として大きな分解能を実現している。初
段の変換処理部１_-1は、Ａ／Ｄ変換の対象となるアナロ
グ信号の入力処理部、２段目以降の変換処理部１_-2〜１
_-4は、前段から送られてくる剰余信号の処理部となって
いる。

【００２１】各変換処理部１_-1〜１_-4は、アナログ処理
部と、タイムシェアリング動作する４層のデジタル処理
部とから構成される。アナログ処理部は、所定の基準電
圧Ｖref1から電圧Ｖref2まで一定の割合で上昇するラン
プ電圧と、サンプルホールドしたアナログ入力電圧との
一致点を検出する回路を含んでいる。１段目から３段目
の変換処理部１_-1〜１_-3が備えるアナログ処理部は、上
述の剰余信号を検出して次段に出力する回路を含んでい
る。

【００２２】また、デジタル処理部の各層は、上記ラン
プ電圧とアナログ入力電圧とが一致するまでの間に含ま
れるクロック数をカウントし、アナログ入力電圧に比例
した４ビットのデジタル信号を出力するカウンタ２_-1〜
２_-4と、各カウンタ２_-1〜２ _-4より出力される４ビット
のデジタル信号を保持するとともに、シフト動作により
これらをまとめて１６ビットのデジタル信号として出力
するシフトレジスタ３ _-1〜３_-4とを備えている。このデ
ジタル処理部による並直列変換によって、各変換処理部
１_-1〜１_-4の出力結果を高速データとして出力する。

【００２３】図２は、各変換処理部１_-1〜１_-4が備える
アナログ処理部の構成を示す回路図である。また、図３
は、この図２に示すアナログ処理部の動作を説明するた
めの波形図である。以下、この図２および図３を用いて
説明する。

【００２４】図２において、アナログ入力電圧ＩＮＰＵ
Ｔ（初段の変換処理部１_-1の場合はＡ／Ｄ変換の対象と
なるアナログ信号の電圧、２段目以降の変換処理部１_-2
〜１ _-4の場合は前段から送られてくる剰余信号の電圧）
は、サンプルホールド回路１１によってサンプルホール
ドされた後、コンパレータ１３の一方の入力端子に入力
される（図３の(3)、(6)）。コンパレータ１３の他方の
入力端子には、ランプジェネレータ１２により発生され
るランプ電圧が入力される。

【００２５】このランプジェネレータ１２は、一定の電
流値Ｉrefを出力する定電流源Ｉrefと、この定電流源Ｉ
refと基準電圧Ｖref1との間に直列接続された２つのＭ
ＯＳスイッチＱ１，Ｑ２と、ランプジェネレータ１２の
出力端子と基準電圧Ｖref1との間に接続されたコンデン
サＣ１とを備えて構成されている。一方のＭＯＳスイッ
チＱ１のゲートには、メインクロックＣＫ１（図３の
(1)）の１６クロック期間（４ビット分）に相当するパ
ルス幅を持つクロックＣＫ１６（図３の(4)）が入力さ
れる。また、他方のＭＯＳスイッチＱ２のゲートには、
リセットパルスＲＳＴ（図３の(2)）が入力される。

【００２６】ランプジェネレータ１２の動作は以下の通
りである。まずリセットパルスＲＳＴの印加によってＭ
ＯＳスイッチＱ２がオンとなり、コンデンサＣ１が基準
電圧Ｖref1にリセットされる。この基準電圧Ｖref1は、
Ａ／Ｄ変換の対象となるアナログ信号の入力電圧の最小
値よりも所定のマージン分だけ小さい値である。その
後、クロックＣＫ１６の印加によってＭＯＳスイッチＱ
１がオンとなり、そのパルス期間中にコンデンサＣ１の
充電が行われる。その結果、基準電圧Ｖref1から電圧Ｖ
ref2まで一定の割合で徐々に上昇するランプ電圧（図３
の(5)）が得られる。

【００２７】基準電圧Ｖref1は内部生成されるものであ
るのに対して、ランプ電圧の最大値Ｖref2は、基準電圧
Ｖref1と定電流源ＩrefとコンデンサＣ１の容量とによ
って一意に定まるものである。ランプ電圧の最大値Ｖre
f2はサンプルホールド回路１４に与えられ、その内部の
ＭＯＳスイッチＱ３に次のリセットパルスＲＳＴが印加
されるまでコンデンサＣ２に保持される。そして、この
電圧Ｖref2が後述する剰余計算の際の基準電位として利
用される。

【００２８】コンパレータ１３は、サンプルホールド回
路１１から入力されるアナログ入力電圧Ｓ／Ｈout（図
３の(6)）と、ランプジェネレータ１２から入力される
ランプ電圧（図３の(5)）とを大小比較し、その比較結
果に応じたパルスを出力する。すなわち、基準電圧Ｖre
f1から徐々に大きくなるランプ電圧がアナログ入力電圧
Ｓ／Ｈoutに一致するまでの期間中に値が１となり、ラ
ンプ電圧がアナログ入力電圧Ｓ／Ｈoutを超えた後は値
が０となるパルスＣＯＭＰout（図３の(7)）を出力す
る。これにより、コンパレータ１３の出力信号ＣＯＭＰ
outは、アナログ入力電圧Ｓ／Ｈoutの大きさに比例した
パルス幅を持つことになる。

【００２９】コンパレータ１３の出力信号ＣＯＭＰout
は、ＡＮＤゲート１５の一方の入力端子と負出力モノマ
ルチバイブレータ１６とに入力される。ＡＮＤゲート１
５の他方の入力端子にはメインクロックＣＫ１が入力さ
れる。これにより、ＡＮＤゲート１５の出力信号ＤＤ１
は図３の(8)のようになる。この信号ＤＤ１は、コンパ
レータ１３の出力信号ＣＯＭＰoutのハイ期間中（ラン
プ電圧がアナログ入力電圧Ｓ／Ｈoutに一致するまでの
間）に含まれるメインクロックＣＫ１の数を表してい
る。したがって、このクロックＣＫ１の数を数えれば、
アナログ入力電圧Ｓ／Ｈoutを４ビットのデジタル信号
に変換することが可能である。

【００３０】ただし、図３に示すように、信号ＣＯＭＰ
outのハイ期間中には、メインクロックＣＫ１の１クロ
ック幅に満たない非完全な余り部分（以下、非完全クロ
ックと呼ぶことにする）が含まれている。この非完全ク
ロックもカウントしてしまうと、デジタル信号の値は１
だけ大きくなってしまう。したがって、このＡＮＤゲー
ト１５の出力信号ＤＤ１をそのままカウンタに出力する
ことはできない。そこで、負出力モノマルチバイブレー
タ１６を利用して、信号ＣＯＭＰoutのハイ期間中に含
まれるメインクロックＣＫ１の数を１つ削減した信号Ｄ
Ｄ２（図３の(9)）を生成し、これをカウンタに出力す
るようにしている。

【００３１】すなわち、負出力モノマルチバイブレータ
１６は、信号ＣＯＭＰoutの立ち上がり（これはメイン
クロックＣＫ１の立ち上がりと同期している）に同期し
て出力がロウになり、そのロウ期間がメインクロックＣ
Ｋ１の１／２クロック期間よりもやや長くなるように設
定した負の単一パルスを出力する。この負出力モノマル
チバイブレータ１６の出力信号と、ＡＮＤゲート１５の
出力信号ＤＤ１とがＡＮＤゲート１７に入力される。こ
のＡＮＤゲート１７によって２入力のＡＮＤをとること
により、カウンタへの出力信号ＤＤ２（図３の(9)）を
生成している。

【００３２】一方、非完全クロックに関しては、当該非
完全クロックの時間に比例した剰余電圧を剰余検出回路
１８によって生成し、これを次段の変換処理部に出力す
る。次段の変換処理部では、前段から送られてきた剰余
電圧をアナログ入力電圧ＩＮＰＵＴとして入力し、以上
と同様の変換動作を行うことによって、当該剰余電圧を
前段から見て下位に当たる４ビットのデジタル信号に変
換する。

【００３３】剰余検出回路１８の入力段には、遅延回路
としてのインバータ、ＯＲゲート、ＲＳフリップフロッ
プから成る論理回路が設けられており、コンパレータ１
３の出力信号ＣＯＭＰoutとメインクロックＣＫ１とに
基づいて、図３の(11)のような信号ＤＤoutを生成す
る。この信号ＤＤoutは、コンパレータ１３の出力信号
ＣＯＭＰoutの立ち下り（アナログ入力電圧Ｓ／Ｈoutと
ランプ電圧とが一致した時点）で１となり、その後のメ
インクロックＣＫ１の立ち上がりで０となるパルス信号
である。このパルス信号ＤＤoutは、ＭＯＳスイッチＱ
４のゲートに入力される。

【００３４】ＭＯＳスイッチＱ４は、そのソースとドレ
インがコンデンサＣ２および定電流源Ｉref*16に接続さ
れている。定電流源Ｉref*16は、ランプジェネレータ１
２が備えている定電流源Ｉrefの１６倍の電流を出力す
るものであり、その一端は接地されている。上述したよ
うに、コンデンサＣ２には、ランプ電圧の最大値Ｖref2
が蓄積されている。これにより、パルス信号ＤＤoutの
ハイ期間中にＭＯＳスイッチＱ４がオンになると、ラン
プ電圧の最大値Ｖref2を起点として、図３の(5)に示す
ランプ電圧の１６倍の傾斜で電圧が降下する（図３の(1
0)）。

【００３５】非完全クロックは、メインクロックＣＫ１
の１クロック期間から図３の(11)に示すパルス信号ＤＤ
outの期間を差し引いたものである。よって、非完全ク
ロックの時間に比例した剰余電圧とは、このメインクロ
ックＣＫ１の１クロック分とパルス信号ＤＤoutとの差
分に比例した電圧のことを言う。したがって、メインク
ロックＣＫ１の１６クロック分に相当する電圧Ｖref2か
ら、パルス信号ＤＤoutの１６倍に相当する電圧を差し
引くといった上述の動作を行うことにより、本来の剰余
電圧を１６倍した電圧がＤＣ余りとして得られる。この
計算は、定電流源Ｉref*16およびコンデンサＣ２の精度
以外はメインクロックＣＫ１が基準となるので、精度の
高い結果が得られる。

【００３６】図４は、各変換処理部１_-1〜１_-4が備える
デジタル処理部の構成を１つにまとめて示したイメージ
図である。また、図５は、図４に示すデジタル処理部の
動作を説明するための波形図である。図４において、４
ビットカウンタが図の横方向に４個並んでいるのは、そ
れぞれが４つの変換処理部１_-1〜１_-4の内部に備えられ
ているものであることを表す。また、４ビットカウンタ
が図の縦方向に４個並んでいるのは、変換処理部１_-1〜
１_-4のそれぞれがタイムシェアリング動作の４層により
構成されていることを表す。例えば、一番左側にある縦
４つの４ビットカウンタは、初段の変換処理部１_-1が備
える４層のカウンタである。

【００３７】また、２０ビットシフトレジスタは、各変
換処理部１_-1〜１_-4のデジタル処理部が備えるシフトレ
ジスタを全てまとめて示したものである（左端の４ビッ
トの値は０に固定）。この２０ビットシフトレジスタが
図の縦方向に４個並んでいるのは、変換処理部１_-1〜１
_-4のそれぞれがタイムシェアリング動作の４層により構
成されていることを表す。

【００３８】図５に示すように、４つの変換処理部１_-1
〜１_-4のデジタル処理部が備える４層の４ビットカウン
タ（合計１６個のカウンタ）および４層の２０ビットシ
フトレジスタは、制御パルスＣＰ１〜ＣＰ４のハイ期間
中に動作する。これらの制御パルスＣＰ１〜ＣＰ４は、
４４．１ＫＨｚのサンプルクロックＣＫsの１クロック
期間に相当するパルス幅を持っている。図４および図５
では、各カウンタおよび各シフトレジスタの動作タイミ
ングをハッチングの種類で区別して示した。

【００３９】例えば制御パルスＣＰ１のハイ期間中は、
１段目の変換処理部１_-1の第１層の４ビットカウンタ、
２段目の変換処理部１_-2の第４層の４ビットカウンタ、
３段目の変換処理部１_-3の第３層の４ビットカウンタ、
４段目の変換処理部１_-4の第２層の４ビットカウンタが
動作し、第１層の２０ビットシフトレジスタから４ビッ
ト分の０に続いて１６ビットのデジタル信号が出力され
る。このように、４つの変換処理部１_-1〜１_-4が備える
４層のデジタル処理部が並直列変換動作をすることによ
り、Ａ／Ｄ変換速度の向上を図っている。

【００４０】図６〜図９は、各変換処理部１_-1〜１_-4の
内部構成をアナログ処理部とデジタル処理部とを合わせ
て示した回路図である。これらの図において、図２に示
した符号と同一の符号を付したものは互いに同一の機能
を有するものであるので、ここでは重複する説明を省略
する。また、図６〜図９はほぼ同様の構成を有している
ので、これらのうち何れかを代表として説明する。

【００４１】例えば図６について説明すると、４つの４
ビットカウンタ２１_-1〜２１_-4によって図１に示したカ
ウンタ２_-1が構成され、４つの８ビットシフトレジスタ
（ＭＳＢから４ビットは０に固定）２２_-1〜２２_-4によ
って図１に示したシフトレジスタ３_-1が構成される。Ｃ
ＬＲ１〜ＣＬＲ４は４ビットカウンタ２１_-1〜２１_-4を
クリアするためのタイミングクロック、ＬＤ１〜ＬＤ４
は４ビットカウンタ２１_-1〜２１_-4から８ビットシフト
レジスタ２２_-1〜２２_-4へのデータロードを制御するた
めのタイミングクロック、ＣＫ０は８ビットシフトレジ
スタ２２_-1〜２２_-4のシフト動作を制御するためのタイ
ミングクロックである。

【００４２】１組のＡＮＤゲート２３_-1〜２３_-4は、メ
インクロックＣＫ１と、ＡＮＤゲート１７の出力信号Ｄ
Ｄ２と、制御パルスＣＰ１〜ＣＰ４とのＡＮＤを演算す
る。４ビットカウンタ２１_-1〜２１_-4は、ＡＮＤゲート
２３_-1〜２３_-4より出力されるクロック数をカウントす
る。もう１組のＡＮＤゲート２４_-1〜２４_-4は、シフト
クロックＣＫ０と、ＡＮＤゲート１７の出力信号ＤＤ２
と、制御パルスＣＰ１〜ＣＰ４とのＡＮＤを演算する。
８ビットシフトレジスタ２２_-1〜２２_-4は、これらのＡ
ＮＤゲート２４_-1〜２４_-4より出力されるクロックに同
期してシフト動作を実行する。

【００４３】すなわち、ロードクロックＬＤ１〜ＬＤ４
によって８ビットシフトレジスタ２２_-1〜２２_-4に保持
されたカウント値（４ビットのデジタル信号）は、シフ
トクロックＣＫ０の印加に応じて、２段目の変換処理部
１_-2が備える４ビットシフトレジスタ３２_-1〜３２
_-4（図７）に送られる。このとき、２段目の４ビットシ
フトレジスタ３２_-1〜３２_-4に保持されていた４ビット
のデジタル信号は、同じシフトクロックＣＫ０の印加タ
イミングで３段目の４ビットシフトレジスタ４２_-1〜４
２_-4（図８）に送られ、３段目の４ビットシフトレジス
タ４２_-1〜４２_-4に保持されていた４ビットのデジタル
信号は４段目の４ビットシフトレジスタ５２ _-1〜５２_-4
（図９）に送られる。

【００４４】最終段の変換処理部１_-4では、図９に示す
ように、４ビットシフトレジスタ５２_-1〜５２_-4の出力
側に接続された出力バッファ回路５５_-1〜５５_-4を介し
てデジタル信号が出力される。すなわち、各変換処理部
１_-1〜１_-4のシフトレジスタ２２_-1〜２２_-4，３２_-1〜
３２_-4，４２_-1〜４２_-4，５２_-1〜５２_-4（図１のシフ
トレジスタ３_-1〜３_-4に相当）により構成される２０ビ
ットシフトレジスタに保持されている１６ビットのデジ
タル信号が、シフトクロックＣＫ０が印加されている期
間中に出力バッファ回路５５_-1〜５５_-4を介して全て出
力される。なお、最終段の変換処理部１_-4には、アナロ
グ処理部において剰余電圧を検出するための回路は不要
であり、実際そのような回路は備えられていない。

【００４５】以上詳しく説明したように、本実施形態に
よれば、４ビット単位の変換処理部を多段接続し、各変
換処理部においてアナログ入力電圧に応じたクロック数
をカウントして４ビットのデジタル信号を求めるととも
に、前段の変換処理部で求めた剰余電圧を次段の変換処
理部に送ってＡ／Ｄ変換を行うようにしたので、全体と
して１６ビットの高分解能を実現することができる。ま
た、個々の変換処理部では４ビットの分解能を達成すれ
ば良く、カウンタのクロック周波数を高くしなくても済
む。これにより、クロックパルスの波形歪みなどの誤差
原因となる要素を少なくすることができ、高分解能を達
成しつつもＡ／Ｄ変換精度を向上させることができる。

【００４６】また、本実施形態によれば、ある変換処理
部で求めた剰余電圧を１６倍（変換処理部の分解能に応
じた倍率で、今の例の場合は２⁴倍）して次段の変換処
理部に送るようにしたので、小さい剰余電圧そのものを
用いてクロック数をカウント可能とするためにクロック
周波数を上げる必要がなく、次段の変換処理部でも前段
と同じクロック周波数に基づいて動作することが可能と
なる。しかも、ＤＣで１６倍しているので、Ｓ／Ｎが劣
化することもなく、高いＡ／Ｄ変換精度を保つことがで
きる。

【００４７】また、本実施形態によれば、ランプ電圧の
最大値Ｖref2を利用して剰余電圧の検出のし方を工夫し
たことにより、ある変換処理部で求めたＤＣ余りを次段
の変換処理部にダイレクトに送ることができる。上位ビ
ットの変換処理部でＡ／Ｄ変換をした結果をＤ／Ａ変換
することによってアナログ量に戻し、これと入力アナロ
グ信号との差分をとってその差信号を下位ビットの変換
処理部に送るといった方式も考えられるが、これに比べ
て処理を大幅に簡素化することができる。

【００４８】しかも、上述したように本実施形態では、
ある変換処理部で求めた剰余電圧を１６倍して次段の変
換処理部に送るようにしているので、２段目以降の変換
処理部においても、１段目と全く同じクロック周波数の
タイミングでＡ／Ｄ変換を行うことができ、精度を出す
ために緩やかに積分を行う必要もない。したがって、Ａ
／Ｄ変換の精度を保ちながら変換速度の高速化を十分に
図ることができる。

【００４９】さらに、本実施形態では、複数の変換処理
部が備えるデジタル処理部をそれぞれ４層の構成とし、
これらによってＡ／Ｄ変換を並直列動作させるようにし
たので、Ａ／Ｄ変換の速度を更に高速化することができ
る。

【００５０】また、積分（ランプ電圧の生成）を行うた
めに必要な基準電圧Ｖrefは１種類で良いため、そのた
めの回路構成が複雑になることがない。また、上述した
差信号を得るためにＤ／Ａ変換装置を設けたり、Ａ／Ｄ
変換速度を速くするためにコンパレータを数多く設けた
りする必要などもないので、回路規模の大型化やコスト
上昇等の問題も回避することができる。さらに、多段接
続される複数の変換処理部はほぼ共通の構成なので、半
導体チップへの集積化が非常に容易である。

【００５１】なお、上記実施形態では、１６ビット分解
能のＡ／Ｄ変換装置を４ビット単位の変換処理部に４分
割して構成する例について説明したが、この分解能およ
び分割数は単なる例であって、これに限定されるもので
はない。

【００５２】また、上記実施形態では、全ての変換処理
部がアナログ処理部とデジタル処理部とをそれぞれ備え
る例について説明したが、回路規模の縮小を重視する場
合等には、例えばアナログ処理部については全体で１つ
のみ設け、これを各変換処理部が共通に使用するように
しても良い。この場合、アナログ処理部の信号入力段に
スイッチ回路を設け、そのスイッチ回路に、Ａ／Ｄ変換
の対象となるアナログ信号と、アナログ処理部から出力
されるＤＣ余りとを入力し、何れかを選択して処理する
ようにすれば良い（最初はアナログ信号を選択し、それ
以降はＤＣ余りを選択する）。

【００５３】また、上記実施形態では、各変換処理部で
４ビットのカウント値を得る際に、メインクロックＣＫ
１の数を１つ減らした信号ＤＤ２を得るために負出力モ
ノマルチバイブレータ１６を用いる例について説明した
が、これに限定されるものではない。例えば、パルス信
号ＣＫ１６よりもメインクロックＣＫ１の１クロック分
だけ遅く立ち上がってパルスＣＫ１６と同じタイミング
で立ち下がるパルス信号ＣＫ１５を生成し、これを更に
ＡＮＤゲート１５の入力に加えるようにしても良い。こ
の場合、負出力モノマルチバイブレータ１６とＡＮＤゲ
ート１７は不要となり、ＡＮＤゲート１５の出力信号が
そのままＤＤ２となる。

【００５４】また、上記実施形態では、基準電圧Ｖref1
（Ａ／Ｄ変換対象となるアナログ電圧の最小値よりもや
や小さい値）から徐々に上昇するランプ電圧を用いてク
ロック数のカウントを行うようにしたが、逆に、Ａ／Ｄ
変換対象となるアナログ電圧の最大値よりもやや大きい
基準電圧から徐々に下降する電圧を用いてクロック数の
カウントを行うようにしても良い。

【００５５】その他、以上に説明した実施形態は、本発
明を実施するにあたっての具体化の一例を示したものに
過ぎず、これによって本発明の技術的範囲が限定的に解
釈されてはならないものである。すなわち、本発明はそ
の精神、またはその主要な特徴から逸脱することなく、
様々な形で実施することができる。

【００５６】

【発明の効果】以上説明したように本発明によれば、回
路規模を大きくすることなく、Ａ／Ｄ変換の速度向上お
よび分解能向上の双方を達成することができる。

【図面の簡単な説明】

【図１】本実施形態によるＡ／Ｄ変換装置の概略構成を
示す図である。

【図２】各変換処理部が備えるアナログ処理部の構成を
示す回路図である。

【図３】図２に示したアナログ処理部の動作を説明する
ための波形図である。

【図４】各変換処理部が備えるデジタル処理部の構成を
１つにまとめて示すイメージ図である。

【図５】図４に示したデジタル処理部の動作を説明する
ための波形図である。

【図６】１段目の変換処理部の内部構成をアナログ処理
部とデジタル処理部とを合わせて示した回路図である。

【図７】２段目の変換処理部の内部構成をアナログ処理
部とデジタル処理部とを合わせて示した回路図である。

【図８】３段目の変換処理部の内部構成をアナログ処理
部とデジタル処理部とを合わせて示した回路図である。

【図９】４段目の変換処理部の内部構成をアナログ処理
部とデジタル処理部とを合わせて示した回路図である。

【図１０】従来の積分型Ａ／Ｄ変換装置の構成および動
作を示す図である。

【図１１】従来の比較型Ａ／Ｄ変換装置の構成を示す図
である。

【符号の説明】１_-1〜１_-4 変換処理部２_-1〜２_-4 カウンタ３_-1〜３_-4 シフトレジスタ１１サンプルホールド回路１２ランプジェネレータ１３コンパレータ１４サンプルホールド回路１５ＡＮＤゲート１６負出力モノマルチバイブレータ１７ＡＮＤゲート１８剰余検出回路

Claims

【特許請求の範囲】

【請求項１】アナログ信号を所定ビット単位でデジタ
ル信号に変換するアナログデジタル変換装置であって、所定の基準電圧から一定の割合で変化するランプ電圧を
発生するランプ電圧発生回路と、上記ランプ電圧とアナログ入力電圧とが一致するまでの
間に含まれる完全クロック数をカウントし、上記アナロ
グ入力電圧に比例した所定ビット数のデジタル信号を出
力するカウンタ回路と、上記ランプ電圧と上記アナログ入力電圧とが一致するま
での間に含まれる上記完全クロック以外の非完全クロッ
クを検出し、上記非完全クロックの時間に比例した電圧
を剰余電圧として出力する剰余検出回路とを備え、最初は上記ランプ電圧が上記アナログ信号の入力電圧に
一致するまでの間に含まれる完全クロック数をカウント
して上記所定ビット数のデジタル信号を出力し、以降は
上記ランプ電圧が上記剰余電圧に一致するまでの間に含
まれる完全クロック数をカウントして上記所定ビット数
のデジタル信号を出力するようにしたことを特徴とする
アナログデジタル変換装置。
【請求項２】上記剰余検出回路は、分解能に応じて数
倍した値の剰余電圧を出力することを特徴とする請求項
１に記載のアナログデジタル変換装置。
【請求項３】上記剰余検出回路は、上記ランプ電圧と
上記アナログ入力電圧とが一致してから次のクロックが
始まるまでの時間に比例した電圧を上記分解能に応じて
数倍した電圧値を、上記ランプ電圧の最大値から引くこ
とによって、上記分解能に応じて数倍した値の剰余電圧
を求めることを特徴とする請求項２に記載のアナログデ
ジタル変換装置。
【請求項４】アナログ信号を所定ビット単位でデジタ
ル信号に変換する変換処理部を複数段接続し、それぞれ
の変換処理部が上記ランプ電圧発生回路、上記カウンタ
回路および上記剰余検出回路を備え、前段の変換処理部
から出力された上記剰余電圧を後段の変換処理部に上記
アナログ入力電圧として入力するように成し、上記複数
段の変換処理部を並列動作させるようにしたことを特徴
とする請求項１〜３の何れか１項に記載のアナログデジ
タル変換装置。
【請求項５】所定ビット単位でアナログ信号をデジタ
ル信号に変換する変換処理部を複数段接続し、各変換処
理部においてアナログ入力電圧に応じたクロック数をカ
ウントして所定ビットのデジタル信号を求めるととも
に、上記各変換処理部でカウントされない非完全クロッ
クの長さに比例した剰余電圧を求めて次段の変換処理部
に送り、当該次段の変換処理部が上記剰余電圧を上記ア
ナログ入力電圧として処理するようにし、上記各変換処
理部において求めた所定ビットのデジタル信号を全体と
して所望分解能のデジタル信号として出力するようにし
たことを特徴とするアナログデジタル変換装置。