CN1628419A - 模拟数字转换装置 - Google Patents

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CN1628419A
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Abstract

多段连接以4位为单位的转换处理部(1－1～1－4)，在各转换处理部(1－1～1－4)中计数对应于模拟输入电压的时钟数，以求得4位的数字信号，同时求得与在前段的转换处理部中未被计数的非完全时钟的长度成比例的余量电压，并送往下一段的转换处理部，通过将在各转换处理部(1－1～1－4)中求得的4位的数字信号经由移位寄存器(3－1～3－4)而作为16位的数字信号输出，从而在各个转换处理部(1－1～1－4)中只要达到4位的分辩能力即可，即使不提高计数器(2－1～2－4)的时钟频率也可以，可以一边达成高分辩能力一边提高A/D转换精度。

Description

模拟数字转换装置
技术领域
本发明是关于将模拟信号转换为数字信号的模拟数字转换装置。
背景技术
近年来，由于LSI技术的进步，在通讯、测量、声音·画像信号处理、医疗、地震学等各种领域中，将模拟信号进行数字化处理的方法变得一般化。为了数字处理模拟信号，需要将模拟量转换为数字量的A/D转换装置。
A/D转换装置的种类有各式各样，根据使用目的而使用其构成或原理不同的装置。A/D转换装置可以大致分为积分方式和比较方式，另外，积分方式可分类为双斜率型和电荷并行型，比较方式被分类为反馈比较型(顺序比较型)和无反馈比较型(并行型或者闪速型)。用时间轴得出精度的积分方式，虽然低速，但是适合于高分辩能力。另一方面，根据元件而得到精度的比较方式，虽然高速，但是适合于低分辩能力(8～12位)。
图1中表示积分方式的A/D转换装置的构成以及动作。在图1(a)所示的构成图中，105为积分器，具备运算放大器108，电容器109及开关110。运算放大器108的非反转输入端子接地，电容器109和开关110并联在反转输入端子和输出端子之间。
在通过串联连接的开关101和电阻103，将输入模拟信号的电压Vin输入该积分器105的输入端子(运算放大器108的反转输入端子)的同时，基准电压Vref也通过串联连接的开关102和电阻104输入该端子。另外，比较器106的反转输入端子连接在积分器105的输出端子上。比较器106的非反转输入端子接地，输出端子则与计数器107连接。
积分器105的开关110在复位期间成为导通，放电电容器109的电荷，使得积分器105的输出成为零。开关101、102在起始状态为关闭，A/D转换动作一开始，开关101只在一定时间t1成为导通。在进行A/D转换动作期间，开关110关闭。由此，输入模拟电压Vin只在时间t1由积分器105积分，其结果被储存在电容器109内。
接着，开关101被切换为关闭，开关102被切换为导通。此时积分器105将储存在电容器109内的输入模拟电压Vin的积分结果和相反极性的基准电压Vref输入运算放大器108，以基准电压Vref进行反积分，直到比较器106检测到积分器105的输出成为零为止。通过用计数器107测量以该基准电压Vref进行反积分的时间t2，从而可以将模拟输入电压Vin转换为数字数据。
图2表示比较方式的A/D转换装置的构成。在图2中，111为保持输入模拟信号的电压Vin的抽样保持电路、112为多个比较器。抽样保持电路111的输出连接在各比较器112的一方输入端子上，等分压电压VDD的多个电阻R的输出分接头分别被连接在另一方的输入端子上。
各比较器112分别比较从抽样保持电路111输出的模拟输入电压Vin，和由多个电阻R等分的电压VDD的分压，根据该比较结果，将0或者1的值向编码器113输出。此时，根据模拟输入电压Vin的大小，输入编码器113的数据成为以某一比较器112为界而0以及1的值在其两侧连续的数据。编码器113将比较器112的输出数据进行编码，并作为所定位的数字数据，通过寄存器114输出。
但是，在所述现有技术所示的积分型A/D转换装置中，如上所述，存在A/D转换速度慢的问题。以往，为了提高转换速度，也有提出纵接积分方式的A/D转换装置。该纵接积分方式的基本动作，是将利用基准电压Vref的积分分成2阶段进行。即通过将转换位分成上位位和下位位，在前半段，为了缩短时间，粗而急速地进行上位位的积分，在后半段，为了得到精度，缓慢地进行下位位的积分，以达到一边保持精度一边缩短整体时间的目的。
但是，在现有的纵接积分方式中，需要准备2种基准电压Vref，因此，存在电路构成变得复杂的问题。另外，关于后半段的下位位，由于需要缓慢地进行积分，所以也存在无法谋求足够的转换速度的高速化。
另外，为了提高A/D转换的分辩能力，需要提高计数器的时钟频率，但是有无限制地提高时钟频率由于各种限制而无法进行，无法容易地提高分辩能力的问题。例如，在音频中，虽然要求16位的分辩能力，但是在A/D转换取样频率为44.1KHz的音频信号时，为了得到16位的精度，所需要的时钟频率也约为3GHz。然而，这样并不容易实现非常高的时钟频率。另外，由于时钟脉冲的波形本身也无法保持，所以存在无法提高转换精度的问题。
另一方面，在比较型A/D转换装置中，虽然A/D转换速度可以快，但是比较输入模拟电压和基准电压的比较器或分压电阻等需要相当于转换分辩能力的数目(例如，若是16位的A/D转换装置，则为65536个)。另外，与该比较器数目成比例，编码器的电路规模也膨大，存在成为晶片尺寸的大型化或成本上升的大的原因的问题。
发明内容
本发明是为了解决此种问题而开发完成的，其目的在于，不使电路规模变大，而可以达成A/D转换的速度提高以及分辩能力提高两目的。
本发明的模拟数字转换装置是一种以所定位为单位将模拟信号转换为数字信号的模拟数字转换装置，其特征在于，具备：产生从所定的基准电压开始以一定比例变化的斜坡电压(ramp voltage)的斜坡电压产生电路；计数到所述斜坡电压和模拟输入电压一致为止的期间所包含的完全时钟数，并输出与所述模拟输入电压成比例的所定位数的数字信号的计数器电路；和检测到所述斜坡电压和所述模拟输入电压一致为止的期间所包含的所述完全时钟以外的非完全时钟，并将与所述非完全时钟的时间成比例的电压作为余量电压而输出的余量检测电路，最初，计数到所述斜坡电压与所述模拟信号的输入电压一致为止的期间所包含的完全时钟数，输出所述所定位数的数字信号，以后，计数到所述斜坡电压与所述余量电压一致为止期间所包含的完全时钟数，输出所述所定位数的数字信号。
在本发明的其他形态中，其特征在于：所述余量检测电路输出根据分辩能力而数倍值的余量电压。
例如，所述余量检测电路，通过将根据所述分辩能力，而使与从所述斜坡电压和所述模拟输入电压一致到下一时钟开始为止的时间成比例的电压数倍的电压值，从所述斜坡电压的最大值中减去，从而求得根据所述分辩能力而数倍的值的余量电压。
在本发明的其他形态中，其特征在于：多段连接以所定位为单位将模拟信号转换为数字信号的转换处理部，各转换处理部分别具备：所述斜坡电压产生电路、所述计数器电路以及所述余量检测电路，将从前段的转换处理部输出的所述余量电压作为所述模拟输入电压而输入后段的转换处理部中，使所述多段的转换处理部并行动作。
在本发明的其他形态中，其特征在于：多段连接以所定位为单位将模拟信号转换为数字信号的转换处理部，在各转换处理部中，在计数对应于模拟输入电压的时钟数而求得所定位的数字信号的同时，求得与在所述各转换处理部中未被计数的非完全时钟的长度成比例的余量电压，并送往下一段的转换处理部，该下一段的转换处理部将所述余量电压作为所述模拟输入电压进行处理，将在所述各转换处理部中求得的所定位的数字信号整体作为所期望分辩能力的数字信号，而进行输出。
附图说明
图1是表示现有的积分型A/D转换装置的构成以及动作的图。
图2是表示现有的比较型A/D转换装置的构成的图。
图3是表示本实施方式的A/D转换装置的概略构成的图。
图4是表示各转换处理部所具备的模拟处理部的构成的电路图。
图5是用来说明图4所示的模拟处理部的动作的波形图。
图6是表示将各转换处理部所具备的数字处理部构成汇整为1个的构思(image)图。
图7是用来说明图6所示的数字处理部的动作的波形图。
图8是合并模拟处理部和数字处理部，来表示第1段的转换处理部的内部构成的电路图。
图9是合并模拟处理部和数字处理部来表示第2段的转换处理部的内部构成的电路图。
图10是合并模拟处理部和数字处理部来表示第3段的转换处理部的内部构成的电路图。
图11是合并模拟处理部和数字处理部来表示第4段的转换处理部的内部构成的电路图。
具体实施方式
以下，根据附图说明本发明的一实施方式。
图3是表示本实施方式的A/D转换装置的概略构成图。在这里，以具有16位的转换分辩能力的A/D转换装置为例进行说明。如图3所示，本实施方式的A/D转换装置是多段连接以4位为单位进行A/D转换的多个转换处理部1-1～1-4而构成的。
各转换处理部1-1～1-4以积分型A/D转换的构成为基本，通过使转换位数减小，以有助于后述的余量计算功能，从而可以形成多段构成，整体可以实现大的分辩能力。初段的转换处理部1-1为成为A/D转换对象的模拟信号的输入处理部，第2段以后的转换处理部1-2～1-4为从前段送来的余量信号的处理部。
各转换处理部1-1～1-4由模拟处理部和分时动作的4层数字处理部构成。模拟处理部包含检测由所定的基准电压Vref1至电压Vref2、以一定比例上升的斜坡电压和与抽样保持的模拟输入电压的一致点的电路。由第1段至第3段的转换处理部1-1～1-3所具备的模拟处理部包含检测所述余量信号并向下一段输出的电路。
另外，数字处理部的各层具备：计数到所述斜坡电压和模拟输入电压一致为止的期间所包含的时钟数，并输出与模拟输入电压成比例的4位数字信号的计数器2-1～2-4；和在保持由各计数器2-1～2-4输出的4位数字信号的同时，利用移位动作将其汇整而作为16位的数字信号予以输出的移位寄存器3-1～3-4。利用该数字处理部的串并联转换，从而将各转换处理部1-1～1-4的输出结果作为高速数据输出。
图4是表示各转换处理部1-1～1-4所具备的模拟处理部的构成的电路图。另外，图5是说明该图4所示的模拟处理部的动作用的波形图。以下，利用此图4以及图5进行说明。
在图4中，模拟输入电压INPUT(在为初段的转换处理部1-1时，是成为A/D转换对象的模拟信号的电压，在为第2段以后的转换处理部1-2～1-4时，是从前段送来的余量信号的电压)，由抽样保持电路11抽样保持后，输入比较器13的一方输入端子(图5的(3)、(6))中。由斜坡电压产生器12产生的斜坡电压则输入比较器13的另一方的输入端子中。
该斜坡电压产生器12构成为具备：输出恒定的电流值Iref的恒流源Iref；串联连接在该恒流源Iref和基准电压Vref1之间的2个MOS开关Q1、Q2；和连接在斜坡电压产生器12的输出端子和基准电压Vref1之间的电容器C1。具有相当于主时钟CK1(图5的(1))的16时钟期间(4位份)的脉冲宽度的时钟CK16(图5的(4))输入到其中一个MOS开关Q1的栅极。另外，复位脉冲RST(图5的(2))输入到另一方的MOS开关Q2的栅极。
斜坡电压产生器12的动作如下所述：首先，通过复位脉冲RST的施加，MOS开关Q2成为导通，电容器C1被复位为基准电压Vref1。该基准电压Vref1是只比成为A/D转换对象的模拟信号的输入电压的最小值小所定的余量的值。之后，利用时钟CK16的施加，MOS开关Q1导通，在该脉冲期间内，进行电容器C1的充电。其结果是，可以获得从基准电压Vref1至电压Vref2以一定比例逐渐上升的斜坡电压(图5的(5))。
相对于基准电压Vref1为内部所产生的电压，斜坡电压的最大值Vref2则是由基准电压Vref1、恒流源Iref和电容器C1的电容而单值地决定的电压。将斜坡电压的最大值Vref2提供给抽样保持电路14，在至下一复位脉冲RST施加于其内部的MOS开关Q3上为止，由电容器C2所保持。而且，该电压Vref2作为后述的余量计算时的基准电压而被使用。
比较器13将从抽样保持电路11输入的模拟输入电压S/H out(图5的(6))和从斜坡电压产生器12输入的斜坡电压(图5的(5))进行大小比较，并输出对应于该比较结果的脉冲。即，输出脉冲COMP out(图5的(7))，所述脉冲COMPout在到从基准电压Vref1逐渐增大的斜坡电压与模拟输入电压S/H out一致为止的期间内输出值为1，在斜坡电压超过模拟输入电压S/H out后输出值为0。由此，斜坡电压产生器12的输出信号COMP out具有与模拟输入电压S/H out的大小成比例的脉冲宽度。
比较器13的输出信号COMP out输入到“与”门15的一方输入端子和负输出单稳态多谐振荡器(monostable multivibrator)16。主时钟CK1则输入到“与”门15的另一方输入端子。由此，“与”门15的输出信号DD1成为图5的(8)那样。该信号DD1表示在比较器13的输出信号COMPout的高位期间中(到斜坡电压与模拟输入电压S/H out一致为止的期间)所包含的主时钟CK1的数目。因此，若是计算该时钟CK1的数目，则能将模拟输入电压S/H out转换为4位的数字信号。
但是，如图5所示，在输出信号COMP out的高位期间中，含有未达到主时钟CK1的1个时钟宽度的非完全的多余部份(以下，称之为非完全时钟)。若也计数该非完全时钟，则数字信号值只为1而变大。因此，无法将该“与”门15的输出信号DD1直接输出到计数器。因此，利用负输出单稳态多谐振荡器16，生成削减1个包含在信号COMP out的高位期间中的主时钟CK1的数目的信号DD2(图5的(9))，并将其输出到计数器。
即，负输出单稳态多谐振荡器16输出负的单一脉冲，所述脉冲设定为与信号COMP out的上升沿(其与主时钟CK1的上升沿同步)同步，且输出成为低位，该低位期间比主时钟CK1的1/2时钟期间稍长。该负输出单稳态多谐振荡器16的输出信号和“与”门15的输出信号DD1被输入到“与”门17。利用该“与”门17，从而取得两输入的“与”，生成给计数器的输出信号DD2(图5的(9))。
另一方面，对于非完全时钟，由余量检测电路18生成与该非完全时钟的时间成比例的余量电压，并将其输出到下一段的转换处理部。在下一段的转换处理部中，将从前段送来的余量电压作为模拟输入电压INPUT子以输入，通过进行与以上相同的转换动作，从而将该余量电压转换为由前段来看相当于下位的4位的数字信号。
在余量检测电路18的输入段设置有由作为延迟电路的反相器(inverter)、“或”门(OR门)、RS双稳态多谐振荡器(flip-flop)所构成的逻辑电路，根据比较器13的输出信号COMP out和主时钟CK1，以生成图5的(11)那样的信号DD out。该信号DD out是在比较器13的输出信号COMP out的下降沿(到模拟输入电压S/H out与斜坡电压一致为止的时间点)成为1，在之后的主时钟CK1的上升沿成为0的脉冲信号。该脉冲信号DD out被输入到MOS开关Q4的栅极。
MOS开关Q4的源极和漏极连接在电容器C2以及恒流源Iref*16上。恒流源Iref*16输出斜坡电压产生器12所具备的恒流源Iref的16倍的电流，其中一端接地。如上所述，在电容器C2内储存斜坡电压的最大值Vref2。由此，若在脉冲信号DD out的高位期间中，MOS开关Q4导通，则以斜坡电压的最大值Vref2为起点，电压以图5的(5)所示的斜坡电压的16倍的斜率降低(图5的(10))。
非完全时钟是从主时钟CK1的1个时钟期间内减去图5的(11)所示的脉冲信号DD out的期间。因此，所谓的与非完全时钟的时间成比例的余量电压是指与该主时钟CK1的1个时钟份和脉冲信号DD out之差成比例的电压。因此，通过进行从相当于主时钟CK1的16个时钟份的电压Vref2中减去相当于脉冲信号DD out的16倍的电压的所述动作，从而可以获得作为DC余量的16倍原来的余量电压的电压。由于除了恒流源Iref*16以及电容器C2的精度以外，该计算以主时钟CK1为基准，所以可以获得精度高的结果。
图6是将各转换处理部1-1～1-4所具备的数字处理部的构成汇整为1而进行表示的构思图。另外，图7是用来说明图6所示的数字处理部的动作的波形图。在图6中，沿图的横向排列4个4位计数器是表示其分别具备于4个转换处理部1-1～1-4的内部。另外，沿图的纵向排列4个4位计数器是表示各转换处理部1-1～1-4分别由分时动作的4层构成。例如，位于最左侧的纵向4个4位计数器为初段的转换处理部1-1所具备的4层的计数器。
另外，20位移位寄存器表示将各转换处理部1-1～1-4的数字处理部所具备的移位寄存器全部汇总(左端的4位的值固定为0)。该20位移位寄存器沿图的纵方向排列4个是表示转换处理部1-1～1-4的每个由分时动作的4层构成。
如图7所示，4个转换处理部1-1～1-4的数字处理部所具备的4层的4位计数器(合计16个计数器)以及4层的20位移位寄存器，在控制脉冲CP1～CP4的高位期间内动作。这些控制脉冲CP1～CP4具有相当于44.1KHz的样本时钟CKs的1个时钟期间的脉冲宽度。在图6及图7中，以剖面线(hatching)的种类区别表示各计数器以及各移位寄存器的动作时序。
例如，控制脉冲CP1的高位期间内，第1段的转换处理部1-1的第1层的4位计数器、第2段的转换处理部1-2的第4层的4位计数器、第3段的转换处理部1-3的第3层的4位计数器、第4段的转换处理部1-4的第2层的4位计数器动作，从第1层的20位移位寄存器，紧接4位份的0之后输出16位的数字信号。这样，通过使4个转换处理部1-1～1-4所具备的4层的数字处理部进行串并联转换动作，从而可以谋求A/D转换速度的提高。
图8～图11是合并模拟处理部和数字处理部来表示各转换处理部1-1～1-4的内部构成的电路图。在这些图中，附予与图4所示标号相同的标号的，是相互具有相同功能的部分，在这里省略重复的说明。另外，图8～图11具有几乎相同的构成，故在这些当中以其中之一为代表进行说明。
例如，如就图8来说明，由4个4位计数器21-1～21-4构成图3所示的计数器2-1，由4个8位移位寄存器(由MSB起，4位固定为0)22-1～22-4构成图3所示的移位寄存器3-1。 CLR1～CLR4为用来清除4位计数器21-1～21-4用的定时时钟，LD1～LD4为用来控制从4位计数器21-1～21-4向8位移位寄存器22-1～22-4的数据输入的定时时钟，CK0为用来控制8位移位寄存器22-1～22-4的移位动作的定时时钟。
1组的“与”门23-1～23-4是运算主时钟CK1、“与”门17的输出信号DD2和控制脉冲CP1～CP4的“与”运算。4位计数器21-1～21-4计数由“与”门23-1～23-4输出的时钟数。另外1组的“与”门24-1～24-4是运算移位时钟CK0、“与”门17的输出信号DD2和控制脉冲CP1～CP4的“与”运算。8位移位寄存器22-1～22-4与由这些“与”门24-1～24-4输出的时钟同步，执行移位动作。
即，利用输入时钟LD1～LD4而被保持在8位移位寄存器22-1～22-4内的计数值(4位的数字信号)，根据移位时钟CK0的施加，被送往第2段的转换处理部1-2所具备的4位移位寄存器32-1～32-4(图9)。此时，保持在第2段的4位移位寄存器32-1～32-4内的4位的数字信号以相同的移位时钟CK0的施加定时而被送往第3段的4位移位寄存器42-1～42-4(图10)，保持在第3段的4位移位寄存器42-1～42-4内的4位的数字信号被送往第4段的4位移位寄存器52-1～52-4内(图11)。
如图11所示，在最终段的转换处理部1-4中，经由连接在4位移位寄存器52-1～52-4的输出侧的输出缓冲电路55-1～55-4，输出数字信号。即，被保持在由各转换处理部1-1～1-4的移位寄存器22-1～22-4、32-1～32-4、42-1～42-4、52-1～52-4(相当于图3的移位寄存器3-1～3-4)所构成的20位移位寄存器内的16位的数字信号，在施加移位时钟CK0的期间内，经由输出缓冲电路55-1～55-4而全部输出。另外，在最终段的转换处理部1-4中，模拟处理部中不需要检测余量电压用的电路，实际上不具备该种电路。
如以上所详细说明的，根据本实施方式，多段连接以4位为单位的转换处理部，在各转换处理部中，在计数对应于模拟输入电压的时钟数，以求得4位的数字信号的同时，将在前段的转换处理部中求得的余量电压送往下一段的转换处理部，进行A/D转换，所以整体上可以实现16位的高分辩能力。另外，在各个转换处理部中，只要达到4位的分辩能力即可，即使不提高计数器的时钟频率也可以。由此，可以减少成为时钟脉冲的波形失真等的误差原因的要素，不仅可以达成高分辩能力，也可以提高A/D转换精度。
另外，根据本实施方式，由于将在某转换处理部求得的余量电压16倍(根据转换处理部的分辩能力的倍率，在本例中为24倍)后，送往下一段的转换处理部，故能使用小的余量电压本身，计数时钟数，不需要提高时钟频率，即使在下一段的转换处理部中，也能够根据与前段相同的时钟频率进行动作。而且，由于用DC进行16倍化，故S/N也不会劣化，可以保有高的A/D转换精度。
此外，根据本实施方式，通过利用斜坡电压的最大值Vref2而对余量电压的检测下工夫，从而可将在某转换处理部求得的DC余量直接送往下一段的转换处理部。虽然也可以考虑通过将在上位位的转换处理部进行过A/D转换的结果进行D/A转换，从而恢复为模拟量，取得其与输入模拟信号的差分，将该差分送往下位位的转换处理部的方式，但是与此相比，可以大幅度简化处理。
而且，在上述的本实施方式中，由于16倍在某转换处理部求得的余量电压后，送往下一段的转换处理部，故即使在第2段以后的转换处理部中，也可以以与第1段完全相同的时钟频率的定时进行A/D转换，不需要为了得到精度而缓慢进行积分。因此，可以一边保持A/D转换的精度一边充分谋求转换速度的高速化。
另外，在本实施方式中，由于将多个转换处理部所具备的数字处理部分别做成4层的构成，利用这些使A/D转换串并联动作，故可以使A/D转换的速度更高速化。
再有，由于为了进行积分(斜坡电压的产生)所必需的基准电压Vref可以为1种，故用于此的电路构成不会复杂。另外，由于也不需要为了获得所述的差信号而设置D/A转换装置，为了提高A/D转换速度而设置多个比较器等，故可以避免电路规模的大型化和成本上升等问题。还有，由于被多段连接的多个转换处理部几乎为通用的构成，所以非常容易集成化在半导体晶片上。
进而，在上述实施方式中，虽然对将16位分辩能力的A/D转换装置分割为4个4位单位的转换处理部而构成的例子进行了说明，但是该分辩能力以及分割数只是例子而已，本发明并不限定于此。
此外，在上述实施方式中，虽然对全部的转换处理部分别具备模拟处理部和数字处理部的例子进行了说明，但是在重视电路规模的缩小的情况等下，例如，对于模拟处理部整体只设置1个，各转换处理部可以共同使用该模拟处理部。此时，在模拟处理部的信号输入段设置开关电路，向该开关电路输入成为A/D转换对象的模拟信号和从模拟处理部输出的DC余量，选择其中一个进行处理即可(最初选择模拟信号，之后选择DC余量)。
另外，在上述实施方式中，在各转换处理部得到4位的计数值时，虽然以为了得到减少1个主时钟CK1的数目的信号DD2而使用负输出单稳态多谐振荡器16为例进行了说明，但是并不限定于此。例如，也可以生成只比脉冲信号CK16迟主时钟CK1的1时钟份地上升，在与脉冲CK16相同的定时内下降的脉冲信号CK15，将其进一步加在“与”门15的输入上。这种情况下，变成不需要负输出单稳态多谐振荡器16和“与”门17，“与”门15的输出信号直接成为DD2。
还有，在上述实施方式中，利用从基准电压Vref1(比成为A/D转换对象的模拟电压的最小值稍小的值)开始逐渐上升的斜坡电压，以进行时钟数的计数，但相反，也可以利用从比成为A/D转换对象的模拟电压的最大值稍大的基准电压开始逐渐下降的电压，以进行时钟数的计数。
此外，以上说明的实施方式不过是实施本发明时的具体化的一例而已，并非以此限定地解释本发明的技术范围。即本发明在不脱离其精神、或者其主要特征的情况下，可以以各种形态实施。
如以上所说明的，根据本发明，可以不使电路规模变大，而达成A/D转换的速度提高以及分辩能力提高两者。
(工业上的可利用性)
本发明在不使电路规模变大，而可以达成A/D转换的速度提高以及分辩能力提高的两者上有用。

Claims (5)

1.一种模拟数字转换装置，其以所定位为单位将模拟信号转换为数字信号，其特征在于，具备：
产生以一定比例从所定的基准电压开始变化的斜坡电压的斜坡电压产生电路；
计数到所述斜坡电压和模拟输入电压一致为止期间所包含的完全时钟数，输出与所述模拟输入电压成比例的所定位数的数字信号的计数器电路；和
检测到所述斜坡电压和所述模拟输入电压一致为止期间所包含的所述完全时钟以外的非完全时钟，将与所述非完全时钟的时间成比例的电压作为余量电压输出的余量检测电路，
最初，计数到所述斜坡电压与所述模拟信号的输入电压一致为止期间所包含的完全时钟数，输出所述所定位数的数字信号，以后，计数到所述斜坡电压与所述余量电压一致为止期间所包含的完全时钟数，输出所述所定位数的数字信号。
2.根据权利要求1所述的模拟数字转换装置，其中，所述余量检测电路输出根据分辩能力而数倍的值的余量电压。
3.根据权利要求2所述的模拟数字转换装置，其中，所述余量检测电路通过将根据所述分辩能力而使与从所述斜坡电压和所述模拟输入电压一致到下一时钟开始为止的时间成比例的电压数倍的电压值，从所述斜坡电压的最大值中减去，以求得根据所述分辩能力而数倍值的余量电压。
4.根据权利要求1所述的模拟数字转换装置，其中，多段连接以所定位为单位将模拟信号转换为数字信号的转换处理部，各转换处理部分别具备：所述斜坡电压产生电路、所述计数器电路以及所述余量检测电路，构成为将从前段的转换处理部输出的所述余量电压作为所述模拟输入电压而输入后段的转换处理部，以使所述多段的转换处理部并行动作。
5.一种模拟数字转换装置，其特征在于，多段连接以所定位为单位将模拟信号转换为数字信号的转换处理部，在各转换处理部中，在计数对应于模拟输入电压的时钟数而求得所定位的数字信号的同时，求得与在所述各转换处理部中未被计数的非完全时钟的长度成比例的余量电压，并送往下一段的转换处理部，该下一段的转换处理部将所述余量电压作为所述模拟输入电压进行处理，将在所述各转换处理部中求得的所定位的数字信号整体作为所期望分辩能力的数字信号，而进行输出。
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