CN210405274U - 一种用于pwm信号转电压的电路 - Google Patents

一种用于pwm信号转电压的电路 Download PDF

Info

Publication number
CN210405274U
CN210405274U CN201920721069.1U CN201920721069U CN210405274U CN 210405274 U CN210405274 U CN 210405274U CN 201920721069 U CN201920721069 U CN 201920721069U CN 210405274 U CN210405274 U CN 210405274U
Authority
CN
China
Prior art keywords
signal
value
level
period
sampling
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201920721069.1U
Other languages
English (en)
Inventor
朱金桥
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Xianji Integrated Circuit Co ltd
Original Assignee
Shanghai Guestgood Electronics Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Guestgood Electronics Co ltd filed Critical Shanghai Guestgood Electronics Co ltd
Priority to CN201920721069.1U priority Critical patent/CN210405274U/zh
Application granted granted Critical
Publication of CN210405274U publication Critical patent/CN210405274U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Dc-Dc Converters (AREA)

Abstract

本实用新型公开一种用于PWM信号转电压的电路，包含：PWM采样电路，其输入信号为PWM信号并对输入信号进行高频时钟采样，得到输入信号在高电平期间的高电平采样次数值和在低电平期间的低电平采样次数值，或者，得到输入信号在高电平期间的高电平采样次数值和在整个PWM周期的采样次数值，或者，得到输入信号在低电平期间的低电平采样次数值和在整个PWM周期的采样次数值；计数值转电压电路，与PWM采样电路连接，将输入的各采样次数值各自控制计数值转电压电路中对应的一个或多个数控电阻，各数控电阻相连形成一比例电路，以使计数值转电压电路的输出电压与所述输入信号的占空比呈线性关系。本实用新型可以同时兼具高速度和低成本，并且有很好的稳定性。

Description

一种用于PWM信号转电压的电路
技术领域
本实用新型涉及集成电路信号处理领域，特别涉及一种用于PWM信号转电压的电路。
背景技术
PWM信号是电子系统中非常常用的信号，它既具有数字信号隔抗干扰优点，也很容易还原成模拟电压信号，所以很多时候电子讯息通过PWM信号作为载体来传递。
当PWM信号传递模拟量后需要通过电路来还原，常用的方式有两种，第一种是直接通过RC低通滤波电路对PWM信号滤波，就可以滤除PWM信号中的高频分量，从而得到其中的直流分量，即电压值。这种方法优点是成本低，缺点是速度慢，易受干扰。第二种是通过单片机对PWM信号进行高频时钟采样，获取PWM的占空比信息，再通过DAC(数模转换器)电路转换成模拟电压信号。这种方法的有点是速度快，缺点是成本高，系统稳定系依赖于单片机的性能。
基于上述原因，提供一种可以同时兼具高速度和低成本、有很好稳定性的专用的PWM信号转电压的电路实为必要。
实用新型内容
本实用新型的目的在于提供一种用于PWM信号转电压的电路，首先通过高速时钟对输入的PWM信号进行高频时钟采样，获取高电平期间采样次数值DATAH、低电平期间采样次数值DATAL，或者整周期采样次数值DATAC，其次通过DATAH、DATAL、DATAC控制数控电阻，获得与采样次数值成正比的电阻值，再次通过与采样次数值成正比的数控电阻的互连后，得到与数控电阻值成比例的模拟电压输出，最终此输出的模拟电压与PWM信号的占空比呈线性关系，本实用新型可以同时兼具高速度和低成本，并且有很好的稳定性。
为了达到上述目的，本实用新型通过以下技术方案实现：
一种用于PWM信号转电压的电路，其特征在于，包含：
PWM采样电路，其输入信号为PWM信号并对所述输入信号进行高频时钟采样，得到所述输入信号在高电平期间的高电平采样次数值和在低电平期间的低电平采样次数值，或者，得到所述输入信号在高电平期间的高电平采样次数值和在整个PWM周期的采样次数值，或者，得到所述输入信号在低电平期间的低电平采样次数值和在整个PWM周期的采样次数值，或者，得到所述输入信号在高电平期间的高电平采样次数值、在低电平期间的低电平采样次数值和在整个PWM周期的采样次数值；
计数值转电压电路，与所述PWM采样电路连接，将输入的各采样次数值各自控制所述计数值转电压电路中对应的一个或多个数控电阻，各数控电阻相连形成一比例电路，以使所述计数值转电压电路的输出电压与所述输入信号的占空比呈线性关系。
优选地，所述PWM采样电路包含一对计数器和与之相匹配的一对数据锁存器，分别用于各采样次数值的计数、刷新存储以及持续输出，并且在一个输入PWM周期进行计数、一个输入PWM周期进行刷新以及通过两个PWM周期完成一次PWM采样。
优选地，所述PWM采样电路包含：
第一计数器，其一端与第一与非门模块的输出端连接，另一端与第一数据锁存器的输入端连接，所述第一计数器输出高电平采样次数缓冲值至所述第一数据锁存器，输出所述高电平采样次数值；
反相器，其一端与输入信号连接，另一端与第二与非门模块的输入端连接；
第二计数器，其一端与所述第二与非门模块的输出端连接，另一端与第二数据锁存器的输入端连接，所述第二计数器输出低电平采样次数缓冲值至所述第二数据锁存器，输出所述低电平采样次数值；
所述高电平采样次数缓冲值是在信号计数周期时且所述输入信号为高电平时，通过所述输入信号使能所述第一与非门模块以及采样时钟信号通过所述第一与非门模块触发所述第一计数器计数得到的数值，此时所述输入信号通过所述反相器关闭所述第二与非门模块，所述第二计数器停止计数；
所述低电平采样次数缓冲值是在信号计数周期时且所述输入信号为低电平时，通过所述输入信号关闭所述第一与非门模块以使所述第一计数器停止计数以及所述输入信号通过所述反相器使能所述第二与非门模块以及采样时钟信号通过所述第二与非门模块触发所述第二计数器计数得到的数值。
优选地，所述输入信号的分频信号PWMX2的高电平期间为所述信号计数周期，所述分频信号PWMX2的低电平期间为一信号刷新周期，或者所述输入信号的分频信号PWMX2的低电平期间为所述信号计数周期，所述分频信号PWMX2的高电平期间为一信号刷新周期；在所述信号刷新周期时，所述输入信号的分频信号的下降沿或上升沿经过一定时间的延迟后产生刷新复位信号，所述刷新复位信号的上升沿或下降沿触发所述高电平采样次数缓冲值和所述低电平采样次数缓冲值存入所述第一数据锁存器和所述第二数据锁存器，刷新高电平期间的高电平采样次数值和在低电平期间的低电平采样次数值，且所述刷新复位信号的下降沿或上升沿触发所述第一计数器和所述第二计数器的复位。
优选地，所述计数值转电压电路内部设置有由各采样次数值对应调节的第一数控电阻和第二数控电阻；所述第一数控电阻和所述第二数控电阻串联连接；所述第二数控电阻第一端接地，其第二端与所述第一数控电阻的第一端相连，所述第一数控电阻的第二端连接一参考电压，且所述第一数控电阻和所述第二数控电阻相连节点作为输出电压；当所述第一数控电阻与所述低电平采样次数值匹配以及所述第二数控电阻与所述高电平采样次数值匹配时，所述输出电压与所述输入信号的高电平占空比呈线性关系；或，当所述第一数控电阻与所述高电平采样次数值匹配以及所述第二数控电阻与所述低电平采样次数值匹配时，所述输出电压与所述输入信号的低电平占空比呈线性关系。
优选地，所述第一数控电阻和所述第二数控电阻均为电阻串，所述电阻串包含若干个相互串联的电阻，所述高电平采样次数值和低电平采样次数值均为一多bit数，其bit位数与各自对应的数控电阻的电阻个数相同。
优选地，每个电阻均并联有一开关电路，所述高电平采样次数值或低电平采样次数值与各所述开关电路输入端的单bit控制信号连接，当该控制信号控制所述开关电路开路时，对应的电阻的阻值计入电阻串的阻值，当该控制信号控制所述开关电路短路时，对应电阻的阻值不计入电阻串的阻值；
所述电阻串中各电阻的阻值按照顺序依次增加一倍，当所述数控电阻由对应的采样次数值调节后的电阻总值等于电阻串中最小的电阻值与该采样次数值的乘积时，所述计数值转电压电路的输出电压与所述输入信号的高电平或低电平占空比呈线性关系。
优选地，所述PWM采样电路包含：
第一计数器，其一端与第一与非门模块的输出端连接，另一端与第一数据锁存器的输入端连接，所述第一计数器输出高电平采样次数缓冲值或低电平采样次数缓冲值至所述第一数据锁存器，输出所述高电平采样次数值或所述低电平采样次数值；
第二计数器，其一端与所述第二与非门模块的输出端连接，另一端与第二数据锁存器的输入端连接，所述第二计数器输出整个PWM周期的采样次数缓冲值至所述第二数据锁存器，输出所述整个PWM周期的采样次数值；
所述高电平采样次数缓冲值是在信号计数周期时且所述输入信号为高电平时，通过所述输入信号使能所述第一与非门模块以及采样时钟信号通过所述第一与非门模块触发所述第一计数器计数得到的数值；当在信号计数周期时且所述输入信号为低电平时，所述输入信号关闭所述第一与非门模块，所述第一计数器停止计数；
所述整个PWM周期的采样次数缓冲值是在当所述输入信号的分频信号作为另一输入信号时且所述输入信号的分频信号为高电平或低电平时，通过该分频信号使能所述第二与非门模块以及采样时钟信号通过所述第二与非门模块触发所述第二计数器计数得到的数值；当所述输入信号的分频信号为低电平或高电平时，该分频信号关闭所述第二与非门模块，所述第二计数器停止计数。
优选地，所述输入信号的分频信号PWMX2的高电平期间为所述信号计数周期，所述分频信号PWMX2的低电平期间为一信号刷新周期，或者所述输入信号的分频信号PWMX2的低电平期间为所述信号计数周期，所述分频信号PWMX2的高电平期间为一信号刷新周期；在所述信号刷新周期时，所述输入信号的分频信号的下降沿或上升沿经过一定时间的延迟后产生刷新复位信号，所述刷新复位信号的上升沿或下降沿触发高电平采样次数缓冲值或低电平采样次数缓冲值以及所述整个PWM周期的采样次数缓冲值分别存入第一数据锁存器和第二数据锁存器，实现所述高电平采样次数值或所述低电平采样次数值以及所述整个PWM周期的采样次数值的刷新；所述刷新复位信号的下降沿或上升沿触发所述第一计数器和所述第二计数器的复位，保证下一个信号采样周期的正确动作。
优选地，所述计数值转电压电路内部设置有由所述整个PWM周期的采样次数值调节的第一数控电阻和第三数控电阻以及由所述高电平采样次数值或所述低电平采样次数值调节的第二数控电阻和第四数控电阻；所述第一数控电阻的第一端接地，其第二端与一运算放大器的负输入端相连；所述第二数控电阻的第一端接所述运算放大器的输出电压，其第二端与所述运算放大器的负输入端相连；所述第三数控电阻的第一端接参考电压，其第二端与所述运算放大器的正输入端相连；所述第四数控电阻的第一端接地，其第二端与所述运算放大器的正输入端相连；所述输出电压与所述输入信号的高电平占空比或低电平占空比呈线性关系。
与现有技术相比，本实用新型的有益效果为：本实用新型的PWM采样电路中存在两组计时器+锁存器结构，用于高频计数的累计和刷新存储和持续输出，且在一个输入PWM周期进行计数，一个输入PWM周期进行刷新，通过两个PWM周期完成一次PWM采样，获取高电平期间采样次数值DATAH、低电平期间采样次数值DATAL，或者整周期采样次数值DATAC，并控制计数值转电压电路中的数控电阻，得到与数控电阻值成比例的模拟电压输出，最终此输出的模拟电压与PWM信号的占空比呈线性关系，本实用新型可以同时兼具高速度和低成本，并且有很好的稳定性。
附图说明
图1为本实用新型实施例一的PWM信号转电压的电路图；
图2为本实用新型实施例一的PWM采样电路图；
图3为本实用新型实施例一的PWM采样电路的工作波形图；
图4为本实用新型实施例一的的计数值转电压电路示意图；
图5为本实用新型实施例一的的数控电阻结构示意图；
图6为本实用新型实施例二的PWM信号转电压的电路图；
图7为本实用新型的实施例二的PWM采样电路图；
图8为本实用新型实施例二的PWM采样电路的工作波形图；
图9为本实用新型的实施例二的计数值转电压电路图。
具体实施方式
通过阅读参照图1-图9所作的对非限制性实施例所作的详细描述，本实用新型的特征、目的和优点将会变得更明显。参见示出本实用新型实施例的图1-图9，下文将更详细的描述本实用新型。然而，本实用新型可以由许多不同形式实现，并且不应解释为受到在此提出的实施例的限制。
实施例一：
图1所示为本实用新型实施例一的PWM信号转电压的电路图，该电路包含PWM采样电路I101和计数值转电压电路I102。
如图1所示，PWM采样电路I101对输入信号PWM_IN进行高频时钟采样，采样时钟为CLK，所述输入信号PWM_IN在高电平期间的采样次数值记为DATAH，所述输入信号PWM_IN在低电平期间的采样次数值记为DATAL。
计数值转电压电路I102与PWM采样电路I101连接，该计数值转电压电路I102将输入的采样次数值DATAH和DATAL分别各自控制该计数值转电压电路I102中的一个数控电阻，这两个数控电阻的内部互连形成比例电路，计数值转电压电路I102输出电压VOUT与数控电阻成比例，此输出电压VOUT与输入信号PWM_IN信号的占空比呈线性关系。
图2所示为本实用新型实施例一的PWM采样电路图，图3所示为本实用新型实施例一的PWM采样电路的工作波形图。
如图2和图3结合所示，PWM采样电路I101包含与非门I202、与非门I203、反相器I201、第一计数器I204、第二计数器I205、第一数据锁存器206和第二数据锁存器I207。
所述输入信号PWM_IN的采集分两个PWM_IN信号周期完成，这两个PWM_IN信号周期分别为信号计数周期和信号刷新周期。其中，通过PWM_IN的分频信号PWMX2来区分两者，分频信号PWMX2为高电平期间为信号计数周期，PWMX2为低电平期间为信号刷新周期。
在信号计数周期时，且当输入信号PWM_IN为高电平时(即此时PWM_IN的分频信号PWMX2为高电平且输入信号PWM_IN为高电平)，所述输入信号PWM_IN使能与非门I202，采样时钟信号CLK通过与非门I202触发第一计数器I204计数，第一计数器I204输出高电平采样次数缓冲值DH；所述输入信号PWM_IN通过反相器I201关闭与非门I203，第二计数器I205停止计数。
在信号计数周期时，且当输入信号PWM_IN为低电平时(即此时PWM_IN的分频信号PWMX2为高电平且输入信号PWM_IN为低电平)，所述输入信号PWM_IN关闭与非门I202，第一计数器I204停止计数；所述输入信号PWM_IN通过反相器I201使能与非门I203，采样时钟信号CLK通过与非门I203触发第二计数器I205计数，第二计数器I205输出低电平采样次数缓冲值DL。
在信号刷新周期(即此时PWM_IN的分频信号PWMX2为低电平)，PWMX2的下降沿经过一定时间的延迟后产生刷新复位信号RST，刷新复位信号RST的上升沿触发采样次数缓冲值DH和DL存入第一数据锁存器I206和第二数据锁存器I207，实现采样次数值DATAH和DATAL的刷新。刷新复位信号RST的下降沿触发第一计数器和第二计数器的复位，保证下一个信号采样周期的正确动作。
本实施例中，通过PWM_IN的分频信号PWMX2来区分信号计数周期和信号刷新周期，但是不仅限于分频信号PWMX2为高电平期间为信号计数周期以及PWMX2为低电平期间为信号刷新周期，还可以是分频信号PWMX2为低电平期间为信号计数周期以及PWMX2为高电平期间为信号刷新周期，只要满足PWM采样电路在一个输入PWM周期进行计数、一个输入PWM周期进行刷新且通过两个PWM周期完成一次PWM采样即可，对应地，在信号刷新周期时的过程只要将上文的上升沿和下降沿分别替换成下降沿和上升沿即可，其他内容在此不再赘述。
图4所示为本实用新型实施例一的计数值转电压电路示意图。
如图4所示，计数值转电压电路I102内部设置有数控电阻I401和数控电阻I402，通过内部互连形成比例电路。采样次数值DATAH调节数控电阻I402，调节后的阻值为RDH，采样次数值DATAL调节数控电阻I401，调节后的阻值为RDL。其中，数控电阻I402第一端接地，其第二端与数控电阻I401的第一端相连，且数控电阻I401的第二端接参考电压VREF。
数控电阻I401与数控电阻I402的相连节点作为输出VOUT，根据分压原理，输出电压VOUT＝VREF*RDH/(RDH+RDL)，即输出电压VOUT与RDH/(RDH+RDL)成比例。
图5所示为为本实用新型实施例一的数控电阻结构的典型实施例，其中，电阻I507、I506、I505、I504、I503、I502、I501、I500以及中间省略的各电阻组成一个电阻串(也称数控电阻)。
如图5所示，I509、I510、I511、I512、I513、I514、I515、I516为电路结构相同的开关电路。例如开关电路I509，其包括N型场效应管I517、P型场效应管I518和反相器I519。
电阻I507与开关电路I509并联，通过开关电路控制信号D<X>控制该开关电路I509的通断：当开关电路控制信号D<X>为高时，开关电路I509开路，电阻I507阻值计入总电阻串的阻值，即此时开关电路控制信号D<X>为逻辑信号，可记作为1；当开关电路控制信号D<X>为低时，开关电路I509短路，电阻I507阻值不计入总电阻串的阻值，即此时开关电路控制信号D<X>可记作为0。
同理，电阻I506与开关电路I510并联，通过开关电路控制信号D<X-1>控制开关电路I510的通断：当开关电路控制信号D<x-1>为高时，开关电路I510开路，电阻I506阻值计入总电阻串的阻值，即此时开关电路控制信号D<X>为逻辑信号，可记作为1；当开关电路控制信号D<x-1>为低时，开关电路I510短路，电阻I506阻值不计入总电阻串的阻值，即此时开关电路控制信号D<X>可记作为0。
同理，电阻I505与开关电路I511并联，通过开关电路控制信号D<X-2>控制开关电路I511的通断，当开关电路控制信号D<X-2>为高时，开关电路I511开路，电阻I505阻值计入总电阻串的阻值，即此时开关电路控制信号D<X>为逻辑信号，可记作为1；当开关电路控制信号D<X-2>为低时，开关电路I511短路，电阻I505阻值不计入总电阻串的阻值，即此时开关电路控制信号D<X>可记作为0。
同理，电阻I504与开关电路I512并联，通过开关电路控制信号D<X-3>控制开关电路I512的通断，当开关电路控制信号D<X-3>为高时，开关电路I512开路，电阻I504阻值计入总电阻串的阻值，即此时开关电路控制信号D<X>为逻辑信号，可记作为1；当开关电路控制信号D<X-3>为低时，开关电路I512短路，电阻I504阻值不计入总电阻串的阻值，即此时开关电路控制信号D<X>可记作为0。
同理，电阻I503与开关电路I513并联，通过开关电路控制信号D<3>控制开关电路I513的通断，当开关电路控制信号D<3>为高时，开关电路I513开路，电阻I503阻值计入总电阻串的阻值，即此时开关电路控制信号D<X>为逻辑信号，可记作为1；当开关电路控制信号D<3>为低时，开关电路I513短路，电阻I503阻值不计入总电阻串的阻值，即此时开关电路控制信号D<X>可记作为0。
电阻I502与开关电路I514并联，通过开关电路控制信号D<2>控制开关电路I514的通断，当开关电路控制信号D<2>为高时，开关电路I514开路，电阻I502阻值计入总电阻串的阻值，即此时开关电路控制信号D<X>为逻辑信号，可记作为1；当开关电路控制信号D<2>为低时，开关电路I514短路，电阻I502阻值不计入总电阻串的阻值，即此时开关电路控制信号D<X>可记作为0。
同理，电阻I501与开关电路I515并联，通过开关电路控制信号D<1>控制开关电路I515的通断，当开关电路控制信号D<1>为高时，开关电路I515开路，电阻I501阻值计入总电阻串的阻值，即此时开关电路控制信号D<X>为逻辑信号，可记作为1；当开关电路控制信号D<1>为低时，开关电路I515短路，电阻I501阻值不计入总电阻串的阻值，即此时开关电路控制信号D<X>可记作为0。
同理，电阻I500与开关电路I516并联，通过开关电路控制信号D<0>控制开关电路I516的通断，当开关电路控制信号D<0>为高时，开关电路I516开路，电阻I500阻值计入总电阻串的阻值，即此时开关电路控制信号D<X>为逻辑信号，可记作为1；当开关电路控制信号D<0>为低时，开关电路I516短路，电阻I500阻值不计入总电阻串的阻值，即此时开关电路控制信号D<X>可记作为0。
综上所述，电阻串中包含若干个电阻，电阻的数目不限于上述实施例，电阻串中电阻的数量记作为X+1个。采样次数值DATAH或采样次数值DATAL通过上述各开关电路控制信号实现控制各数控电阻的阻值。采样次数值DATAH和采样次数值DATAL均为一个多bit数，其bit位数与各自对应的电阻串的电阻个数相同，即采样次数值DATAH为数控电阻I402的控制信号，采样次数值DATAL为I401的控制信号。在电阻串当中，每一个电阻对应一个控制位(D<0>、D<1>、D<2>、D<3>……D<X-3>、D<X-2>、D<X-1>、D<X>，均是单bit数)，当开关电路控制信号每高一个控制位时，电阻增加一倍。
如图5所示，设定电阻I500电阻值为R0，则电阻I501电阻值为R0*2，电阻I502电阻值为R0*22，电阻I503电阻值为R0*23，电阻I504电阻值为R0*2X-3，电阻I505电阻值为R0*2X-2，电阻I506电阻值为R0*2X-1，电阻I507电阻值为R0*2X。数控电阻的电阻串总阻值RTOTAL如下：
RTOTAL
＝D<0>*R0+D<1>*R0*2+D<2>*R0*22+D<3>*R0*23+……
+D<X-3>*R0*2X-3+D<X-2>*R0*2X-2+D<X-1>*R0*2X-1+D<X>*
R0*2X
＝R0(D<0>+D<1>*2+D<2>*22+D<3>*23+D<1>*2+
……+D<X-3>*2X-3+D<X-2>*2X-2+D<X-1>*2X-1+D<X>*2X)
＝R0*D<X:0>；
式中，D<0>、D<1>、D<2>、D<3>……D<X-3>、D<X-2>、D<X-1>、D<X>均是单bit数，D<X:0>是与采样次数值DATAH或DATAL相匹配的多bit数且D<X:0>的bit位数为X+1。
如图4所示，本实施例的数控电阻I401(也称电阻串)和数控电阻I402是电阻串总阻值和控制位数都相同的两个数控电阻。由于采样次数值DATAH为数控电阻I402的控制信号，采样次数值DATAL为I401的控制信号，则经过上述开关电路控制信号调节后，使得数控电阻I402调节后的阻值RDH＝R0*DATAH以及数控电阻I401调节后的阻值RDL＝R0*DATAL，最终输出电压VOUT如下：
VOUT
＝VREF*RDH/(RDH+RDL)
＝VREF*(R0*DATAH)/(R0*DATAH+R0*DATAL)
＝VREF*DATAH/(DATAH+DATAL)；
其中，由于DATAH为PWM信号的高电平计数值，DATAL为PWM信号的低电平计数值，所以DATAH/(DATAH+DATAL)就是PWM信号高电平计数值除以PWM信号一个整周期的计数值，也就是高电平占空比Duty，则有以下公式：
VOUT＝VREF*Duty；
其中，VOUT为本实用新型的PWM信号转电压的电路的输出电压，VREF为参考电压，Duty为输入信号PWM_IN的高电平占空比，即此输出电压VOUT与输入信号PWM_IN信号的高电平占空比呈线性关系。因此，此实施例实现了PWM信号向电压信号的线性转换。
另外，当上述实施例一中的采样次数值DATAH改作为数控电阻I401的控制信号，采样次数值DATAL改作为数控电阻I402的控制信号，则数控电阻I402的阻值为RDH＝R0*DATAL，数控电阻I401的阻值为RDL＝R0*DATAH，则输出电压VOUT如下：
VOUT
＝VREF*RDH/(RDH+RDL)
＝VREF*(R0*DATAL)/(R0*DATAH+R0*DATAH)
＝VREF*DATAL/(DATAH+DATAL)；
其中，由于DATAH为PWM信号的高电平计数值，DATAL为PWM信号的低电平计数值，所以DATAL/(DATAH+DATAL)就是PWM信号低电平计数值除以PWM信号一个整周期的计数值，也就是低电平占空比Duty’，则有以下公式：
VOUT＝VREF*Duty’；
其中，VOUT为本实用新型的PWM信号转电压的电路的输出电压，VREF为参考电压，Duty’为输入信号PWM_IN的低电平占空比，即此输出电压VOUT与输入信号PWM_IN信号的低电平占空比呈线性关系。因此，此实施例实现了PWM信号向电压信号的线性转换。
实施例二：
图6所示为本实用新型实施例二的PWM信号转电压的电路图，该电路包含PWM采样电路I601和计数值转电压电路I602。
如图6所示，PWM采样电路I601对输入信号PWM_IN进行高频时钟采样，采样时钟为CLK，所述输入信号PWM_IN高电平期间的采样次数值记为DATAH，所述输入信号PWM_IN一个整个PWM周期的采样次数值记为DATAC。
计数值转电压电路I602与PWM采样电路I601连接，该计数值转电压电路I602将输入的采样次数值DATAH和DATAC控制计数值转电压电路I602中的多个数控电阻，并通过多个数控电阻的内部互连形成比例电路，计数值转电压电路I602输出电压VOUT与数控电阻成比例，即此输出电压VOUT与输入信号PWM_IN信号的占空比呈线性关系。
图7所示为本实用新型实施例二的PWM采样电路图，如图8所示为本实用新型实施例二的PWM采样电路的工作波形图。
如图7和图8结合所示，所述PWM采样电路I601包含：与非门I701、与非门I702、第一计数器I703、第二计数器I704、第一数据锁存器I705和第二数据锁存器I706。
输入信号PWM_IN的采集分两个PWM_IN信号周期完成，这两个PWM_IN信号周期分别为信号计数周期和信号刷新周期。其中，通过PWM_IN的分频信号PWMX2来区分两者，PWMX2为高电平期间为信号计数周期，PWMX2为低电平期间为信号刷新周期。
在信号计数周期，且当输入信号PWM_IN为高电平时(即此时PWM_IN的分频信号PWMX2为高电平且输入信号PWM_IN为高电平)，输入信号PWM_IN使能与非门I701，采样时钟信号CLK通过与非门I701触发第一计数器I703计数，第一计数器I703输出高电平采样次数缓冲值DH。
在信号计数周期，且当输入信号PWM_IN为低电平时(即此时PWM_IN的分频信号PWMX2为高电平且输入信号PWM_IN为低电平)，输入信号PWM_IN关闭与非门I701，第一计数器I703停止计数。
在信号计数周期期间，PWMX2作为另一输入信号，该输入信号PWMX2为高电平，分频信号PWMX2使能与非门I702，采样时钟信号CLK通过与非门I702触发第二计数器I704计数，第二计数器I704输出采样次数缓冲值，即为整周期的采样次数值DC，因为PWMX2为高电平时期(信号计数周期)时包含输入信号PWM_IN为低电平和输入信号PWM_IN为高电平这两种情况，所以当将PWMX2作为一输入信号计数时就会得到PWM_IN为低电平和高电平的计数值的和，从而得到整周期的采样次数值DC；当信号计数周期结束，PWMX2变为低电平，分频信号PWMX2关闭与非门I702，第二计数器I704停止计数。
在信号刷新周期(即此时PWM_IN的分频信号PWMX2为低电平)，分频信号PWMX2的下降沿经过一定时间的延迟后产生刷新复位信号RST，刷新复位信号RST的上升沿触发采样次数缓冲值DH和DC分别存入第一数据锁存器I705和第二数据锁存器I706，实现采样次数值DATAH和DATAC的刷新。刷新复位信号RST的下降沿触发第一计数器I703和第二计数器I704的复位，保证下一个信号采样周期的正确动作。
本实施例中，通过PWM_IN的分频信号PWMX2来区分信号计数周期和信号刷新周期，但是不仅限于分频信号PWMX2为高电平期间为信号计数周期以及PWMX2为低电平期间为信号刷新周期，还可以是分频信号PWMX2为低电平期间为信号计数周期以及PWMX2为高电平期间为信号刷新周期，只要满足PWM采样电路在一个输入PWM周期进行计数、一个输入PWM周期进行刷新且通过两个PWM周期完成一次PWM采样即可。
图9所示为本实用新型实施例二的计数值转电压电路图。
如图9所示，计数值转电压电路I602内部设置有数控电阻I901、I902、I903和I904，通过内部互连形成比例电路。整周期的采样次数值DATAC调节数控电阻I901和数控电阻I903，调节后的阻值均为RDC；高电平采样次数值DATAH调节数控电阻I902和I904，调节后的阻值均为RDH。
数控电阻I901第一端接地，其第二端与运算放大器I905的负输入端VN相连；数控电阻I902第一端接运算放大器I905的输出电压VOUT，其第二端与运算放大器I905的负输入端VN相连；数控电阻I903第一端接参考电压VREF，其第二端与运算放大器I905的正输入端VP相连；数控电阻I904第一端接地，其第二端与运算放大器I905的正输入端VP相连。
其中，根据分压原理，所述运算放大器I905的正输入端VP电压为VREF*RDH/(RDC+RDH)。所述运算放大器I905的负输入端VN电压为VOUT*RDC/(RDC+RDH)。
另，根据运算放大器正、负输入端虚短路的特点得出：
VREF*RDH/(RDC+RDH)＝VOUT*RDC/(RDC+RDH)；
从而可得到，VOUT＝VREF*RDH/RDC；
本实施例中，数控电阻I901、I902、I903、I904为电阻串总阻值和控制位数都相同的四个数控电阻，内部结构同实施例一，如图5所示。与实施例一中PWM信号转电压电路的数控电阻特点相同，原理在此不做赘述，则RDC＝DATAC*R0，RDH＝DATAH*R0，RDH/RDC＝DATAH/DATAC＝Duty，即：
VOUT＝VREF*Duty；
其中，VOUT为本实用新型的PWM信号转电压的电路的输出电压，VREF为参考电压，PWM_IN高电平期间的采样次数值为DATAH，输入信号PWM_IN一个整周期的采样次数值为DATAC，Duty为输入信号PWM_IN的高电平占空比，即此输出电压VOUT与输入信号PWM_IN信号的高电平占空比呈线性关系。因此，此实施例实现了PWM信号向电压信号的线性转换。
本实用新型除了通过上述实施例一中的采集高电平期间的采样次数值为DATAH和低电平期间的采样次数值DATAL实现各数控电阻的控制，从而实现PWM信号向电压信号的线性转换，以及实施例二中的采集高电平期间的采样次数值DATAH和整个PWM周期的采样次数值DATAC实现各数控电阻的控制，从而实现PWM信号向电压信号的线性转换，还可以通过采集低电平期间的采样次数值DATAL和整个PWM周期的采样次数值DATAC实现各数控电阻的控制，从而实现PWM信号向电压信号的线性转换，该方法与实施例二相同，只要将高电平期间的采样次数值DATAH替换为低电平期间的采样次数值DATAL即可，本实用新型对此不做赘述。
尽管本实用新型的内容已经通过上述优选实施例作了详细介绍，但应当认识到上述的描述不应被认为是对本实用新型的限制。在本领域技术人员阅读了上述内容后，对于本实用新型的多种修改和替代都将是显而易见的。因此，本实用新型的保护范围应由所附的权利要求来限定。

Claims (10)

1.一种用于PWM信号转电压的电路，其特征在于，包含：
PWM采样电路，其输入信号为PWM信号并对所述输入信号进行高频时钟采样，得到所述输入信号在高电平期间的高电平采样次数值和在低电平期间的低电平采样次数值，或者，得到所述输入信号在高电平期间的高电平采样次数值和在整个PWM周期的采样次数值，或者，得到所述输入信号在低电平期间的低电平采样次数值和在整个PWM周期的采样次数值，或者，得到所述输入信号在高电平期间的高电平采样次数值、在低电平期间的低电平采样次数值和在整个PWM周期的采样次数值；
计数值转电压电路，与所述PWM采样电路连接，将输入的各采样次数值各自控制所述计数值转电压电路中对应的一个或多个数控电阻，各数控电阻相连形成一比例电路，以使所述计数值转电压电路的输出电压与所述输入信号的占空比呈线性关系。
2.如权利要求1所述的用于PWM信号转电压的电路，其特征在于，
所述PWM采样电路包含一对计数器和与之相匹配的一对数据锁存器，分别用于各采样次数值的计数、刷新存储以及持续输出，并且在一个输入PWM周期进行计数、一个输入PWM周期进行刷新以及通过两个PWM周期完成一次PWM采样。
3.如权利要求1或2所述的用于PWM信号转电压的电路，其特征在于，
所述PWM采样电路包含：
第一计数器，其一端与第一与非门模块的输出端连接，另一端与第一数据锁存器的输入端连接，所述第一计数器输出高电平采样次数缓冲值至所述第一数据锁存器，输出所述高电平采样次数值；
反相器，其一端与输入信号连接，另一端与第二与非门模块的输入端连接；
第二计数器，其一端与所述第二与非门模块的输出端连接，另一端与第二数据锁存器的输入端连接，所述第二计数器输出低电平采样次数缓冲值至所述第二数据锁存器，输出所述低电平采样次数值；
所述高电平采样次数缓冲值是在信号计数周期时且所述输入信号为高电平时，通过所述输入信号使能所述第一与非门模块以及采样时钟信号通过所述第一与非门模块触发所述第一计数器计数得到的数值，此时所述输入信号通过所述反相器关闭所述第二与非门模块，所述第二计数器停止计数；
所述低电平采样次数缓冲值是在信号计数周期时且所述输入信号为低电平时，通过所述输入信号关闭所述第一与非门模块以使所述第一计数器停止计数以及所述输入信号通过所述反相器使能所述第二与非门模块以及采样时钟信号通过所述第二与非门模块触发所述第二计数器计数得到的数值。
4.如权利要求3所述的用于PWM信号转电压的电路，其特征在于，
所述输入信号的分频信号PWMX2的高电平期间为所述信号计数周期，所述分频信号PWMX2的低电平期间为一信号刷新周期，或者所述输入信号的分频信号PWMX2的低电平期间为所述信号计数周期，所述分频信号PWMX2的高电平期间为一信号刷新周期；
在所述信号刷新周期时，所述输入信号的分频信号的下降沿或上升沿经过一定时间的延迟后产生刷新复位信号，所述刷新复位信号的上升沿或下降沿触发所述高电平采样次数缓冲值和所述低电平采样次数缓冲值存入所述第一数据锁存器和所述第二数据锁存器，刷新高电平期间的高电平采样次数值和在低电平期间的低电平采样次数值，且所述刷新复位信号的下降沿或上升沿触发所述第一计数器和所述第二计数器的复位。
5.如权利要求1所述的用于PWM信号转电压的电路，其特征在于，
所述计数值转电压电路内部设置有由各采样次数值对应调节的第一数控电阻和第二数控电阻；
所述第一数控电阻和所述第二数控电阻串联连接；
所述第二数控电阻第一端接地，其第二端与所述第一数控电阻的第一端相连，所述第一数控电阻的第二端连接一参考电压，且所述第一数控电阻和所述第二数控电阻相连节点作为输出电压；
当所述第一数控电阻与所述低电平采样次数值匹配以及所述第二数控电阻与所述高电平采样次数值匹配时，所述输出电压与所述输入信号的高电平占空比呈线性关系；或者，当所述第一数控电阻与所述高电平采样次数值匹配以及所述第二数控电阻与所述低电平采样次数值匹配时，所述输出电压与所述输入信号的低电平占空比呈线性关系。
6.如权利要求5所述的用于PWM信号转电压的电路，其特征在于，
所述第一数控电阻和所述第二数控电阻均为电阻串，所述电阻串包含若干个相互串联的电阻，所述高电平采样次数值和低电平采样次数值均为一多bit数，其bit位数与各自对应的数控电阻的电阻个数相同。
7.如权利要求5或6所述的用于PWM信号转电压的电路，其特征在于，
每个电阻均并联有一开关电路，所述高电平采样次数值或低电平采样次数值与各所述开关电路输入端的单bit控制信号连接，当该控制信号控制所述开关电路开路时，对应的电阻的阻值计入电阻串的阻值，当该控制信号控制所述开关电路短路时，对应电阻的阻值不计入电阻串的阻值；
所述电阻串中各电阻的阻值按照顺序依次增加一倍，当所述数控电阻由对应的采样次数值调节后的电阻总值等于电阻串中最小的电阻值与该采样次数值的乘积时，所述计数值转电压电路的输出电压与所述输入信号的高电平或低电平占空比呈线性关系。
8.如权利要求1或2所述的用于PWM信号转电压的电路，其特征在于，
所述PWM采样电路包含：
第一计数器，其一端与第一与非门模块的输出端连接，另一端与第一数据锁存器的输入端连接，所述第一计数器输出高电平采样次数缓冲值或低电平采样次数缓冲值至所述第一数据锁存器，输出所述高电平采样次数值或所述低电平采样次数值；
第二计数器，其一端与所述第二与非门模块的输出端连接，另一端与第二数据锁存器的输入端连接，所述第二计数器输出整个PWM周期的采样次数缓冲值至所述第二数据锁存器，输出所述整个PWM周期的采样次数值；
所述高电平采样次数缓冲值是在信号计数周期时且所述输入信号为高电平时，通过所述输入信号使能所述第一与非门模块以及采样时钟信号通过所述第一与非门模块触发所述第一计数器计数得到的数值；当在信号计数周期时且所述输入信号为低电平时，所述输入信号关闭所述第一与非门模块，所述第一计数器停止计数；
所述整个PWM周期的采样次数缓冲值是在当所述输入信号的分频信号作为另一输入信号时且所述输入信号的分频信号为高电平或低电平时，通过该分频信号使能所述第二与非门模块以及采样时钟信号通过所述第二与非门模块触发所述第二计数器计数得到的数值；当所述输入信号的分频信号为低电平或高电平时，该分频信号关闭所述第二与非门模块，所述第二计数器停止计数。
9.如权利要求8所述的用于PWM信号转电压的电路，其特征在于，
所述输入信号的分频信号PWMX2的高电平期间为所述信号计数周期，所述分频信号PWMX2的低电平期间为一信号刷新周期，或者所述输入信号的分频信号PWMX2的低电平期间为所述信号计数周期，所述分频信号PWMX2的高电平期间为一信号刷新周期；
在所述信号刷新周期时，所述输入信号的分频信号的下降沿或上升沿经过一定时间的延迟后产生刷新复位信号，所述刷新复位信号的上升沿或下降沿触发高电平采样次数缓冲值或低电平采样次数缓冲值以及所述整个PWM周期的采样次数缓冲值分别存入第一数据锁存器和第二数据锁存器，实现所述高电平采样次数值或所述低电平采样次数值以及所述整个PWM周期的采样次数值的刷新；所述刷新复位信号的下降沿或上升沿触发所述第一计数器和所述第二计数器的复位，保证下一个信号采样周期的正确动作。
10.如权利要求8所述的用于PWM信号转电压的电路，其特征在于，
所述计数值转电压电路内部设置有由所述整个PWM周期的采样次数值调节的第一数控电阻和第三数控电阻以及由所述高电平采样次数值或所述低电平采样次数值调节的第二数控电阻和第四数控电阻；
所述第一数控电阻的第一端接地，其第二端与一运算放大器的负输入端相连；所述第二数控电阻的第一端接所述运算放大器的输出电压，其第二端与所述运算放大器的负输入端相连；所述第三数控电阻的第一端接参考电压，其第二端与所述运算放大器的正输入端相连；所述第四数控电阻的第一端接地，其第二端与所述运算放大器的正输入端相连；
所述输出电压与所述输入信号的高电平占空比或低电平占空比呈线性关系。
CN201920721069.1U 2019-05-20 2019-05-20 一种用于pwm信号转电压的电路 Active CN210405274U (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201920721069.1U CN210405274U (zh) 2019-05-20 2019-05-20 一种用于pwm信号转电压的电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201920721069.1U CN210405274U (zh) 2019-05-20 2019-05-20 一种用于pwm信号转电压的电路

Publications (1)

Publication Number Publication Date
CN210405274U true CN210405274U (zh) 2020-04-24

Family

ID=70346370

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201920721069.1U Active CN210405274U (zh) 2019-05-20 2019-05-20 一种用于pwm信号转电压的电路

Country Status (1)

Country Link
CN (1) CN210405274U (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109995372A (zh) * 2019-05-20 2019-07-09 上海客益电子有限公司 一种用于pwm信号转电压的电路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109995372A (zh) * 2019-05-20 2019-07-09 上海客益电子有限公司 一种用于pwm信号转电压的电路

Similar Documents

Publication Publication Date Title
CN105718404B (zh) 一种基于fpga的方波发生器及方法
CN109143832B (zh) 一种高精度多通道的时间数字转换器
WO2020241048A1 (ja) 回路システム
Leblebici et al. A compact high-speed (31, 5) parallel counter circuit based on capacitive threshold-logic gates
JP2008271531A (ja) アナログ−デジタル変換
CN104333365A (zh) 一种三段式时间数字转换电路
TW201713047A (zh) 用於數位類比轉換器之低功率切換技術
CN210405274U (zh) 一种用于pwm信号转电压的电路
CN102386916A (zh) 一种可减小功耗和芯片面积的数字脉宽调制器电路
CN114095027A (zh) 一种低压低功耗的异步逐次逼近式模数转换器装置
CN113364462A (zh) 模拟存算一体多比特精度实现结构
US20240281015A1 (en) Adaptive current generation circuit and method applied to input buffer of high-speed adc
JPH09130246A (ja) 高速ディジタル／アナログ変換器、デシメーション及び記憶システム
Kleinfelder et al. MTD132-a new subnanosecond multi-hit CMOS time-to-digital converter
EP1460763A1 (en) Analog-digital conversion apparatus
CN109995372A (zh) 一种用于pwm信号转电压的电路
US7149275B1 (en) Integrated circuit and method of implementing a counter in an integrated circuit
JP2011114577A (ja) 逐次比較型ａ／ｄ変換器
Kleinfelder et al. The SST multi-G-sample/s switched capacitor array waveform recorder with flexible trigger and picosecond-level timing accuracy
CN104242943A (zh) 基于电阻型数模转换器的六位异步逐次逼近模数转换器
CN117278041B (zh) 一种时序控制电路
García Novel front-end electronics for time projection chamber detectors
RU228728U1 (ru) Регулируемая дискретно-аналоговая линия задержки
US11483510B2 (en) Digital serial read-out architecture
Panetas-Felouris et al. Moving Average Filter in Time-Mode Signal Processing

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20220728

Address after: 201306 building C, No. 888, Huanhu West 2nd Road, Lingang New Area, Pudong New Area, Shanghai

Patentee after: SHANGHAI XIANJI INTEGRATED CIRCUIT CO.,LTD.

Address before: 201210 room 415, No. 2, Lane 666, zhangheng Road, pilot Free Trade Zone, Pudong New Area, Shanghai

Patentee before: SHANGHAI GUESTGOOD ELECTRONICS Co.,Ltd.