CN1614895A

CN1614895A - Ad转换器

Info

Publication number: CN1614895A
Application number: CNA2004100901019A
Authority: CN
Inventors: 川田刚嗣
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2003-11-07
Filing date: 2004-11-02
Publication date: 2005-05-11
Anticipated expiration: 2024-11-02
Also published as: KR20050044298A; CN100442667C; US20050099329A1; JP2005142932A; KR100669275B1; TWI289978B; TW200516863A; US7030802B2

Abstract

本发明提供一种提高AD变换的精度的AD转换器。本发明的AD转换器具有：在每一个连接部中产生用于将模拟值变换为数字值的基准电压的串联电阻体；和并列组合PMOSFET、NMOSFET而构成、设于所述连接部的半导体开关，在所述PMOSFET所具有的第一栅电极上施加第一电压而导通，且在所述NMOSFET所具有的第二栅电极上施加比所述第一电压还高的第二电压而导通，根据比较所述半导体开关所输出的所述基准电压与所述模拟值的结果，其特征在于，具有进行将施加在所述第一栅电极上的所述第一电压降压或将施加在所述第二栅电极上的所述第二电压升压的至少任意一方的控制电路。

Description

AD转换器

技术领域

本发明涉及AD转换器。

背景技术

AD转换器有逐次比较型、总括比较型等种类，还分为：利用积分器的类型和利用串联电阻体(一般称为梯形电阻)的类型。下面，简单说明利用串联电阻体的AD转换器。

AD转换器具有根据其分解能(例如，m比特)串联连接了2^m个(m是幂指数)电阻的串联电阻体。在串联电阻体的一端上连接电源电压VDD，在另一端上连接接地电压GND。并且，在构成串联电阻体的电阻的每一个连接部上连接并列组合PMOSFET和NMOSFET而构成的传输门(或称“transmission gate”。下面称为TG。)。

TG作为通过对PMOSFET和NMOSFET的各栅电极，施加极性互相相反且相同电平的电压，从而在PMOSFET和NMOSFET都变为导通状态时，向外部输出与自身连接的串联电阻体的连接部中的模拟电压的、所谓CMOS模拟开关发挥功能。

AD转换器控制这些TG的导通/非导通，并且，根据被导通的TG所输出的串联电阻体的连接部中的模拟电压(基准电压)与进行向数字值变换的模拟值的比较结果，将该模拟值变换为数字值(例如，参照下面公开的专利文献1)。

【专利文献1】

特开平6-120828号公报

但是，近年来，半导体集成电路中的工作电压的向低电压化的转移正在加速，并正推进设计·开发，以使AD转换器及所具有的TG也可以低电压工作。然而，在使TG低电压工作的情况下，TG导通时的电流不容易通过，会产生TG的接通阻抗增加的问题。并且，由于增加的TG的接通阻抗与配线电容的乘积的时间常数，串联电阻体的连接部所选择的基准电压的波形变钝，在该基准电压确定之前，进行与模拟值的错误比较，存在AD变换精度恶化的可能。

特别是，基准电压的波形变钝的问题点是在作为基准电压而选择电源电压VDD的1/2(下面，称1/2VDD)的情况下，即PMOSFET、NMOSFET的栅极·源极间的电压Vgs同时变为1/2VDD的情况下，表现得更明显。

发明内容

本发明是鉴于上述的问题而进行的，其目的在于提供一种可以提高AD变换的精度的AD转换器。

为了解决上述问题，主要的本发明是一种AD转换器，其中具有：在每一个连接部产生用于将模拟值变换为数字值的基准电压的串联电阻体；和并列组合PMOSFET和NMOSFET而构成并设在所述每个连接部上的半导体开关，在所述PMOSFET所具有的第一栅电极上施加第一电压而导通，在所述NMOSFET所具有的第二栅电极上施加比所述第一电压还高的第二电压而导通，根据比较所述半导体开关所输出的所述基准电压与所述模拟值的结果，生成所述数字值，该AD转换器具有控制电路，其进行将施加在所述第一栅电极上的所述第一电压降压或将施加在所述第二栅电极上的所述第二电压升压的至少任一方。

根据本发明，可以提供使AD变换的精度提高的AD转换器。

附图说明

图1是表示本发明的实施方式的AD转换器的构成的图。

图2是表示本发明的实施方式的传输门和其外围电路的构成的图。

图3是表示本发明的实施方式的升压电路的构成的一例的图。

图4是表示本发明的实施方式的升压电路的构成的其他例的图。

图5是说明将NMOSFET的栅极电压升压时的特性变化的图。

图中：10-串联电阻体，20-组合，25-第一开关组，35-第二开关组，30、40、50-模拟开关，60-电容元件，70-比较仪，80-编码器，90-寄存器，21、31、41、100、200-传输门，22、23、32、33、43、110、120-逆变器(inverter)，210、220-逆变器，301-环状振荡器，302、306-逆变器，305-电容元件，303、304、307、308、309-模拟开关。

具体实施方式

<AD转换器的构成>

参照图1说明本发明的一实施方式的AD转换器。另外，在下面所说明的本实施方式中，假设：AD转换器是逐次比较型AD转换器，将模拟电压VA变换为8比特的数字值(D7～D0)的转换器。

在图1中，逐次比较型AD转换器具有串联电阻体10、第一开关组25、第二开关组35、模拟开关40、50、电容元件60、比较仪70、编码器80。

串联电阻体10，是在一方的端子上连接电源电压VDD，在另一方的端子上连接接地电位GND，在后面要叙述的比较仪70中，使每一个连接部产生可以与模拟电压VA进行比较的基准电压的电阻体。在本实施方式中，由于逐次比较型AD转换器具有8比特的分解能，故串联电阻体10将具有电阻值R的256(＝2⁸)个电阻串联连接在电源电压VDD与接地电位GND之间，作为基准电压可以产生255(＝2⁸-1)个每一个连接部的分压电压。

但是，由于串联电阻体10所具有的电阻的个数是根据逐次比较型AD转换器的分解能，以幂乘的单位增加，故把串联电阻体10纵长地配置实际上是困难。因此，如图1所示，串联电阻体10最好是规定数(图1所示的例子中是3次)折返配置。通过折返配置串联电阻体10，从而可以凝缩其配置面积，同时，使其他电路元件的配置变为容易。并且，和纵长配置串联电阻体10的情况相比，不易产生：由两端的蚀刻误差等所引起的分压比的变动。

第一开关组25是和串联电阻体10的每一个连接部一对一设置的传输门(下面称TG。「第一半导体开关」)21的集合体。另外，在第一开关组25中，为了节约用来选择TG21的控制电压A的根数而使每一个电路元件配置容易，在每个根据相同的控制电压A，进行使其都应变为导通或非导通状态的控制的TG21进行分组。即，该组合20是和控制电压A的根数一对一地对应，在将控制电压A的根数设为n的情况下，该组合20存在n组。

在本实施方式中，控制电压A(A1～A64)的根数为“64”根，第一开关组25存在：根据控制电压A1对“3”个TG(21a、21b、21c)总括进行导通/非导通控制的组合20a或根据控制电压A64对“4”个TG21总括进行导通/非导通控制的组合20b，合计“64”组的组合20。

在这里，举例属于控制电压A1的组合20a，更详细地说明第一开关组25所具有的每一个组合20内的构成。另外，在这里，假设：控制电压A的电平表示“0”的逻辑值时，每一个TG(21a、21b、21c)导通，在控制电压A的电平表示“1”的逻辑值时，每一个TG(21a、21b、21c)变为非导通。

组合20a由根据控制电压A1总括进行导通/非导通控制的“3”个TG(21a、21b、21c)、逆变器22和逆变器23构成。

TG(21a、21b、21c)分别由PMOSFET(「P型开关元件」)和NMOSFET(「N型开关元件」)并列组合构成。逆变器22上施加后面要叙述的编码器80所供给的控制电压A，使其逻辑颠倒后的输出，施加在逆变器23和TG(21a、21b、21c)所具有的PMOSFET的栅电极(「第一栅电极」)上。在逆变器23上施加逆变器22的输出，使其逻辑颠倒后的输出、即表示相同于控制电压A的逻辑值的电压，施加在TG(21a、21b、21c)所具有的NMOSFET的栅电极(「第二栅电极」)上。

即，逆变器22和逆变器23作为应使TG(21a、21b、21c)所具有的PMOSFET和NMOSFET都变为导通或非导通状态的、可以在PMOSFET和NMOSFET的每一个栅电极上施加互相逻辑颠倒的控制电压用的控制电路来发挥功能。

第二开关组35具有：第一开关组25的每一个组合20所具有的TG21个数中的最大数份的模拟开关(30a、30b、30c、30d)。在本实施方式中，由于除了组合20a具有“3”个TG(21a、21b、21c)以外，其他的组合20具有“4”个TG21，故第一开关组25的每一个组合20所具有的TG21个数中的最大数变为“4”个。因此，第二开关组35变为具有“4”个模拟开关(30a、30b、30c、30d)，即具有“4”个TG(「第二半导体开关」)31。

在模拟开关(30a、30b、30c、30d)的每一个TG31中，并列输入第一开关组25的每一个组合20所具有的TG21的每一个输出。例如，在模拟开关30a的TG31中，对第一开关组25的每一个组合20通过节点X(参照图1)输入其组合20所具有的任意一个TG21的输出。同样，在模拟开关30b的TG31中，对第一开关组25的每一个组合20通过节点Y(参照图1)输入不同于模拟开关30a的TG31情况的TG21的输出。另外，模拟开关(30c、30d)的情况也同样。即，在根据控制电压A选择第一开关组25的任意一个组合20的情况下，变为：该被选择的组合20所具有的TG21的每一个输出被并列输入到模拟开关(30a、30b、30c、30d)的每一个TG31中。

另外，模拟开关(30a、30b、30c、30d)分别具有TG31、逆变器32、逆变器33，成为和第一开关组25所具有的模拟开关(21、22、23)同样的构成。并且，模拟开关(30a、30b、30c、30d)根据用来选择每一个TG31的任意一个的控制电压B(「第二控制信号」)，进行分别独立的导通/非导通的控制。即，在第二开关组35中，根据控制电压A选择第一开关组25的任意一个组合20后，根据控制电压B，选择该被选择的组合20所具有的TG21的各输出中的任意一个。

模拟开关40是在比较仪70中进行利用了电容元件60的两端子间电位差被保持的性质的比较处理(下面称为断路型方式)的情况下所必需的模拟开关。另外，模拟开关40和第一开关组25所具有的模拟开关(21、22、23)同样，具有TG41、逆变器42、逆变器43，输入根据控制电压A、B而被选择的第二开关组中的任意一个模拟开关30的输出。并且，根据控制电压C，进行对TG41的导通/非导通的控制。

模拟开关50和模拟开关40同样，是在采用断路型方式的情况下所必需的模拟开关。另外，模拟开关50和第一开关组25所具有的模拟开关(21、22、23)同样，具备TG、第一逆变器、第二逆变器(都未图示)，从外部向模拟开关50输入模拟电压VA。并且，根据控制电压D进行对TG(未图示)的导通/非导通的控制。

电容元件60在输入模拟开关40的输出或模拟开关50的输出时，进行充放电。并且，保持基于规定的电容值C的两端子间的规定电位差，到下一次充放电为止。

比较仪(「比较器」)70是根据电容元件60的比较仪70侧的电压电平，进行模拟电压VA与选择过的基准电压的1/2近似法的顺序比较的比较仪。

编码器80根据1/2近似法，在规定定时内依次生成控制电压A、B、C、D。并且，根据比较仪70的比较输出，顺序求出8比特的数字值的每一比特(D7～D0)，存储在寄存器90中。

下面，说明编码器80的更详细的动作。

首先，编码器80利用控制电压A、B，按顺序使应从串联电阻体10的每一个连接部选择作为最初基准电压的电源电压VDD的1/2(下面称1/2VDD)的、对应于1/2VDD的第一开关组25的组合20和模拟开关30导通。

然后，使模拟开关50为导通且使模拟开关40为非导通，使模拟开关50的输出(模拟电压VA)输入到电容元件60的一方端子(模拟开关40侧)。之后，电容元件60的另一方端子(比较仪70侧)的电压电平被确定为1/2VDD。

接着，使模拟开关50为非导通、且使模拟开关40为导通，保持电容元件60的一方端子(模拟开关40侧)和另一方端子(比较仪70侧)之间的电位差，直接使电容元件60的一方端子(模拟开关40侧)的电位变化。其结果，电容元件60的另一方端子(比较仪70侧)的电压电平被确定为(模拟电压VA-1/2VDD)。编码器80根据电容元件60的另一方端子(比较仪70侧)的电压电平，进行1/2近似法的最初比较。

在这里，例如，在模拟电压VA高于1/2VDD的情况下，变为可以将「1」的比较结果保持在寄存器90的最高位比特D7。并且，由于判明模拟电压VA位于(1/2VDD～VDD)之间，故把(1/2VDD～VDD)的中间电压3/4VDD设定为下一个基准电压。以后，变为：反复进行同样的动作，直到寄存器90的最低位比特D0为止，仪生成8比特的数字值。

如上就是本发明的实施方式的逐次比较型AD转换器的构成的概要。另外，在上述实施方式中，可以不采用断路型方式，比较仪70单纯地进行：根据控制电压A和B所选择的模拟开关30的输出与模拟电压VA的比较。这种情况下，没有必要具有模拟开关40、模拟开关50和电容元件60。

<本发明的升压/降压>

＝＝＝概要＝＝＝

如上所述，在图1所示的逐次比较型AD转换器中，为了使每一个电路元件的配置变得容易，设法折返配线串联电阻体10，使控制电压A的根数减少。其结果，在从串联电阻体10的每一个连接部选择所希望的基准电压，在比较仪70中进行比较的情况下，所选择的基准电压至少通过TG(21、23)或从串联电阻体10到TG31之间的各配线，输入到比较仪70。因此，在以往的情况下，以TG(21、23)的接通阻抗和从串联电阻体10到TG31之间的每一个配线电容的乘积而求得的时间常数导致选择过的基准电压的波形变钝，产生向比较仪70传输时的延迟。另外，在逐次比较型AD转换器中，由于进行对应于数字值得比特数的次数份的、基准电压的选择以及模拟电压VA的比较，故生成数字值的每一个比特时的基准电压的传输延迟被积累，并表现出。

并且，由于在图1所示的逐次比较型AD转换器中采用断路型方式，故当然具有电容元件60、模拟开关40和模拟开关50。因此，由串联电阻体10的每一个连接部选择的基准电压进一步通过模拟开关40所具有的TG41和从TG31到TG41之间的配线，输入到比较仪70。因此，在以往的情况下，由TG41的接通阻抗和从TG31到TG41之间的配线电容的乘积所求得的时间常数，进一步产生基准电压的传输延迟。另外，对模拟电压VA，可以说除了模拟开关50具有TG(未图示)以外，由基于TG的接通阻抗的配线延迟，当然会产生模拟电压VA的传输延迟。

另外，在以往的情况下，根据1/2近似法选择最初的基准电压1/2VDD，TG(21、31、41)所具有的PMOSFET和NMOSFET的栅极·源极间电压Vgs都变为1/2VDD附近时，尤其由于TG(21、31、41)导通时的电流不容易通过，接通阻抗变高(参照图5所示的A点)，故上述基准电压的传输延迟表现得明显。

因此，在本发明中，对于TG21、TG31、TG41和模拟开关50所具有的TG(未图示)，导通NMOSFET时，通过升压电路(后面要叙述)将施加在其栅电极(「第二电极」)上的电压电平升压，以使其比从电源电压VDD中减去PMOSFET的电压降的值(「第二电压」)还高。即，施加在TG(21、31、41)的NMOSFET的栅电极上的电压电平比作为串联电阻体10或比较仪70等的动作电压利用的电源电压VDD附近还高。

由此，如图5所示，由于TG(21、31、41)的NMOSFET的漏极·源极电流大于升压前的电流，故电源电压1/2VDD附近的接通阻抗特别变小(参照图5所示的B点)。于是，作为结果，改善了基准电压的传输延迟，甚至提高了AD变换的精度。而且，对于模拟开关50所具有的TG(未图示)，通过将在使NMOSFET导通时施加在其栅电极上的电压电平升压，从而同样可以改善模拟电压VA的传输延迟。

再有，在本发明中，假设：对TG21、TG31、TG41还有模拟开关50所具有的TG(未图示)，通过降压电路(后面要叙述)将使PMOSFET导通时施加在其栅电极(「第一电极」)上的控制电压/A、/B、/C、/D的电压电平降压，以使其比从接地电位GND加上NMOSFET的电压降的值(「第一电压」)还小。即，控制电压/A、/B、/C、/D成为比串联电阻体10或比较仪70等的接地电位GND附近还低的电压电平。

由此，和在使NMOSFET导通时将施加在其栅电极上的电压电平升压的情况同样，由于PMOSFET的漏极·源极间电流大于降压前的电流，故可以获得：降低电源电压1/2VDD附近的接通阻抗的效果。

另外，在本发明中，可以单独实施在使NMOSFET导通时将施加在其栅电极上的电压电平升压的情况或在使PMOSFET导通时将施加在其栅电极上的电压电平降压的情况，但是，在实施双方时可以获得相乘的效果。

＝＝＝TG和其外围电路的第一构成例＝＝＝

图2是表示本发明的TG和其外围电路的构成的一例的图。而且，在图2所示的例中，在TG100的外围电路中组入逻辑电路，以使控制电压CTL表示“1”的逻辑值时，TG100变为导通；控制电压CTL表示“0”的逻辑值时，TG100变为非导通。

TG100是并列组合PMOSFET和NMOSFET而构成，相当于图1所示的TG21、TG31、TG41和模拟开关50所具有的TG(未图示)。

逆变器(技术方案2所记载的「第一逆变器」)110相当于逆变器22、逆变器32、逆变器42和模拟开关50所具有的逆变器(未图示)。逆变器110是串联组合PMOSFET和NMOSFET而构成。另外，如果向逆变器110输入控制电压CTL，则使其输入的逻辑(极性)颠倒的输出被施加在TG100的PMOSFET的栅电极上。另外，由于逆变器110根据通常的电源电压VDD工作，故在逻辑值“1”的输出的情况下，其输出的电压电平是电源电压VDD的原值。

逆变器(技术方案2所记载的「第一逆变器」)120相当于逆变器23、逆变器33、逆变器43和模拟开关50所具有的逆变器(未图示)。逆变器120是串联组合PMOSFET和NMOSFET而构成。如果向逆变器120输入逆变器110的输出，则使其输入的逻辑(极性)颠倒的输出被施加在TG100的NMOSFET的栅电极上。

另外，在逆变器120所具有的PMOSFET的正极侧上连接升压得比通常的电源电压VDD还高的升压电路的输出Vup。因此，在逆变器120输出逻辑值“1”的情况下，其输出的电压电平是在忽略PMOSFET的电压降的情况下表示升压电路的输出Vup(「第四电压」)。

如上就是在使NMOSFET导通的情况下，为了使施加在NMOSFET的栅电极上电压电平升压的构成。而且，在使PMOSFET导通的情况下，为了使施加在PMOSFET的栅电极上的电压电平降压，可以变更逆变器110的负极侧的电压电平。具体地说，在逆变器110所具有的NMOSFET的负极上连接：降压得比接地电位GND还低的降压电路的输出(「第三电压」)。

＝＝＝TG和其外围电路的第二构成例＝＝＝

图3是表示本发明TG和其外围电路得构成的另一例的图。而且，在图3所示的例中，在TG100的外围电路中组入逻辑，以使控制电压/CTL表示“1”的逻辑值时，TG100变为导通状态，控制电压/CTL表示“0”的逻辑值时，TG100变为非导通状态。因此，不同于图1和图2所示的TG(21、31、41、100等)的外围电路构成。

TG200和图2所示的TG100同样。

逆变器(技术方案3所记载的「第一逆变器」)210是串联组合PMOSFET和NMOSFET而构成。另外，如果向逆变器210输入控制电压/CTL，则使其输入逻辑颠倒的输出被施加在TG200的NMOSFET的栅电极上。此外，在逆变器210所具有的PMOSFET的正极侧端子上连接升压得比通常的电源电压VDD还高的升压电路的输出Vup。由此，在逆变器210输出逻辑值“1”的情况下，其输出的电压电平在忽略PMOSFET的电压降的情况下表示升压电路的输出Vup(「第四电压」)。

逆变器(技术方案3所记载的「第二逆变器」)220是串联组合PMOSFET和NMOSFET而构成。如果向逆变器220输入逆变器210的输出，则使其输入逻辑颠倒的输出被施加在TG200的PMOSFET的栅电极上。另外，逆变器220根据通常的电源电压VDD而工作。因此，即使在输入由逆变器210升压过的升压电路的输出Vup的情况下，逆变器220也根据通常的电源电压VDD而工作，甚至表示逻辑值“1”的输出的电压电平，保持原来的电源电压VDD。

以上就是在使NMOSFET导通的情况下，用来使施加在NMOSFET的栅电极上的电压电平升压的构成。另外，在使PMOSFET导通的情况下，为了使施加在PMOSFET的栅电极上的电压电平降压，可以变更逆变器220的负极侧的电压电平。具体地说，在逆变器220所具有的NMOSFET的负极侧连接降压得比接地电位GND还低的降压电路的输出(「第三电压」)。

(升压电路的构成)

图4是表示本发明得实施方式的升压电路的构成得图。

图4所示的升压电路具备：环状振荡器301、逆变器(302、306)、模拟开关(303、304、307、308)、电容元件305、模拟开关309。

环状振荡器301是通过由串联连接的多个逆变器来形成环状电路，从而产生时钟信号等脉冲信号的振荡电路。另外，除了环状振荡器301以外，也能代用CR振荡器或水晶振荡器。

逆变器302根据模拟开关303和模拟开关304的逻辑(正逻辑或负逻辑)而设置。同样，逆变器306根据模拟开关307和模拟开关308的逻辑(正逻辑或负逻辑)而设置。另外，以下假设：模拟开关(303、304、307、308)采用正逻辑。

模拟开关(「第一开关元件」)303使一方端子连接电源电压VDD(「第二电压」)，另一方的端子上连接电容元件305的电源电压VDD侧的端子。另外，模拟开关(「第二开关元件」)304使一方端子连接电容元件305的接地电位GND侧的端子，另一方的端子上连接接地电位GND(「第一电压」)。

在这里，在环状振荡器301的输出为逻辑值“0”时，通过逆变器302而使逻辑颠倒的逻辑值“1”被输入到模拟开关303和模拟开关304，模拟开关303和模拟开关304都变为导通状态。另外，由于模拟开关307和模拟开关308通过逆变器306而被输入逻辑值“0”，所以变为非导通状态。而且，在电容元件305中进行第一次的充电，电容元件305的模拟开关303侧的端子的电压电平变为电源电压VDD，电容元件305的模拟开关304侧的端子的电压电平变为接地电位GND。

模拟开关(「第三开关元件」)307使一方的端子连接升压电路的输出端子，另一方的端子上连接电容元件305的电源电压VDD侧的端子。另外，模拟开关(「第四开关元件」)308使一方的端子连接电容元件305的接地电位GND侧的端子，另一方的端子上连接电源电压VDD。

在这里，在环状振荡器301的输出从逻辑值“0”切换为“1”时，通过逆变器302和逆变器306，和环状振荡器301的输出同样的逻辑值“1”被输入到模拟开关307和模拟开关308。由此，模拟开关307和模拟开关308从非导通状态转变到导通的状态。另一方面，由于模拟开关303和模拟开关304被输入逻辑值“0”，故从导通的状态转变到非导通状态，在电容元件305中进行第二次的充电。在该第二次的充电中，电容元件305的模拟开关308侧的端子的电压电平是电源电压VDD。另一方面，电容元件305的模拟开关307侧的端子的电压电平通过移位第一次充电中的电容元件305的两个端子间的电位差VDD份，从而变为电源电压VDD的两倍。

即，升压电路在进行第二次充电后，将电容元件305的模拟开关307侧所产生的两倍的电源电压VDD，作为电源电压VDD的升压电压，通过输出端子Vup，输入到图2所示的逆变器120所具有的PMOSFET侧的端子或图3所示的逆变器210所具有的PMOSFET侧的端子。

模拟开关(「第五开关元件」)309使一方的端子连接模拟开关303侧的电源电压VDD侧的输出端子，另一方的端子上连接模拟开关307的电源电压VDD侧端子，并且在栅极电极上直接施加电源电压VDD。由此，由于到进行向电容元件305的第二次充电为止，栅极·源极间电压Vgs变为电源电压VDD，故模拟开关309变为导通状态。另外，由于在进行对电容元件305的第二次充电时，栅极·源极间电压Vgs变为负的“-VDD”，所以模拟开关309切换为非导通状态。即，通过具备模拟开关309，从而在进行电容元件305的第一次充电之前，输出端子Vup的电压电平的初始值不会变为不稳定，可以获得叫做电源电压VDD的稳定的输出。

以上，说明了本实施方式，但是，上述实施例是用于容易理解本发明的实施例，并不是用来限定解释本发明的。可以不脱离其宗旨地变更/改良本发明，同时，本发明也包含其等价物。

例如，在上述实施方式中，说明了将本发明应用于逐次比较型AD转换器的情况，但是，即使是应用于具有与逐次比较型同样的TG的总括比较型AD转换器或其他AD转换器的情况下，也可以获得：降低TG接通阻抗，甚至提高AD变换的精度的同样效果。

Claims

1、一种AD转换器，其中具有：在每一个连接部中产生用于将模拟值变换为数字值的基准电压的串联电阻体；和并列组合PMOSFET、NMOSFET而构成、设于所述连接部的半导体开关，在所述PMOSFET所具有的第一栅电极上施加第一电压而导通，且在所述NMOSFET所具有的第二栅电极上施加比所述第一电压还高的第二电压而导通，根据比较所述半导体开关所输出的所述基准电压与所述模拟值的结果，生成所述数字值其特征在于，具备：

进行将施加在所述第一栅电极上的所述第一电压降压或将施加在所述第二栅电极上的所述第二电压升压的至少任意一方的控制电路。

2、根据权利要求1所述的AD转换器，其特征在于，

所述控制电路具有：

输入用来使所述半导体开关导通的控制电压，将使该输入的极性颠倒的输出施加在所述第一栅电极上的第一逆变器；

输入所述第一逆变器的输出，将使该输入的极性颠倒的输出施加在所述第二栅电极上的第二逆变器；和

在所述第一逆变器的负极侧施加从所述第一电压降压的第三电压的降压电路，或在所述第二逆变器的正极侧施加从所述第二电压升压的第四电压的升压电路的至少一方。

3、根据权利要求1所述的AD转换器，其特征在于，

所述控制电路具有：

输入用来使所述半导体开关导通的控制电压，将使该输入的极性颠倒的输出施加在所述第二栅电极上的第一逆变器；

输入所述第一逆变器的输出，将使该输入的极性颠倒的输出施加在所述第一栅电极上的第二逆变器；和

在所述第二逆变器的负极侧施加从所述第一电压降压的第三电压的降压电路，或在所述第一逆变器的正极侧施加从所述第二电压升压的第四电压的升压电路的至少一方。

4、根据权利要求2或3所述的AD转换器，其特征在于，

所述升压电路具有：

电容元件；

分别向一方的端子输入所述第二电压，在另一方的端子上连接所述电容元件的一方的端子，向控制电极输入成为一方或另一方电平的控制信号，在该控制信号成为所述一方的电平时导通的第一开关元件；

分别在一方的端子上连接所述电容元件的另一方的端子，向另一方的端子输入所述第一电压，向控制电极输入所述控制信号，在该控制信号成为所述一方的电平时导通的第二开关元件；

分别在一方的端子上连接输出端子，在另一方的端子上连接所述电容元件的所述一方的端子，向控制电极输入所述控制信号，在该控制信号变为所述另一方的电平时导通的第三开关元件；

分别在一方的端子上连接所述电容元件的另一方的端子，向另一方的端子输入所述第二电压，向控制电极输入所述控制信号，在该控制信号变为所述另一方的电平时导通的第四开关元件；和

连接在所述第一开关元件的所述一方端子与所述第三开关元件的所述一方端子之间，同时，用于确定所述输出端子的初始电压的第五开关元件。

5、根据权利要求1所述的AD转换器，其特征在于，AD转换器是根据按顺序比较所述数字值的比特数份、所述模拟值和所选择的所述基准电压的结果，生成所述数字值的逐次比较型。

6、一种AD转换器，其中具有：在每一个连接部中产生用于将模拟值变换为数字值的基准电压的串联电阻体；和并列组合第一PMOSFET及第一NMOSFET而构成并设在所述连接部中的第一半导体开关，在该数字值的比特个数份、所述第一PMOSFET所具有的第一栅电极上施加第一电压而导通，且在所述第一NMOSFET所具有的第二栅电极上施加比所述第一电压还高的第二电压而导通，根据逐次比较所述第一半导体开关所输出的所述基准电压与所述模拟值的结果，生成所述数字值，其特征在于，包括：

具有所述连接部个数份的所述第一半导体开关元件的同时，按照同时导通/非导通的每一个所述第一半导体开关元件进行分组的第一开关组；

第二开关组，其具有所述组合所具有的所述第一半导体开关数中的最大数份、并列组合第二PMOSFET、第二NMOSFET所构成的第二半导体开关，所述第二半导体开关在并列输入所述组合所具有的所述第一半导体开关的每一个输出的同时，在所述第二PMOSFET所具有的第三栅电极上施加所述第一电压而导通、且在所述第二NMOSFET所具有的第四栅电极上施加所述第二电压而导通，以输出该输入；

比较所述第二半导体开关的输出与所述模拟值的比较仪；

根据所述比较仪的输出，按顺序生成所述数字值的每一比特的编码器；和

至少进行将施加在所述第一栅电极上的第一电压降压或将施加在所述第二栅电极上的第二电压升压、的任意一方的第二控制电路。

7、根据权利要求6所述的AD转换器，其特征在于，包括：

第三半导体开关，其并列组合第三PMOSFET、第三NMOSFET而构成，在输入所述第二半导体开关的输出的同时，在所述第三PMOSFET所具有的第五栅电极上施加所述第一电压而导通，且在所述第三NMOSFET所具有的第六栅电极上施加所述第二电压而导通，以输出该输入；

第四半导体开关，其并列组合第四PMOSFET、第四NMOSFET而构成，在输入所述模拟值的同时，在所述第四PMOSFET所具有的第七栅电极上施加所述第一电压而导通，且在所述第四NMOSFET所具有的第八栅电极上施加所述第二电压而导通，以输出该输入；

向一方的端子交替输入所述第三和第四半导体开关的输出，将另一方的端子侧的电压电平向所述比较仪输出的电容元件；

进行将施加在所述第五栅电极上的第一电压降压或减施加在所述第六栅电极上的第二电压升压、的至少任意一方的第三控制电路；和

进行将施加在所述第七栅电极上的第一电压降压或将施加在所述第八栅电极上的第二电压升压的、至少任意一方的第四控制电路。

8、根据权利要求6所述的AD转换器，其特征在于：将所述串联电阻体折返规定次数而配线。