KR100308193B1 - 플래시 아날로그-디지털 변환기 - Google Patents
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Abstract
본 발명에 따른 아날로그-디지털 변환기는 기준 전압 발생부, 스위치 제어 신호 발생부, 증폭부 및 래치부를 포함한다. 상기 기준 전압 발생부는 외부로부터의 제 1 및 제 2 전압들을 받아들여서 제 1 및 제 2 그룹들의 기준 전압들을 발생한다. 상기 스위치 제어 신호 발생부는 래치 활성화 신호와 제 1, 제 2 및 제 3 그룹들의 스위치 제어 신호들 발생한다. 상기 증폭부는 복수 개의 프리 앰프들을 포함하며, 상기 제 1 및 제 2 그룹들의 기준 전압들과 외부로부터의 제 1 및 제 2 입력 신호의 전압차를 증폭한 복수 개의 증폭 신호들을 출력한다. 상기 래치부는 상기 증폭부로부터의 상기 증폭 신호들을 디지털 신호로서 래치한다. 본 발명에 따른 아날로그-디지털 변환기의 증폭부의 각 프리 앰프는 항상 오토-제로 기능을 수행하여 DC 오프셋 전압을 제거하고 그리고 상기 래치부는 고속의 스위칭 신호에 응답해서 상기 증폭부로부터의 증폭 신호들을 래치함으로써, 빠른 변환 속도 및 높은 해상도를 가지는 디지털 신호가 발생된다.
Description
본 발명은 아날로그-디지털 변환기에 관한 것으로서, 더 구체적으로는 고속동작이 가능한 플래시 아날로그-디지털 변환기에 관한 것이다.
최근에 들어, 혼성 시스템(mixed-mode system)의 사용이 증가됨에 따라 아날로그-디지털 변환기(analog-digital converter; 이하, ADC라 칭함)의 필요성이 점차로 증가되는 추세이다. 특히, DVDP(digital video disk player)나 DBSR(direct broadcasting for satellite receiver) 등과 같이 차세대 가전 수요를 선도할 시스템에서는 저가격화를 위해 CMOS 공정을 통한 원 칩(one chip)화에 대한 연구가 활발히 진행되고 있으며, 이를 위해 무선 신호(radio frequency signal; RF)를 직접 처리할 수 있는 ADC의 설계 기술이 최대 쟁점으로 부각되고 있다. 이러한 무선 신호(RF)와 같은 고속 신호를 처리하기 위해서는 약 100MHz(mega hertz) 이상의 동작 주파수와 중간 해상도(medium resolution)의 특성을 가지는 ADC의 구현이 시급하다.
현재까지 다양한 타입(type)들의 ADC들이 제안되었고 그리고 그들 중 어떤 것들은 다양한 분야에서 사용되었다. 이 ADC들 중 '플래시 ADC'라 불리는 타입의 ADC는 하나의 입력 신호를 각각 다른 전압 레벨들을 가지는 기준 전압들과 동시에 비교하여 한번에 디지털 신호를 발생하기 때문에, ADC에서 요구되는 해상도에 상응하는 수의 증폭기들을 구비하게 된다. 플래시 ADC들 중 한 유형의 플래시 ADC는 Andrew G. F. DINGWALL에 의해서 발표된 IEEE J, Solid-State Circuit, vol SC-14, pp 926-932, December 1979에 개시되어 있다. 상기 플래시 ADC는 많은 수의 소자들이 요구되지만, 디바이스(device)의 응답 속도에 가까운 변환 속도를 실현할 수 있다. 그러므로, 상기 플래시 ADC는 고속 변환이 요구되는 다양한 분야에 효과적으로 이용될 수 있다.
도 1을 참조하면, 일반적인 기술에 따른 플래시 ADC는 기준 전압 발생부(10), 증폭부(20) 및 래치부(30)를 포함한다. 상기 기준 전압 발생부(10)는 64개의 직렬로 연결된 저항들(R1, R2, ..., R63, R64)을 구비하며, 외부로부터의 제 1 및 제 2 기준 전압들(Vref_top, Vref_bot)을 받아들여서 서로 다른 전압 레벨을 가지는 64개의 기준 전압들(Vref1, Vref2, ..., Vref63, Vref64)을 발생한다. 상기 증폭부(20)는 복수 개의 프리 앰프들(PA1, PA2, ..., PA63, PA64)을 구비하며, 외부로부터의 입력 신호(Vin) 및 기준 전압 발생부(10)로부터의 기준 전압들(Vref1, Vref2, ..., Vref63, Vref64)의 전압차를 증폭한 증폭 신호들(Vamp1, Vamp2, ..., Vamp63, Vamp64)을 출력한다.
상기 래치부(30)는 래치 회로들(L1, L2, ..., L63, L64)을 구비하며, 증폭부(20)로부터의 증폭 신호들(Vamp1, Vamp2, ..., Vamp63, Vamp64)을 저장하고 그리고 저장된 증폭 신호들(Vamp1, Vamp2, ..., Vamp63, Vamp64)에 상응하는 출력 데이터(Dout1, Dout2, ..., Dout63, Dout64)를 출력한다. 상기 래치부(30)로부터의 출력 데이터(Dout1, Dout2, ..., Dout63, Dout64)는 최종적으로 6 비트(bit)의 데이터로 코딩되어 출력된다.
도 1과 같은, 일반적인 형태의 플래시 ADC는 입력 신호(Vin)에 대한 출력 데이터의 정확도를 얻기 위해 증폭기와 래치 회로를 구비한다. 그런데, 증폭기를 구성하고 있는 앰프들은 제조 공정의 변화, 외부로부터의 노이즈(noise) 및 소자 특성(element parameter) 등에 의해 정적 오프셋(static offset)을 가지게 된다. 이를 제거하기 위해서, 증폭기는 스위칭 동작을 수행하여 기준 전압들(Vref, Vrefb)과 입력 신호들(Vin, Vinb)의 차이를 샘플링하는 동시에, 앰프의 오프셋을 샘플링하여 오프셋을 제거하는 오토-제로 기능(auto-zero function)을 수행한다. 그러나, 이러한 스위칭 동작은 증폭기 내부의 샘플링 커패시터(sampling capacitor)에 의한 RC 지연 시간(RC delay time)을 증가시키고 그리고 앰프 자체의 동작 속도 제한으로 인해, 실질적으로 100MHz 이상의 고속으로 동작되는 플래시 ADC의 구현에 제한 요소가 된다.
이러한 문제를 해결하기 위한 첫 번째 방법은 J. Spalding and D. Dalton에 의해서 발표된 'A 200 MSample/S 6 b flash ADC in CMOS', ISSCC Dig. tech. Papers, Feb. 1996, pp 320-321에 개시되어 있다. 위의 논문에 개시된 방법은 앰프가 오토-제로 기능을 수행하기 위한 구간을 따로 두어서, 그 구간 동안에는 ADC의 동작이 정지되고, 앰프의 오토-제로 기능이 수행되는 것이다. 그러나, 위의 방법은 특수한 응용처에서 사용되는 ADC에만 적용되는 단점이 있다.
그리고, 두 번째 방법은 S. Tsukamoto 등에 의해서 발표된 'A CMOS 6-b 200 MSample/s 3V supply A/D converter for a PRML read channel LSI', IEEE J. Solid-State Circuit, vol. 31, no. 11, pp 1248-1257, Sep 1996에 개시되어 있다. 위의 논문에 개시된 방법은 더미 앰프를 추가적으로 사용하여 앰프의 오프셋들을 교대로 제거하는 것이다. 그러나, 위의 방법도 앰프들을 선택하기 위한 스위치의 구조 및 스위치들을 제어하기 위한 신호들의 타이밍을 구현하기 위한 복잡한 회로 구성이 요구되는 단점이 있다.
그리고, 플래시 ADC의 특징 중 하나는 고속의 아날로그 신호를 고속의 디지털 신호로 변환시키는 것이다. 고속의 아날로그 신호의 처리는 입력 버퍼와 앰프 등의 아날로그 블록들의 대역폭(bandwidth) 및 슬루율(slew rate) 등의 특성들에 의해 결정되고 그리고 디지털 신호의 처리 속도는 디지털 블록들의 래칭 타임(latching time)과 준안전성(metastability) 그리고 전달 지연 시간(proragation delay time) 등의 특성들에 의해서 결정된다. 이론적으로, ADC에서 AD 변환이 가능한 입력 신호의 최대 입력 주파수는 클럭 주파수의 1/2까지 허용된다. 그러나, 수백 MHz의 클럭 주파수를 이용하여 ADC를 동작시킨다고 해도, ADC에서 처리 가능한 입력 주파수 속도는 CMOS 공정으로 구현되는 아날로그 블록의 상대적으로 낮은 전류 구동 능력(current driving ability) 등의 문제로 인해 약 10 ∼ 20 MHz 정도에 머물게 된다. 이러한 전류 구동 능력의 문제는 도 1의 증폭부(20)의 앰프들(PA1, PA64)에서 특히 심각하게 나타난다.
도 2a 내지 도 3c를 참조하면, 도 1의 증폭부(20)의 앰프들(PA1, PA32, PA64)은 도 2a 및 도 2c와 같은 전압 레벨을 가지는 기준 전압들(Vref1, Vref32, Vref64) 및 입력 신호(Vin)의 전압차를 각각 증폭한 증폭 신호들(Vamp1, Vamp32, Vamp64)을 출력한다. 그런데, 앰프(PA32)는 도 2b와 같이, 기준 전압(Vref32)을 기준으로한 입력 신호(Vin)의 비교와 증폭이 용이하지만, 앰프들(PA1, PA64)은 도 2a 및 도 2c와 같이, 기준 전압들(Vref1, Vref64)에 대한 입력 신호(Vin)의 하이 및 로우 구간이 짧기 때문에, 기준 전압(Vref1, Vref63)을 기준으로한 입력 신호(Vin)의 비교와 증폭이 용이하지 않다. 이는, 도 1의 기준 전압 발생부(10)로부터 출력되는 기준 전압들(Vref1, Vref2, ..., Vref63, Vref64)이 'Vref1〈 Vref2 〈 ... 〈 Vref63 〈 Vref64'와 같은 관계를 갖기 때문이다.
상기한 바와 같은 문제는 앰프들(PA1, PA64)의 전류 구동 능력을 증가시키면 해결된다. 예를 들어, 앰프들(PA1, PA64)의 전류 구동 능력을 증가시킨다고 가정하면, 앰프들(PA1, PA64)은 입력 신호(Vin)를 더 큰 증폭률로 증폭시킨다. 그러나, 입력 신호(Vin)가 더 큰 증폭률로 증폭되면, 도 3a와 같이, 앰프(PA64)에서는 기준 전압(Vref64)에 대한 입력 신호(Vin)의 양(positive)의 스윙(swing)뿐만 아니라, 음(negative)의 스윙도 크게 증가된다. 그리고, 도 3b와 같이, 앰프(PA1)에서는 기준 전압(Vref1)에 대한 입력 신호의 음의 스윙과 양의 스윙이 동시에 증가된다. 이로 인해서, 입력 신호(Vin)가 기준 전압(Vref64)보다 커졌을 때나, 입력 신호(Vin)가 기준 전압(Vref1)보다 작아졌을 때, 앰프들(PA1, PA64)의 전류 구동 능력들이 한계에 부딪히게 되고, 결국 앰프들(PA1, PA64)은 로직 하이나 로직 로우 레벨의 증폭 신호들(Vamp1, Vamp64)만을 출력하게 된다. 이와 같이, 앰프들(PA1, PA64)의 전류 구동 능력을 증가시키는 것은 회로의 크기가 증가 및 전류 소모의 증가가 동반됨으로 인해서 입력 신호(Vin)의 주파수가 증가될 수록 더욱 심해져서 ADC의 허용 입력 주파수를 제한하는 요소가 된다.
따라서, 본 발명의 목적은 고속의 변환 속도 및 높은 정확도를 가지는 플래시 아날로그-디지털 변환기를 제공하는 것이다.
도 1은 일반적인 플래시 아날로그-디지털 변환기를 보여주는 회로도;
도 2는 도 1의 증폭부의 앰프들로 입력되는 신호들을 보여주는 파형도;
도 3은 도 1의 증폭부의 앰프로부터 출력되는 출력 신호를 보여주는 파형도;
도 4는 본 발명에 따른 아날로그-디지털 변환기를 보여주는 블록도;
도 5는 도 4의 아날로그-디지털 변환기를 보여주는 회로도;
도 6은 도 4의 증폭부의 각 앰프의 회로 구성을 보여주는 상세 회로도;
도 7은 도 5의 각 앰프의 동작을 보여주는 동작 타이밍도 및;
도 8은 도 4의 증폭부의 앰프로부터 출력되는 출력 신호를 보여주는 파형도이다.
*도면의 주요 부분에 대한 부호 설명
100 : 기준 전압 발생부 200 : 스위치 신호 발생부
300 : 증폭부 400 : 래치부
(구성)
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 아날로그 입력 신호를 디지털 신호로 변환하는 아날로그-디지털 변환기는 기준 전압 발생 수단, 스위치 신호 발생 수단, 증폭 수단 및 래치 수단을 포함한다. 상기 기준 전압 발생 수단은 외부로부터의 제 1 및 제 2 전압들을 받아들여서 제 1 및 제 2 그룹들의 기준 전압들을 발생한다. 상기 스위치 제어 신호 발생 수단은 외부로부터의 클럭을 받아들여서 래치 활성화 신호와 제 1, 제 2 및 제 3 그룹들의 스위치 제어 신호들을 발생한다. 상기 증폭 수단은 복수 개의 증폭부들을 포함하며, 상기 래치 활성화 신호와 제 1, 제 2 및 제 3그룹들의 스위치 제어 신호들에 응답해서 상기 제 1 및 제 2 그룹들의 기준 전압들과 상기 입력 신호의 전압차를 증폭한 복수 개의 증폭 신호들을 발생한다. 상기 래치 수단은 상기 래치 활성화 신호에 응답해서 상기 증폭 수단으로부터의 상기 증폭 신호들을 래치한다. 여기서, 상기 증폭 수단의 상기 각 증폭부는, 제 1 스위치 회로, 증폭 회로, 제 2 스위치 회로 및 감지 증폭 회로를 포함한다. 상기 제 1 스위치 회로는 상기 제 1 및 제 2 그룹들의 스위칭 제어 신호들에 응답해서 상기 입력 신호, 상기 입력 신호의 상보 신호, 상기 제 1 및 제 2 기준 전압들을 선택적으로 스위칭한다. 상기 증폭 회로는 상기 제 1 스위치 회로를 통해 전달되는 상기 입력 신호와 상기 입력 신호의 상보 신호, 상기 제 1 및 제 2 기준 전압들의 전압차를 증폭한 상기 증폭 신호들을 발생한다. 상기 제 2 스위치 회로는 상기 래치 활성화 신호 및 상기 제 3 그룹의 스위치 제어 신호들에 응답해서 상기 증폭 회로로부터의 상기 증폭 신호들을 선택적으로 스위칭한다. 상기 감지 증폭 회로는 상기 제 2 스위치 회로를 통해서 전달되는 상기 증폭 신호들의 전압차를 감지한다.
이 실시예에 있어서, 상기 제 1 스위치 회로는 제 1 및 제 2 스위치 그룹들을 포함한다. 상기 제 1 스위치 그룹은 상기 제 1 그룹의 스위치 제어 신호들에 응답해서 상기 입력 신호와 상기 입력 신호의 상보 신호 그리고 상기 제 1 및 제 2 그룹의 기준 전압들 중 대응되는 기준 전압들을 선택적으로 스위칭한다. 상기 제 2 스위치 그룹은 상기 제 2 그룹의 스위치 제어 신호들에 응답해서 상기 입력 신호와 상기 입력 신호의 상보 신호 그리고 상기 제 1 및 제 2 그룹의 기준 전압들 중 대응되는 기준 전압들을 선택적으로 스위칭한다.
이 실시예에 있어서, 상기 제 1 스위치 그룹은 제 1, 제 2, 제 3 및 제 4 스위치들을 포함한다. 상기 제 1 스위치는 상기 제 1 그룹의 스위치 제어 신호 중 제 1 스위치 제어 신호에 응답해서 상기 기준 전압들 중 대응되는 하나를 선택적으로 스위칭한다. 상기 제 2 스위치는 상기 제 1 스위치 제어 신호와 상보적인 제 2 스위치 제어 신호에 응답해서 상기 입력 신호를 선택적으로 스위칭한다. 상기 제 3 스위치는 상기 제 2 스위치 제어 신호에 응답해서 상기 입력 신호의 상보 신호를 선택적으로 스위칭한다. 상기 제 4 스위치는 상기 제 1 스위치 제어 신호에 응답해서 상기 기준 전압의 상보 전압을 선택적으로 스위칭한다.
이 실시예에 있어서, 상기 제 2 스위치 그룹은 제 5, 제 6 제 7 및 제 8 스위치들을 포함한다. 상기 제 5 스위치는 상기 제 2 그룹의 스위치 제어 신호들 중 제 1 스위치 제어 신호에 응답해서 상기 기준 전압들 중 대응되는 하나를 선택적으로 스위칭한다. 상기 제 6 스위치는 상기 제 1 스위치 제어 신호와 상보적인 제 2 스위치 제어 신호에 응답해서 상기 입력 신호를 선택적으로 스위칭한다. 상기 제 7 스위치는 상기 제 2 스위치 제어 신호에 응답해서 상기 입력 신호의 상보 신호를 선택적으로 스위칭한다. 상기 제 8 스위치는 상기 제 1 스위치 제어 신호에 응답해서 상기 기준 전압의 상보 전압을 선택적으로 스위칭한다.
이 실시예에 있어서, 상기 증폭 회로는 제 1 및 제 2 증폭 회로들을 포함한다. 상기 제 1 증폭 회로는 상기 제 1 스위치 회로를 통해 전달되는 상기 기준 전압과 상기 입력 신호 그리고 상기 기준 전압의 상보 전압과 상기 입력 신호의 상보 신호의 전압차를 증폭한 제 1 및 제 2 증폭 신호들을 출력한다. 상기 제 2 증폭 회로는 상기 제 1 스위치 회로를 통해 전달되는 상기 기준 전압과 상기 입력 신호 그리고 상기 기준 전압의 상보 전압과 상기 입력 신호의 상보 신호의 전압차를 증폭한 제 3 및 제 4 증폭 신호들을 출력한다.
이 실시예에 있어서, 상기 제 1 증폭 회로는 제 1 및 제 2 커패시터들, 제 1 증폭기, 제 9 및 제 10 스위치들을 포함한다. 상기 제 1 커패시터는 상기 제 1 및 제 2 스위치들을 통해 전달되는 상기 기준 전압과 입력 신호의 전압차에 상응하는 제 1 전압을 저장한다. 상기 제 2 커패시터는 상기 제 3 및 제 4 스위치들을 통해 전달되는 상기 기준 전압의 상보 전압과 상기 입력 신호의 상보 신호의 전압차에 상응하는 제 2 전압을 저장한다. 상기 제 1 증폭기는 상기 제 1 및 제 2 커패시터들로부터 제 1 및 제 2 입력 단자들을 통해 입력되는 상기 제 1 및 제 2 전압들의 전압차를 증폭한 제 1 및 제 2 증폭 신호들을 제 1 및 제 2 출력 단자들을 통해출력한다. 상기 제 9 스위치는 상기 제 1 그룹의 스위치 신호들 중 대응되는 하나에 응답해서 상기 제 1 증폭기의 제 1 입력 단자와 상기 제 1 출력 단자를 선택적으로 연결한다. 상기 제 10 스위치는 상기 제 1 그룹의 스위치 신호들 중 대응되는 하나에 응답해서 상기 제 1 증폭기의 제 2 입력 단자와 상기 제 2 출력 단자를 선택적으로 연결한다.
이 실시예에 있어서, 상기 제 2 증폭 회로는 제 3 및 제 4 커패시터들, 제 2 증폭기, 제 11 및 제 12 스위치들을 포함한다. 상기 제 3 커패시터는 상기 제 5 및 제 6 스위치들을 통해 전달되는 상기 기준 전압과 입력 신호의 전압차에 상응하는 제 3 전압을 저장한다. 상기 제 4 커패시터는 상기 제 7 및 제 8 스위치들을 통해 전달되는 상기 기준 전압의 상보 전압과 상기 입력 신호의 상보 신호의 전압차에 상응하는 제 4 전압을 저장한다. 상기 제 2 증폭기는 상기 제 3 및 제 4 커패시터들로부터 제 1 및 제 2 입력 단자들을 통해 입력되는 상기 제 3 및 제 4 전압들의 전압차를 증폭한 제 3 및 제 4 증폭 신호들을 제 1 및 제 2 출력 단자들을 통해 출력한다. 상기 제 11 스위치는 상기 제 2 그룹의 스위치 신호들 중 대응되는 하나에 응답해서 상기 제 2 증폭기의 제 1 입력 단자와 상기 제 1 출력 단자를 선택적으로 연결한다. 상기 제 12 스위치는 상기 제 2 그룹의 스위치 신호들 중 대응되는 하나에 응답해서 상기 제 2 증폭기의 제 2 입력 단자와 상기 제 2 출력 단자를 선택적으로 연결한다.
이 실시예에 있어서, 상기 제 2 스위치 회로는 제 13, 제 14, 제 15, 제 16 및 제 17 스위치들을 포함한다. 상기 제 13 스위치는 상기 제 3 그룹의 스위치 신호들 중 제 1 스위치 제어 신호에 응답해서 상기 증폭부로부터 출력되는 증폭 신호들 중 대응되는 하나를 선택적으로 스위칭한다. 제 14 스위치는 상기 제 1 스위치 제어 신호에 응답해서 상기 증폭부로부터 출력되는 상기 증폭 신호들 중 대응되는 하나를 선택적으로 스위칭한다. 상기 제 15 스위치는 상기 제 3 그룹의 스위치 신호들 중 제 2 스위치 제어 신호에 응답해서 상기 증폭부로부터 출력되는 증폭 신호들 중 대응되는 하나를 선택적으로 스위칭한다. 상기 제 16 스위치는 상기 제 2 스위치 제어 신호에 응답해서 상기 증폭부로부터 출력되는 상기 증폭 신호들 중 대응되는 하나를 선택적으로 스위칭한다. 상기 제 17 스위치는 상기 래치 활성화 신호에 응답해서 상기 제 13 및 제 15 스위치들과 상기 제 14 및 제 16 스위치들의
(작용)
이와 같은 장치에 의해서, 프리 앰프 내의 각 앰프들의 오토-제로 기능이 교대로 수행되고 그리고 프리 앰프로부터의 증폭 신호가 고속으로 래치됨으로써, 빠른 변환 속도 및 높은 정확도를 가지는 디지털 신호가 발생된다.
(실시예)
이하, 본 발명의 바람직한 실시예에 따른 참조도면 도 4 내지 도 8에 의거하여 상세히 설명한다.
도 4를 참조하면, 본 발명에 따른 아날로그-디지털 변환기는 기준 전압 발생부(100), 스위치 제어 신호 발생부(200), 증폭부(300) 및 래치부(400)를 포함한다. 상기 기준 전압 발생부(100)는 외부로부터의 기준 전압들(Vref_top, Vref_bot, Vref_topb, Vref_botb)을 받아들여서 제 1 및 제 2 그룹들의 기준 전압들(Vref1,Vref2, ..., Vref63, Vref64, Vref1b, Vref2b, ..., Vref63b, Vref64b)을 발생한다. 상기 스위치 제어 신호 발생부(200)는 래치 활성화 신호(QL)와 제 1, 제 2 및 제 3 그룹들의 스위치 제어 신호들(Q1, Q1b, Q2, Q2b, Q1P, Q2P)을 발생한다. 상기 증폭부(200)는 복수 개의 프리 앰프들(PA1, PA2, ..., PA31, PA32)을 포함하며, 상기 제 1 및 제 2 그룹들의 기준 전압들(Vref1, Vref2, ..., Vref63, Vref64, Vref1b, Vref2b, ..., Vref63b, Vref64b)과 외부로부터의 제 1 및 제 2 입력 신호(Vin, Vinb)의 전압차를 증폭한 복수 개의 증폭 신호들(Vamp1, Vamp2, ..., Vamp31, Vamp32, Vamp1b, Vamp2b, ..., Vamp31b, Vamp32b)을 출력한다. 상기 래치부(400)는 상기 증폭부(300)로부터의 상기 증폭 신호들(Vamp1, Vamp2, ..., Vamp31, Vamp32, Vamp1b, Vamp2b, ..., Vamp31b, Vamp32b)을 디지털 신호로서 래치한다. 본 발명에 따른 아날로그-디지털 변환기의 증폭부(300)의 각 프리 앰프(PA1, PA2, ..., PA31, PA32)는 항상 오토-제로 기능을 수행하여 DC 오프셋 전압을 제거하고 그리고 상기 래치부(400)는 고속의 스위칭 신호에 응답해서 상기 증폭부(300)로부터의 증폭 신호들(Vamp1, Vamp2, ..., Vamp31, Vamp32, Vamp1b, Vamp2b, ..., Vamp31b, Vamp32b)을 래치함으로써, 빠른 변환 속도 및 높은 해상도를 가지는 디지털 신호가 발생된다.
도 4 및 도 5를 참조하면, 본 발명에 따른 아날로그-디지털 변환기는 기준 전압 발생부(100), 스위치 제어 신호 발생부(200), 증폭부(300) 및 래치부(400)를 포함한다. 상기 기준 전압 발생부(100)는 제 1 및 제 2 기준 전압 발생 회로들(110, 120)을 포함한다. 상기 제 1 기준 전압 발생 회로(110)는 복수 개의저항들(R1, R2, ..., R63, R64)이 직렬로 연결된 저항 스트링을 포함하며, 외부로부터의 기준 전압들(Vref_top, Vref_bot)을 받아들여서 각각 소정의 전압 레벨들을 가지는 복수 개의 기준 전압들(Vref1, Vref2, ..., Vref63, Vref64)을 발생한다. 상기 제 2 기준 전압 발생 회로(120)는 도시되지는 않았지만, 상기 제 1 기준 전압 발생 회로(110)와 같이 직렬 저항 스트링을 포함하며, 외부로부터의 기준 전압들(Vref_topb, Vref_botb)을 받아들여서 각각 소정의 전압 레벨들을 가지는 복수 개의 기준 전압들(Vref1b, Vref2b, ..., Vref63b, Vref64b)을 발생한다.
상기 스위치 신호 발생부(200)는 복수 개의 스위치 신호들(Q1, Q1b, Q2, Q2b, Q1P, Q2P)을 발생한다. 상기 증폭부(300)는 복수 개의 프리 앰프들(pre-amp; PA1, PA2, ..., PA31, AP32)을 포함하며, 상기 스위치 신호 발생부(200)로부터의 상기 스위치 신호들(Q1, Q1b, Q2, Q2b, Q1P, Q2P)에 응답해서 외부로부터의 입력 신호들(Vin, Vinb)과 상기 기준 전압 발생부(100)로부터의 기준 전압들(Vref1, Vref2, ..., Vref63, Vref64, Vref1b, Vref2b, ..., Vref63b, Vref64b)의 차를 증폭한 증폭 신호들(Vamp1, Vamp2, ..., Vamp31, Vamp32, Vamp1b, Vamp2b, ..., Vamp31b, Vamp32b)을 발생한다. 상기 래치부(400)는 상기 증폭부(300)로부터의 상기 증폭 신호들(Vamp1, Vamp2, ..., Vamp31, Vamp32, Vamp1b, Vamp2b, ..., Vamp31b, Vamp32b)을 디지털 신호로서 래치하고 그리고 래치된 상기 디지털 신호들(Dout1, Dout2, ...,Dout63, Dout64)을 출력한다.
도 6을 참조하면, 상기 증폭부(300)의 각 프리 앰프(310)는 제 1 스위치 회로(311), 증폭 회로(312), 제 2 스위치 회로(313) 및 감지 증폭 회로(314)를 포함한다. 상기 제 1 스위치 회로(311)는 복수 개의 스위치들(S1, S2, ..., S7, S8)을 포함한다. 상기 스위치(S1)의 일 단자는 상기 기준 전압(Vref)을 받아들이고 타 단자는 증폭 회로(312)의 커패시터(C1)의 일 단자에 연결된다. 상기 스위치(S2)의 일 단자는 입력 신호(Vin)를 받아들이고 타 단자는 커패시터(C1)의 일 단자에 연결된다.
상기 스위치(S3)의 일 단자는 입력 신호(Vinb)를 받아들이고 타 단자는 증폭 회로(312)의 커패시터(C2)의 일 단자에 연결된다. 상기 스위치(S4)의 일 단자는 기준 전압(Vrefb)을 받아들이고 타 단자는 커패시터(C2)의 일 단자에 연결된다. 상기 스위치(S5)의 일 단자는 상기 기준 전압(Vref)을 받아들이고 타 단자는 증폭 회로(312)의 커패시터(C3)의 일 단자에 연결된다. 상기 스위치(S6)의 일 단자는 입력 신호(Vin)를 받아들이고 타 단자는 커패시터(C3)의 일 단자에 연결된다. 상기 스위치(S7)의 일 단자는 입력 신호(Vinb)를 받아들이고 타 단자는 증폭 회로(312)의 커패시터(C4)의 일 단자에 연결된다. 상기 스위치(S8)의 일 단자는 기준 전압(Vrefb)을 받아들이고 타 단자는 커패시터(C4)의 일 단자에 연결된다.
상기 증폭 회로(312)는 커패시터들(C1, C2, C3, C4), 증폭기들(A1, A2) 및 스위치들(S9, S10, S11, S12)을 포함한다. 상기 커패시터(C1)의 일 단자는 스위치들(S1, S2)의 타 단자들에 공통으로 연결되고, 타 단자는 증폭기(A1)의 제 1 입력 단자에 연결된다. 상기 커패시터(C2)의 일 단자는 스위치들(S3, S4)의 타 단자들에 공통으로 연결되고, 타 단자는 증폭기(A1)의 제 2 입력 단자에 연결된다. 상기 커패시터(C3)의 일 단자는 스위치들(S5, S6)의 타 단자들에 공통으로 연결되고, 타단자는 증폭기(A2)의 제 1 입력 단자에 연결된다. 커패시터(C4)의 일 단자는 스위치들(S7, S8)의 타 단자들에 공통으로 연결되고 타 단자는 증폭기(A2)의 제 2 입력 단자에 연결된다.
상기 증폭기(A1)의 제 1 입력 단자는 커패시터(C1)의 타 단자에 연결되고, 제 2 입력 단자는 커패시터(C2)의 타 단자에 연결되고, 제 1 출력 단자는 제 2 스위치 회로(313)의 스위치(S13)의 일 단자에 연결되고 그리고 제 2 출력 단자는 스위치 회로(313)의 스위치(S14)의 일 단자에 연결된다. 상기 증폭기(A2)의 제 1 입력 단자는 커패시터(C3)의 타 단자에 연결되고, 제 2 입력 단자는 커패시터(C4)의 타 단자에 연결되고, 제 1 출력 단자는 제 2 스위치 회로(313)의 스위치(S15)의 일 단자에 연결되고 그리고 제 2 출력 단자는 제 2 스위치 회로(313)의 스위치(S16)의 일 단자에 연결된다.
상기 스위치(S9)의 일 단자는 증폭기(A1)의 제 1 입력 단자에 연결되고, 타 단자는 증폭기(A1)의 제 1 출력 단자에 연결된다. 상기 스위치(S10)의 일 단자는 증폭기(A1)의 제 2 입력 단자에 연결되고, 타 단자는 증폭기(A1)의 제 2 출력 단자에 연결된다. 상기 스위치(S11)의 일 단자는 증폭기(A2)의 제 1 입력 단자에 연결되고, 타 단자는 증폭기(A2)의 제 1 출력 단자에 연결된다. 상기 스위치(S12)의 일 단자는 증폭기(A2)의 제 2 입력 단자에 연결되고, 타 단자는 증폭기(A2)의 제 2 출력 단자에 연결된다.
상기 제 2 스위치 회로(313)는 스위치들(S13, S14, S15, S16, S17)을 포함한다. 상기 스위치(S13)의 일 단자는 증폭기(A1)의 제 1 출력 단자에 연결되고, 타단자는 상기 감지 증폭 회로(314)의 증폭기(SA)의 제 1 입력 단자에 연결된다. 상기 스위치(S14)의 일 단자는 증폭기(A1)의 제 1 출력 단자에 연결되고 타 단자는 증폭기(SA)의 제 2 입력 단자에 연결된다. 상기 스위치(S15)의 일 단자는 증폭기(A2)의 제 1 출력 단자에 연결되고, 타 단자는 증폭기(SA)의 제 1 입력 단자에 연결된다.
상기 스위치(S16)의 일 단자는 증폭기(A2)의 제 2 출력 단자에 연결되고, 타 단자는 증폭기(SA)의 제 2 입력 단자에 연결된다. 상기 스위치(S17)의 일 단자는 증폭기(SA)의 제 1 입력 단자에 연결되고, 타 단자는 증폭기(SA)의 제 2 입력 단자에 연결된다. 상기 감지 증폭 회로(314)는 증폭기(SA)를 포함한다. 상기 증폭기(SA)의 제 1 입력 단자는 스위치들(S13, S15)의 타 단자들에 공통으로 연결되고, 제 2 입력 단자는 스위치들(S4, S16)의 타 단자들에 공통으로 연결되고, 제 1 출력 단자는 래치부(400)의 대응되는 래치 회로(L)의 제 1 입력 단자에 연결되고 그리고 제 2 출력 단자는 래치 회로(L)의 제 2 입력 단자에 연결된다.
이하, 도 4 내지 도 8을 참조하여, 본 발명에 따른 아날로그-디지털 변환기의 동작이 설명된다.
다시, 도 4 내지 도 8을 참조하면, 본 발명에 따른 아날로그-디지털 변환기는 빠른 변환 속도 및 높은 해상도를 갖는 디지털 신호를 발생하는 것을 특징으로 한다. 상기 아날로그-디지털 변환기는 일반적으로 아날로그 성분의 입력 신호를 디지털 성분의 출력 신호로 변환하여 출력한다.
우선, 상기 기준 전압 발생부(100)의 기준 전압 발생 회로들(110, 120)은 외부로부터의 기준 전압들(Vref_top, Vref_bot, Vref_topb, Vref_botb)을 받아들여서 각각 소정의 전압 레벨을 가지는 제 1 및 제 2 그룹들의 기준 전압들(Vref1, Vref2, ..., Vref63, Vref64, Vref1b, Vref2b, ..., Vref63b, Vref64b)을 발생한다. 이때, 상기 제 1 그룹의 기준 전압들(Vref1, Vref2, ..., Vref63, Vref64)과 상기 제 2 그룹의 기준 전압들(Vref1b, Vref2b, ..., Vref63b, Vref64b)은 상보적인 전압 레벨을 갖는다.
그리고, 상기 스위치 제어 신호 발생 회로(200)는 복수 개의 스위치 제어 신호들(Q1, Q2, Q1b, Q2b, Q1P, Q2P, QL)을 발생한다. 상기 증폭부(300)는 상기 스위치 제어 신호들(Q1, Q2, Q1b, Q2b, Q1P, Q2P, QL)에 응답해서 상기 제 1 및 제 2 그룹들을 기준 전압들(Vref1, Vref2, ..., Vref63, Vref64, Vref1b, Vref2b, ..., Vref63b, Vref64b)과 외부로부터의 입력 신호들(Vin, Vinb)의 전압차를 증폭한 증폭 신호들(Vamp1, Vamp2, ..., Vamp31, Vamp32, Vamp1b, Vamp2b, ..., Vamp31b, Vamp32b)을 발생한다. 상기 래치부(400)는 상기 증폭부(300)로부터의 상기 증폭 신호들(Vamp1, Vamp2, ..., Vamp31, Vamp32, Vamp1b, Vamp2b, ..., Vamp31b, Vamp32b)을 래치하고 그리고 래치된 증폭 신호들에 상응하는 복수 개의 디지털 신호들(Dout1, Dout2, ..., Dout63, Dout64)을 출력한다.
그런데, 본 발명에 따른 아날로그-디지털 변환기에서 주목할 만한 것은 상기 증폭부(300)의 프리 앰프들(PA1, PA2, ..., PA31, PA32)이 증폭부(300) 및 래치부(400)에서 발생되는 DC 오프셋을 제거하는 오토-제로 기능을 수행하며, 상기 프리 앰프들(PA1, PA2, ..., PA31, PA32)이 오토-제로 기능을 수행함에도 불구하고아날로그-디지털 변환기가 빠른 변환 속도 및 높은 해상도를 가지는 디지털 신호를 발생한다는 것이다.
다시, 도 6 및 도 7을 참조하면, 상기 증폭부(300)의 각 프리 앰프(PA)는 입력 신호들(Vin, Vinb)과 기준 전압들(Vref, Vrefb)의 전압차이를 증폭하는 동시에 증폭부(300) 및 래치부(400)에서 발생되는 DC 오프셋을 제거하는 오토-제로 기능을 수행한다. 상기 증폭부(300)의 제 1 스위치 회로(311)는 상기 스위치 제어 신호 발생부(200)로부터의 스위치 제어 신호들(Q1, Q1b, Q2, Q2b)의 제어에 의해 외부로부터의 상기 입력 신호들(Vin, Vinb)과 기준 전압 발생부(100)로부터의 제 1 및 제 2 그룹들의 기준 전압들(Vref, Vrefb)을 상기 증폭 회로(312)로 선택적으로 전달한다.
즉, 도 7과 같이, 스위치 제어 신호들(Q1, Q2b)이 로직 로우 레벨일 때, 스위치 제어 신호들(Q1b, Q2)은 로직 하이 레벨을 갖음으로써, 제 1 스위치 회로(311)의 스위치들(S1, S4, S6, S7)이 턴-온되고 그리고 스위치들(S2, S3, S5, S8)이 턴-오프된다. 이로써, 증폭 회로(312)의 커패시터(C1)의 일 단자에는 기준 전압(Vref)이 전달되고, 커패시터(C2)의 일 단자에는 기준 전압(Vrefb)이 전달되고, 커패시터(C3)의 일 단자에는 입력 신호(Vin)가 전달되고 그리고 커패시터(C4)의 일 단자에는 입력 신호(Vinb)가 전달된다. 이로써, 커패시터들(C1, C2)의 일 단자들에는 기준 전압(Vref, Vrefb)에 상응하는 전하들이 챠지되고 그리고 커패시터들(C3, C4)의 일 단자들에는 입력 신호(Vin, Vinb)의 전압 레벨에 상응하는 수의 전하들이 챠지된다.
이때, 상기 증폭 회로(312)의 스위치들(S9, S10)로는 로직 하이 레벨의 스위치 제어 신호(Q1b)가 인가되고, 스위치들(S11, S12)로는 로직 로우 레벨의 스위치 제어 신호(Q2b)가 인가되므로, 스위치들(S9, S10)은 턴-온되어 증폭기(A1)의 제 1 및 제 2 입력 단자들과 제 1 및 제 2 출력 단자들이 상호 연결되고 그리고 스위치들(S11, S12)이 턴-오프되어 증폭기(A2)의 제 1 및 제 2 입력 단자들과 제 1 및 제 2 출력 단자들은 상호 분리된다.
이로써, 상기 증폭기(A1)의 제 1 및 제 2 입력 단자들 즉, 커패시터들(C1, C2)의 타 단자들에는 기준 전압(Vref, Vrefb)에서 증폭기(A1)의 DC 오프셋 전압을 뺀 전압들{Vref-Vos1, Vrefb-Vos1b; 여기서, Vos1은 앰프(A1)의 제 1 입력 단자의 DC 오프셋 전압이고, Vos1b는 앰프(A1)의 제 2 입력 단자의 DC 오프셋 전압이다.}이 인가된다. 그리고, 상기 증폭기(A2)의 제 1 및 제 2 입력 단자들 즉, 커패시터들(C3, C4)의 타 단자들에는 상기 스위치들(S11, S12)이 턴-오프됨으로 인해서, 입력 신호들(Vin, Vinb)의 전압 레벨에 상응하는 전하들이 인가되어, 증폭기(A2)는 증폭 동작을 수행한다.
이후, 상기 스위치 제어 신호들(Q1, Q2b)이 로직 하이 레벨로 천이되고, 스위치 제어 신호들(Q1b, Q2)이 로직 로우 레벨로 천이되면, 제 1 스위치 회로(311)의 스위치들(S2, S3, S5, S8)이 턴-온되고 그리고 스위치들(S1, S4, S6, S7)이 턴-오프된다. 이로써, 증폭 회로(312)의 커패시터(C1)의 일 단자에는 입력 신호(Vin)가 전달되고, 커패시터(C2)의 일 단자에는 입력 신호(Vinb)이 전달되고, 커패시터(C3)의 일 단자에는 기준 전압(Vref)이 전달되고 그리고 커패시터(C4)의일 단자에는 기준 전압(Vrefb)가 전달된다. 이로써, 커패시터들(C1, C2)의 일 단자들에는 입력 신호(Vin, Vinb)의 전압 레벨에 상응하는 전하들이 챠지되고 그리고 커패시터들(C3, C4)의 일 단자들에는 기준 전압(Vref, Vrefb)에 상응하는 전하들이 챠지된다.
이때, 상기 증폭 회로(312)의 스위치들(S9, S10)로는 로직 로우 레벨의 스위치 제어 신호(Q1b)가 인가되고, 스위치들(S11, S12)로는 로직 하이 레벨의 스위치 제어 신호(Q2b)가 인가되므로, 스위치들(S9, S10)이 턴-오프되어 증폭기(A1)의 제 1 및 제 2 입력 단자들과 제 1 및 제 2 출력 단자들이 상호 분리되고 그리고 스위치들(S11, S12)이 턴-온되어 증폭기(A2)의 제 1 및 제 2 입력 단자들과 제 1 및 제 2 출력 단자들은 상호 연결된다.
이로써, 상기 증폭기(A2)의 제 1 및 제 2 입력 단자들 즉, 커패시터들(C3, C4)의 타 단자들에는 기준 전압(Vref, Vrefb)에서 증폭기(A2)의 DC 오프셋 전압을 뺀 전압들{Vref-Vos2, Vrefb-Vos2b; 여기서, Vos2는 앰프(A2)의 제 1 입력 단자의 DC 오프셋 전압이고, Vos2b는 앰프(A2)의 제 2 입력 단자의 DC 오프셋 전압이다.}이 인가된다. 그리고, 상기 증폭기(A1)의 제 1 및 제 2 입력 단자들 즉, 커패시터들(C3, C4)의 타 단자들에는 상기 스위치들(S11, S12)이 턴-오프됨으로 인해서, 입력 신호들(Vin, Vinb)의 전압 레벨에 상응하는 전하들이 인가되어, 증폭기(A1)는 증폭 동작을 수행한다. 상기 증폭기들(A1, A2)은 상기 스위치 신호들(Q1, Q1b, Q2, Q2b)의 제어에 의해 오토-제로 기능과 증폭 기능을 교대로 수행한다.
상기 커패시터들(C1, C2)을 통해 상기 증폭기(A2)의 제 1 및 제 2 입력 단자들로 상기 입력 신호들(Vin, Vinb)이 인가되면, 상기 증폭기(A1)의 제 1 입력 단자에는 소정의 전압(Vin-Vref-Vos1)이 챠지되고 그리고 제 2 입력 단자에는 소정의 전압(Vinb-Vrefb-Vos1b)이 챠지된다. 이때, 상기 증폭기(A2)는 상기 제 1 및 제 2 입력 단자들에 챠지된 상기 전압들(Vin-Vref-Vos1, Vinb-Vrefb-Vos1b)을 증폭한 증폭 신호들{Vamp, Vampb; 여기서, Vamp=α(Vin-Vref-Vos1), Vamp=α(Vinb-Vrefb-Vos1b)이 되고, α는 증폭기(SA)의 이득이다.}을 출력한다.
상기 증폭기(A1)로부터 출력된 상기 증폭 신호(Vamp, Vampb)는 로직 하이 레벨로 천이되는 스위치 제어 신호(Q1P)에 의해 턴-온되는 스위치들(S13, S14)을 통해서 감지 증폭 회로(314)로 전달된다. 이때, 스위치들(S15, S16)은 로직 로우 레벨의 스위치 제어 신호(Q2P)의 제어에 의해 턴-오프된다. 상기 감지 증폭 회로(314)의 증폭기(SA)는 상기 증폭기(A1)로부터 스위치들(S13, S14)을 통해 전달되는 증폭 신호들(Vamp, Vampb)을 증폭한 증폭 신호들{Vamp', Vampb'; 여기서, Vamp'=β(Vin-Vref-Vos1), Vampb'=β(Vinb-Vrefb-Vos1b)이 되고, β는 증폭기(A1)의 이득이다.}을 출력한다.
이때, 상기 제 2 스위치 회로(313)의 스위치(S17)는 소정의 주파수(예를 들어, 300MHz의 고주파수)를 가지는 래치 활성화 신호(QL)의 제어에 의해 빠르게 스위칭 동작을 수행한다. 예를 들어, 도 6의 프리 앰프가 도 5의 프리 앰프(PA32)라고 가정하면, 상기 감지 증폭 회로(314)로부터의 출력 신호(Vamp'64)가 도 8과 같이 기준 전압(Vref64)을 기준으로 하이 레벨이나 로우 레벨로 천이되는 형태의 파형으로 출력된다. 이와 같은 출력 파형은 입력 파형에 비해 심하게 왜곡되어 있는거으로 보이지만, 상기 래치부(400)의 래치 회로(L)에서는 상기 출력 파형의 하이 및 로우 구간을 판별해야 하므로 크게 문제가 되지 않는다.
그리고, 상기 출력 파형은 스위치(S17)가 상기 래치 활성화 신호(QL)의 제어에 의해 바르게 스위칭 동작을 수행함으로써, 증폭기(SA)의 제 1 및 제 2 입력 단자들이 순간적으로 쇼트되어 출력 신호(Vamp'64)의 전압 레벨이 기준 전압(Vref64)의 전압 레벨과 같아지기 때문이며, 본 발명에 따른 아날로그-디지털 변환기의 해상도를 높이는 역할을 한다. 상기 감지 증폭 회로(314)로부터 출력되는 상기 출력 신호들(Vamp64', Vampb64')은 상기 래치 활성화 신호에 의해 제어되는 상기 래치부(400)의 대응되는 래치 회로(410, L64)에 래치되어, 디지털 신호(Dout64)로서 출력된다. 도시되지는 않았지만, 상기 래치부(400)로부터 출력되는 디지털 신호들(Dout1, Dout2, ..., Dout63, Dout64)은 코딩 단계를 거친 후, 롬(ROM)의 어드레스로 작용되어, 상기 디지털 신호들(Dout1, Dout2, ..., Dout63, Dout64)은 최종적으로 6 비트의 디지털 신호들로 출력된다.
이와 같이, 각 프리 앰프(PA)의 앰프들(A1, A2)이 오토-제로 기능을 교대로 수행하고 그리고 스위치(S17)가 앰프들(A1, A2)로부터 교대로 출력되는 증폭 신호들(Vamp, Vampb)을 고주파수를 가지는 스위치 제어 신호(QL)의 제어에 의해 빠르게 스위칭함으로써, 본 발명에 따른 아날로그-디지털 변환기로부터는 높은 정확도 및 빠른 변환 속도를 가지는 디지털 신호(Dout)가 출력된다.
상기한 바와 같이, 본 발명에 따른 아날로그-디지털 변환기는 프리 앰프 내의 각 앰프들의 오토-제로 기능이 교대로 수행되고 그리고 프리 앰프로부터의 증폭신호가 고속으로 래치됨으로써, 빠른 변환 속도 및 높은 정확도를 가지는 디지털 신호가 발생된다.
이상에서, 본 발명에 따른 아날로그-디지털 변환기를 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며, 본 발명의 기술적 사상을 벗어나지 않는 다양한 변화 및 변경이 가능함은 물론이다.
상기한 바와 같이, 프리 앰프 내의 각 앰프들의 오토-제로 기능이 교대로 수행되고 그리고 프리 앰프로부터의 증폭 신호가 고속으로 래치됨으로써, 빠른 변환 속도 및 높은 정확도를 가지는 디지털 신호가 발생된다.
Claims (8)
- 아날로그 입력 신호를 디지털 신호로 변환하는 아날로그-디지털 변환기에 있어서:외부로부터의 제 1 및 제 2 전압들을 받아들여서 제 1 및 제 2 그룹들의 기준 전압들을 발생하는 기준 전압 발생 수단과;외부로부터의 클럭을 받아들여서 래치 활성화 신호와 제 1, 제 2 및 제 3 그룹들의 스위치 제어 신호들을 발생하는 스위치 제어 신호 발생 수단과;복수 개의 증폭부들을 포함하며, 상기 래치 활성화 신호와 제 1, 제 2 및 제 3그룹들의 스위치 제어 신호들에 응답해서 상기 제 1 및 제 2 그룹들의 기준 전압들과 상기 입력 신호의 전압차를 증폭한 복수 개의 증폭 신호들을 발생하는 증폭 수단 및;상기 래치 활성화 신호에 응답해서 상기 증폭 수단으로부터의 상기 증폭 신호들을 래치하는 래치 수단을 포함하고,상기 증폭 수단의 상기 각 증폭부는,상기 제 1 및 제 2 그룹들의 스위칭 제어 신호들에 응답해서 상기 입력 신호, 상기 입력 신호의 상보 신호, 상기 제 1 및 제 2 기준 전압들을 선택적으로 스위칭하는 제 1 스위치 회로와,상기 제 1 스위치 회로를 통해 전달되는 상기 입력 신호와 상기 입력 신호의 상보 신호, 상기 제 1 및 제 2 기준 전압들의 전압차를 증폭한 상기 증폭 신호들을발생하는 증폭 회로와,상기 래치 활성화 신호 및 상기 제 3 그룹의 스위치 제어 신호들에 응답해서 상기 증폭 회로로부터의 상기 증폭 신호들을 선택적으로 스위칭하는 제 2 스위치 회로 및,상기 제 2 스위치 회로를 통해서 전달되는 상기 증폭 신호들의 전압차를 감지하는 감지 증폭 회로를 포함하는 것을 특징으로 하는 아날로그-디지털 변환기.
- 제 1항에 있어서,상기 제 1 스위치 회로는,상기 제 1 그룹의 스위치 제어 신호들에 응답해서 상기 입력 신호와 상기 입력 신호의 상보 신호 그리고 상기 제 1 및 제 2 그룹의 기준 전압들 중 대응되는 기준 전압들을 선택적으로 스위칭하는 제 1 스위치 그룹 및,상기 제 2 그룹의 스위치 제어 신호들에 응답해서 상기 입력 신호와 상기 입력 신호의 상보 신호 그리고 상기 제 1 및 제 2 그룹의 기준 전압들 중 대응되는 기준 전압들을 선택적으로 스위칭하는 제 2 스위치 그룹을 포함하는 것을 특징으로 하는 아날로그-디지털 변환기.
- 제 2항에 있어서,상기 제 1 스위치 그룹은,상기 제 1 그룹의 스위치 제어 신호 중 제 1 스위치 제어 신호에 응답해서상기 기준 전압들 중 대응되는 하나를 선택적으로 스위칭하는 제 1 스위치와,상기 제 1 스위치 제어 신호와 상보적인 제 2 스위치 제어 신호에 응답해서 상기 입력 신호를 선택적으로 스위칭하는 제 2 스위치와,상기 제 2 스위치 제어 신호에 응답해서 상기 입력 신호의 상보 신호를 선택적으로 스위칭하는 제 3 스위치 및,상기 제 1 스위치 제어 신호에 응답해서 상기 기준 전압의 상보 전압을 선택적으로 스위칭하는 제 4 스위치를 포함하는 것을 특징으로 하는 아날로그-디지털 변환기.
- 제 2항에 있어서,상기 제 2 스위치 그룹은,상기 제 2 그룹의 스위치 제어 신호들 중 제 1 스위치 제어 신호에 응답해서 상기 기준 전압들 중 대응되는 하나를 선택적으로 스위칭하는 제 5 스위치와,상기 제 1 스위치 제어 신호와 상보적인 제 2 스위치 제어 신호에 응답해서 상기 입력 신호를 선택적으로 스위칭하는 제 6 스위치와,상기 제 2 스위치 제어 신호에 응답해서 상기 입력 신호의 상보 신호를 선택적으로 스위칭하는 제 7 스위치 및,상기 제 1 스위치 제어 신호에 응답해서 상기 기준 전압의 상보 전압을 선택적으로 스위칭하는 제 8 스위치를 포함하는 것을 특징으로 하는 아날로그-디지털 변환기.
- 제 1항에 있어서,상기 증폭 회로는,상기 제 1 스위치 회로를 통해 전달되는 상기 기준 전압과 상기 입력 신호 그리고 상기 기준 전압의 상보 전압과 상기 입력 신호의 상보 신호의 전압차를 증폭한 제 1 및 제 2 증폭 신호들을 출력하는 제 1 증폭 회로 및,상기 제 1 스위치 회로를 통해 전달되는 상기 기준 전압과 상기 입력 신호 그리고 상기 기준 전압의 상보 전압과 상기 입력 신호의 상보 신호의 전압차를 증폭한 제 3 및 제 4 증폭 신호들을 출력하는 제 2 증폭 회로를 포함하는 것을 특징으로 하는 아날로그-디지털 변환기.
- 제 5항에 있어서,상기 제 1 증폭 회로는,상기 제 1 및 제 2 스위치들을 통해 전달되는 상기 기준 전압과 입력 신호의 전압차에 상응하는 제 1 전압을 저장하는 제 1 커패시터와,상기 제 3 및 제 4 스위치들을 통해 전달되는 상기 기준 전압의 상보 전압과 상기 입력 신호의 상보 신호의 전압차에 상응하는 제 2 전압을 저장하는 제 2 커패시터와,상기 제 1 및 제 2 커패시터들로부터 제 1 및 제 2 입력 단자들을 통해 입력되는 상기 제 1 및 제 2 전압들의 전압차를 증폭한 제 1 및 제 2 증폭 신호들을제 1 및 제 2 출력 단자들을 통해 출력하는 제 1 증폭기와,상기 제 1 그룹의 스위치 신호들 중 대응되는 하나에 응답해서 상기 제 1 증폭기의 제 1 입력 단자와 상기 제 1 출력 단자를 선택적으로 연결하는 제 9 스위치 및,상기 제 1 그룹의 스위치 신호들 중 대응되는 하나에 응답해서 상기 제 1 증폭기의 제 2 입력 단자와 상기 제 2 출력 단자를 선택적으로 연결하는 제 10 스위치를 포함하는 것을 특징으로 하는 아날로그-디지털 변환기.
- 제 5항에 있어서,상기 제 2 증폭 회로는,상기 제 5 및 제 6 스위치들을 통해 전달되는 상기 기준 전압과 입력 신호의 전압차에 상응하는 제 3 전압을 저장하는 제 3 커패시터와,상기 제 7 및 제 8 스위치들을 통해 전달되는 상기 기준 전압의 상보 전압과 상기 입력 신호의 상보 신호의 전압차에 상응하는 제 4 전압을 저장하는 제 2 커패시터와,상기 제 3 및 제 4 커패시터들로부터 제 1 및 제 2 입력 단자들을 통해 입력되는 상기 제 3 및 제 4 전압들의 전압차를 증폭한 제 3 및 제 4 증폭 신호들을 제 1 및 제 2 출력 단자들을 통해 출력하는 제 2 증폭기와,상기 제 2 그룹의 스위치 신호들 중 대응되는 하나에 응답해서 상기 제 2 증폭기의 제 1 입력 단자와 상기 제 1 출력 단자를 선택적으로 연결하는 제 11 스위치 및,상기 제 2 그룹의 스위치 신호들 중 대응되는 하나에 응답해서 상기 제 2 증폭기의 제 2 입력 단자와 상기 제 2 출력 단자를 선택적으로 연결하는 제 12 스위치를 포함하는 것을 특징으로 하는 아날로그-디지털 변환기.
- 제 1항에 있어서,상기 제 2 스위치 회로는,상기 제 3 그룹의 스위치 신호들 중 제 1 스위치 제어 신호에 응답해서 상기 증폭부로부터 출력되는 증폭 신호들 중 대응되는 하나를 선택적으로 스위칭하는 제 13 스위치와,상기 제 1 스위치 제어 신호에 응답해서 상기 증폭부로부터 출력되는 상기 증폭 신호들 중 대응되는 하나를 선택적으로 스위칭하는 제 14 스위치와,상기 제 3 그룹의 스위치 신호들 중 제 2 스위치 제어 신호에 응답해서 상기 증폭부로부터 출력되는 증폭 신호들 중 대응되는 하나를 선택적으로 스위칭하는 제 15 스위치와,상기 제 2 스위치 제어 신호에 응답해서 상기 증폭부로부터 출력되는 상기 증폭 신호들 중 대응되는 하나를 선택적으로 스위칭하는 제 16 스위치 및,상기 래치 활성화 신호에 응답해서 상기 제 13 및 제 15 스위치들과 상기 제 14 및 제 16 스위치들의 일 단들을 선택적으로 연결하는 제 17 스위치를 포함하는 것을 특징으로 하는 아날로그-디지털 변환기.
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