JPH03179920A - サンプルホールド回路装置 - Google Patents
サンプルホールド回路装置Info
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- JPH03179920A JPH03179920A JP1319519A JP31951989A JPH03179920A JP H03179920 A JPH03179920 A JP H03179920A JP 1319519 A JP1319519 A JP 1319519A JP 31951989 A JP31951989 A JP 31951989A JP H03179920 A JPH03179920 A JP H03179920A
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- 238000005859 coupling reaction Methods 0.000 abstract description 11
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- 238000010586 diagram Methods 0.000 description 7
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
- H03M1/0634—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale
- H03M1/0643—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the spatial domain
- H03M1/0646—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the spatial domain by analogue redistribution among corresponding nodes of adjacent cells, e.g. using an impedance network connected among all comparator outputs in a flash converter
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、サンプルホールド回路装置に関し、さらに
特定的には、入力されたアナログ信号を複数のサンプル
ホールド回路でサンプルホールドするようなサンプルホ
ールド回路装置に関する。
特定的には、入力されたアナログ信号を複数のサンプル
ホールド回路でサンプルホールドするようなサンプルホ
ールド回路装置に関する。
［従来の技術］
第４図は、アナログ信号をディジタル信号に変換するた
めのＡ／Ｄコンバータの一般的な構成を示すブロック図
である。図において、アナログ信号源ＡＳからアナログ
信号入力端子１に入力されたアナログ信号は、サンプル
ホールド機能付コンパレータ群ＣＭＰＧの各コンパレー
タに与えられる。これら各コンパレータには、参照電圧
入力端子２１〜２ｎを介して参照電圧発生回路ＲＶから
対応の参照電圧が印加されている。各コンパレータは、
入力されたアナログ信号と対応の参照電圧とを比較し、
その大小に応じた２値信号を出力端子０１〜Ｏｎに出力
する。これら２値信号は、エンコーダＥＣに与えられる
。エンコーダＥＣは、与えられた２値信号を符号化し、
入力されたアナログ信号に対応するディジタル信号を出
力する。
めのＡ／Ｄコンバータの一般的な構成を示すブロック図
である。図において、アナログ信号源ＡＳからアナログ
信号入力端子１に入力されたアナログ信号は、サンプル
ホールド機能付コンパレータ群ＣＭＰＧの各コンパレー
タに与えられる。これら各コンパレータには、参照電圧
入力端子２１〜２ｎを介して参照電圧発生回路ＲＶから
対応の参照電圧が印加されている。各コンパレータは、
入力されたアナログ信号と対応の参照電圧とを比較し、
その大小に応じた２値信号を出力端子０１〜Ｏｎに出力
する。これら２値信号は、エンコーダＥＣに与えられる
。エンコーダＥＣは、与えられた２値信号を符号化し、
入力されたアナログ信号に対応するディジタル信号を出
力する。
第４図に示すサンプルホールド機能付コンパレータ群Ｃ
ＭＰＧとしては、従来、たとえば「ＡＣＭＯ８４０ＭＨ
ｚ ８ｂ １０５ｍＷ Ｔｗｏ−８ｔｅｐ Ａ
ＤＣＪ （Ｎ、Ｆｕｋｕｓｈｉｍａ ｅｔ ａｌ
、、ｌ５ＳＣＣＤｉｇｅｓｔｏｆ Ｔｅｃｈ、 Ｐ
ａｐｅｒｓ、ｐｐ１４−１５、Ｆｅｂ、、１９８９）に
示されたＡ／Ｄ変換器における、サンプル／ホールド機
能付電圧比較器群が知られている。第５図は、上記刊行
物に示されたサンプル／ホールド機能付電圧比較器群の
構成を示す回路図である。図において、このサンプル／
ホールド機能付コンパレータ群は、複数のサンプル／ホ
ールド機能付コンパレータ（以下、単にコンパレータと
もいう）ＣＭＰｊ （ｊ＝１〜ｎ、以下同様）を備え
ている。各コンパレータＣＭＰｊの入力端は相互に共通
接続され、アナログ信号入力端子１に接続されている。
ＭＰＧとしては、従来、たとえば「ＡＣＭＯ８４０ＭＨ
ｚ ８ｂ １０５ｍＷ Ｔｗｏ−８ｔｅｐ Ａ
ＤＣＪ （Ｎ、Ｆｕｋｕｓｈｉｍａ ｅｔ ａｌ
、、ｌ５ＳＣＣＤｉｇｅｓｔｏｆ Ｔｅｃｈ、 Ｐ
ａｐｅｒｓ、ｐｐ１４−１５、Ｆｅｂ、、１９８９）に
示されたＡ／Ｄ変換器における、サンプル／ホールド機
能付電圧比較器群が知られている。第５図は、上記刊行
物に示されたサンプル／ホールド機能付電圧比較器群の
構成を示す回路図である。図において、このサンプル／
ホールド機能付コンパレータ群は、複数のサンプル／ホ
ールド機能付コンパレータ（以下、単にコンパレータと
もいう）ＣＭＰｊ （ｊ＝１〜ｎ、以下同様）を備え
ている。各コンパレータＣＭＰｊの入力端は相互に共通
接続され、アナログ信号入力端子１に接続されている。
各コンパレータＣＭＰ ｊの内部ノードＮｊと上記の共
通接続された入力端との間には、サンプリング用スイッ
チＳＳｊが介挿されている。このサンプリング用スイッ
チＳＳｊは、各コンパレータＣＭＰ ｊにおけるサンプ
ルホールドのタイミングを決めるためのスイッチである
。また、各内部ノードＮｊと各参照電圧入力端子２ｊと
の間には、参照電圧印加用スイッチＳＣｊが介挿されて
いる。各参照電圧入力端子２ｊには、前述したように、
参照電圧発生回路ＲＶからそのコンパレータに対応する
参照電圧ＲＥＦｊが与えられる。参照電圧印加用スイッ
チＳＣｊは、対応する参照電圧をコンパレータＣＭＰｊ
内に導入するためのスイッチである。各内部ノードＮｊ
は、アベレージング用スイッチＳＡｊを介して線Ｌ１に
より共通接続されている。このアベレージング用スイッ
チＳＡｊは、サンプルホールド時における各内部ノード
Ｎｊの電位のばらつきを均一化するためのスイッチであ
る。各結合容量Ｃｊは、その一端が内部ノードＮｊに接
続され、その他端がインバーターＶｊの入力端に接続さ
れる。各インバーターＶｊの出力端は、出力端子Ｏｊに
接続されている。また、各インバータＩＶｊの入力端と
出力端との間には、入出力間短絡用スイッチＳＦｊが介
挿されている。
通接続された入力端との間には、サンプリング用スイッ
チＳＳｊが介挿されている。このサンプリング用スイッ
チＳＳｊは、各コンパレータＣＭＰ ｊにおけるサンプ
ルホールドのタイミングを決めるためのスイッチである
。また、各内部ノードＮｊと各参照電圧入力端子２ｊと
の間には、参照電圧印加用スイッチＳＣｊが介挿されて
いる。各参照電圧入力端子２ｊには、前述したように、
参照電圧発生回路ＲＶからそのコンパレータに対応する
参照電圧ＲＥＦｊが与えられる。参照電圧印加用スイッ
チＳＣｊは、対応する参照電圧をコンパレータＣＭＰｊ
内に導入するためのスイッチである。各内部ノードＮｊ
は、アベレージング用スイッチＳＡｊを介して線Ｌ１に
より共通接続されている。このアベレージング用スイッ
チＳＡｊは、サンプルホールド時における各内部ノード
Ｎｊの電位のばらつきを均一化するためのスイッチであ
る。各結合容量Ｃｊは、その一端が内部ノードＮｊに接
続され、その他端がインバーターＶｊの入力端に接続さ
れる。各インバーターＶｊの出力端は、出力端子Ｏｊに
接続されている。また、各インバータＩＶｊの入力端と
出力端との間には、入出力間短絡用スイッチＳＦｊが介
挿されている。
次に、第６図のタイミングチャートを参照して、第５図
に示す従来の装置の動作を説明する。第５図に示す従来
装置は、概略的にいうと、第１の期間ＰＬと第２の期間
Ｐ２と第３の期間Ｐ３との３段階で動作する。第１の期
間Ｐ１ではアナログ信号が各コンパレータＣＭＰｊに導
入されてサンプルホールドの準備が行なわれる。第２の
期間Ｐ２ではアナログ信号のサンプルホールドおよび各
コンパレータＣＭＰ ｊにサンプルホールドされたアナ
ログ信号値のアベレージングが行なわれる。第３の期間
Ｐ３ではサンプルホールドされたアナログ信号が参照電
圧に基づいて２値化される。以下、各期間のより詳細な
動作を説明する。
に示す従来の装置の動作を説明する。第５図に示す従来
装置は、概略的にいうと、第１の期間ＰＬと第２の期間
Ｐ２と第３の期間Ｐ３との３段階で動作する。第１の期
間Ｐ１ではアナログ信号が各コンパレータＣＭＰｊに導
入されてサンプルホールドの準備が行なわれる。第２の
期間Ｐ２ではアナログ信号のサンプルホールドおよび各
コンパレータＣＭＰ ｊにサンプルホールドされたアナ
ログ信号値のアベレージングが行なわれる。第３の期間
Ｐ３ではサンプルホールドされたアナログ信号が参照電
圧に基づいて２値化される。以下、各期間のより詳細な
動作を説明する。
まず、第１の期間Ｐ１では、参照電圧印加用スイッチＳ
Ｃｊのみがオフされ、他のスイッチＳＳｊ、ＳＡｊおよ
びＳＦｊはすべてオンされる。入出力間短絡用スイッチ
ＳＦｊがオンされることにより、インバーターＶｊの入
出力端は短絡され、その入出力端の゛電位は等しくなる
（この動作を“オートゼロ”と呼ぶ）。このとき、イン
バータＩＶｊの入出力電圧は、インバーターＶｊの伝達
特性と、（出力電圧）＝（入力電圧）という条件とで決
まる所定の電圧ｖｂ（通常、約Ｖｄｄ／２：ただし、■
ｄｄは電源電圧）になる。結合容量Ｃｊの他方電極には
この電圧ｖｂが印加される。
Ｃｊのみがオフされ、他のスイッチＳＳｊ、ＳＡｊおよ
びＳＦｊはすべてオンされる。入出力間短絡用スイッチ
ＳＦｊがオンされることにより、インバーターＶｊの入
出力端は短絡され、その入出力端の゛電位は等しくなる
（この動作を“オートゼロ”と呼ぶ）。このとき、イン
バータＩＶｊの入出力電圧は、インバーターＶｊの伝達
特性と、（出力電圧）＝（入力電圧）という条件とで決
まる所定の電圧ｖｂ（通常、約Ｖｄｄ／２：ただし、■
ｄｄは電源電圧）になる。結合容量Ｃｊの他方電極には
この電圧ｖｂが印加される。
方、サンプリング用スイッチＳＳｊがオンすることによ
り、結合容量Ｃｊの一方電極にはアナログ信号電圧Ｖｉ
ｎが印加される。そのため、結合容量Ｃｊは電圧ｖｂと
Ｖｉｎの電位差に従って充電される。
り、結合容量Ｃｊの一方電極にはアナログ信号電圧Ｖｉ
ｎが印加される。そのため、結合容量Ｃｊは電圧ｖｂと
Ｖｉｎの電位差に従って充電される。
第１の期間Ｐ１が終了し、第２の期間Ｐ２が開始される
と同時に、サンプリング用スイッチＳＳｊがオフされ、
各コンパレータＣＭＰ ｊにこの時点で入力されている
アナログ信号の電圧Ｖａｊがサンプルホールドされる。
と同時に、サンプリング用スイッチＳＳｊがオフされ、
各コンパレータＣＭＰ ｊにこの時点で入力されている
アナログ信号の電圧Ｖａｊがサンプルホールドされる。
このサンプルホールドされたアナログ信号電圧Ｖａｊは
各コンパレータＣＭＰ Ｊで同一でなければならない。
各コンパレータＣＭＰ Ｊで同一でなければならない。
しかし、実際には、サンプリング用スイッチＳＳｊに人
力される制御信号のスキューや各サンプリング用スイッ
チＳＳｊ間での特性差などの原因により、サンプルホー
ルドされたアナログ電圧は各コンパレータ間で異なって
しまう。たとえば、半導体集積回路装置の場合でも、ｎ
個のサンプリング用スイッチＳＳｊずべてを制御信号発
生源（図示せず）から等しい距離に配置することは不可
能であり、制御信号の印加タイミングにスキューが発生
する。
力される制御信号のスキューや各サンプリング用スイッ
チＳＳｊ間での特性差などの原因により、サンプルホー
ルドされたアナログ電圧は各コンパレータ間で異なって
しまう。たとえば、半導体集積回路装置の場合でも、ｎ
個のサンプリング用スイッチＳＳｊずべてを制御信号発
生源（図示せず）から等しい距離に配置することは不可
能であり、制御信号の印加タイミングにスキューが発生
する。
また、仮にこれら制御信号が同じタイミングで各サンプ
リング用スイッチＳＳｊに入力されたとしても、サンプ
リング用スイッチとして用いられるトランジスタのしき
い値電圧等が異なると、各サンプリング用スイッチＳＳ
ｊがオフするタイミングが異なり、サンプリングされる
アナログ電圧は各コンパレータＣＭＰ ｊ間で異なった
ものとなってしまう。第２の期間Ｐ２はこのような異な
ったサンプルホールド値を平均化し、全コンパレータＣ
ＭＰ ｊの出力に矛盾が生じないようにするための期間
でもある。この第２の期間Ｐ２において、アベレージン
グ用スイッチＳＡｊは依然オンしたままである。そのた
め、各コンパレータＣＭＰ ｊが異なったアナログ信号
電圧値をサンプルホールドすることによって内部ノード
Ｎｊが異なる電圧になった場合でも、アベレージング用
スイッチＳＡｊに共通接続された線Ｌ１を介してすべて
のコンパレータの内部ノードＮ１〜Ｎｎが等しい電圧Ｖ
ａとなる。一方、人出力量短絡用スイッチＳＦｊもこの
期間において依然オンされているので、結合容量Ｃｊは
すべてのコンパレータＣＭＰ１〜ＣＭＰｎにおいて同一
の電位差、すなわちＶａとｖｂとの電位差に従って充電
される。
リング用スイッチＳＳｊに入力されたとしても、サンプ
リング用スイッチとして用いられるトランジスタのしき
い値電圧等が異なると、各サンプリング用スイッチＳＳ
ｊがオフするタイミングが異なり、サンプリングされる
アナログ電圧は各コンパレータＣＭＰ ｊ間で異なった
ものとなってしまう。第２の期間Ｐ２はこのような異な
ったサンプルホールド値を平均化し、全コンパレータＣ
ＭＰ ｊの出力に矛盾が生じないようにするための期間
でもある。この第２の期間Ｐ２において、アベレージン
グ用スイッチＳＡｊは依然オンしたままである。そのた
め、各コンパレータＣＭＰ ｊが異なったアナログ信号
電圧値をサンプルホールドすることによって内部ノード
Ｎｊが異なる電圧になった場合でも、アベレージング用
スイッチＳＡｊに共通接続された線Ｌ１を介してすべて
のコンパレータの内部ノードＮ１〜Ｎｎが等しい電圧Ｖ
ａとなる。一方、人出力量短絡用スイッチＳＦｊもこの
期間において依然オンされているので、結合容量Ｃｊは
すべてのコンパレータＣＭＰ１〜ＣＭＰｎにおいて同一
の電位差、すなわちＶａとｖｂとの電位差に従って充電
される。
次に、第３の期間Ｐ３に入ると、サンプリング用スイッ
チＳＳｊ、 アベレージング用スイッチＳＡｊおよび
入出力間短絡用スイッチＳＦｊがオフされ、参照電圧印
加用スイッチＳＣｊはオンされる。参照電圧印加用スイ
ッチＳＦｊがオフされることによって、インバーターＶ
ｊの入力側のインピーダンスは無限大となる。また、各
結合容量Ｃｊの一方電極にはサンプルホールド値Ｖａに
代わって参照電圧Ｖｒｅｆｊが印加される。したかって
、各結合容量Ｃｊの一方電極で発生した電圧変化（Ｖｒ
ｅ ｆ ｊ−Ｖａ）が各結合容量Ｃｊの出力側に伝達
され、インバーターＶｊで反転増幅される。すなわち、
各コンパレータＣＭＰ ｊの出力■Ｏｊはインバーター
Ｖｊの増幅率が十分大きいとき、 Ｖｊ＞ＶｒｅｆｊならばＶｄｄ Ｖｊ＜ＶｒｅｆｊならばＶｓｓ となる。ただし、Ｖｄｄは電源電圧、■ＳＳは接地電圧
である。このように、第３の期間Ｐ３では、第２の期間
Ｐ２においてサンプルホールドされた電圧Ｖａと参照電
圧Ｖｒｅｆｊとの比較が行なわれ、その比較結果に応じ
た２値信号（０＝Ｖｓｓ。
チＳＳｊ、 アベレージング用スイッチＳＡｊおよび
入出力間短絡用スイッチＳＦｊがオフされ、参照電圧印
加用スイッチＳＣｊはオンされる。参照電圧印加用スイ
ッチＳＦｊがオフされることによって、インバーターＶ
ｊの入力側のインピーダンスは無限大となる。また、各
結合容量Ｃｊの一方電極にはサンプルホールド値Ｖａに
代わって参照電圧Ｖｒｅｆｊが印加される。したかって
、各結合容量Ｃｊの一方電極で発生した電圧変化（Ｖｒ
ｅ ｆ ｊ−Ｖａ）が各結合容量Ｃｊの出力側に伝達
され、インバーターＶｊで反転増幅される。すなわち、
各コンパレータＣＭＰ ｊの出力■Ｏｊはインバーター
Ｖｊの増幅率が十分大きいとき、 Ｖｊ＞ＶｒｅｆｊならばＶｄｄ Ｖｊ＜ＶｒｅｆｊならばＶｓｓ となる。ただし、Ｖｄｄは電源電圧、■ＳＳは接地電圧
である。このように、第３の期間Ｐ３では、第２の期間
Ｐ２においてサンプルホールドされた電圧Ｖａと参照電
圧Ｖｒｅｆｊとの比較が行なわれ、その比較結果に応じ
た２値信号（０＝Ｖｓｓ。
１＝Ｖｄｄ）が出力される。
［発明が解決しようとする課題］
以上説明したように、Ａ／Ｄ変換器に用いられていた従
来のサンプル／ホールド機能付コンパレータ群において
は、各コンパレータごとにサンプリング用スイッチとア
ベレージング用スイッチと参照電圧印加用スイッチとが
設けられているため、多数のスイッチを必要とし、回路
面積が増加するという問題点があった。
来のサンプル／ホールド機能付コンパレータ群において
は、各コンパレータごとにサンプリング用スイッチとア
ベレージング用スイッチと参照電圧印加用スイッチとが
設けられているため、多数のスイッチを必要とし、回路
面積が増加するという問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、上記従来装置に比べて少ない素子数で構成
されたサンプルホールド回路装置を提供することを目的
とする。
れたもので、上記従来装置に比べて少ない素子数で構成
されたサンプルホールド回路装置を提供することを目的
とする。
［課題を解決するための手段］
この発明にかかるサンプルホールド回路装置は、複数の
サンプルホールド回路と、アナログ信号入力端子と、サ
ンプリング用スイッチと、複数の平０ 物化用スイッチとを備えている。各サンプルホールド回
路は、相互に共通接続された入力端と、これら入力端か
ら導入されるアナログ信号を受ける内部ノードとを有し
ている。アナログ信号入力端子は、各サンプルホールド
回路にサンプルホールドされるべきアナログ信号を入力
する。サンプリング用スイッチは、各サンプルホールド
回路の共通接続された入力端とアナログ信号入力端子と
の間に介挿され、オンされることにってアナログ信号を
各サンプルホールド回路に導入し、オフされることによ
ってそのとき導入されたアナログ信号を各サンプルホー
ルド回路にサンプルホールドさせる。複数の平均化用ス
イッチは、各サンプルホールド回路の内部ノードと共通
接続された入力端子との間に介挿され、オンされること
によって各内部ノードを相互に接続してサンプルホール
ド回路にサンプルホールドされたアナログ信号値を平均
化し、オフされることによって各サンプルホールド回路
の内部ノードを相互に電気的に切離す。
サンプルホールド回路と、アナログ信号入力端子と、サ
ンプリング用スイッチと、複数の平０ 物化用スイッチとを備えている。各サンプルホールド回
路は、相互に共通接続された入力端と、これら入力端か
ら導入されるアナログ信号を受ける内部ノードとを有し
ている。アナログ信号入力端子は、各サンプルホールド
回路にサンプルホールドされるべきアナログ信号を入力
する。サンプリング用スイッチは、各サンプルホールド
回路の共通接続された入力端とアナログ信号入力端子と
の間に介挿され、オンされることにってアナログ信号を
各サンプルホールド回路に導入し、オフされることによ
ってそのとき導入されたアナログ信号を各サンプルホー
ルド回路にサンプルホールドさせる。複数の平均化用ス
イッチは、各サンプルホールド回路の内部ノードと共通
接続された入力端子との間に介挿され、オンされること
によって各内部ノードを相互に接続してサンプルホール
ド回路にサンプルホールドされたアナログ信号値を平均
化し、オフされることによって各サンプルホールド回路
の内部ノードを相互に電気的に切離す。
［作用］
１
この発明にかかるサンプルホールド回路装置においては
、複数の並列接続されたサンプルホールド回路に対して
１個のサンプリング用スイッチが設けられ、この１つの
サンプリング用スイッチによってサンプルホールドのタ
イミングが制御される。
、複数の並列接続されたサンプルホールド回路に対して
１個のサンプリング用スイッチが設けられ、この１つの
サンプリング用スイッチによってサンプルホールドのタ
イミングが制御される。
［実施例］
第１図は、この発明の一実施例の構成を示す回路図であ
る。図において、この実施例においては、各コンパレー
タＣＭＰ ｊの共通接続された入力端とアナログ信号入
力端子１との間に１つのサンプリング用スイッチＳＳが
設けられている。また、アベレージング用スイッチＳＡ
ｊは、第７図に示す従来装置とは異なり、共通接続され
た入力端と内部ノードＮｊとの間に介挿されている。そ
の他の構成は、第５図に示す従来装置と同様であり、相
当する部分には同一の参照番号を付し、その説明を省略
する。
る。図において、この実施例においては、各コンパレー
タＣＭＰ ｊの共通接続された入力端とアナログ信号入
力端子１との間に１つのサンプリング用スイッチＳＳが
設けられている。また、アベレージング用スイッチＳＡ
ｊは、第７図に示す従来装置とは異なり、共通接続され
た入力端と内部ノードＮｊとの間に介挿されている。そ
の他の構成は、第５図に示す従来装置と同様であり、相
当する部分には同一の参照番号を付し、その説明を省略
する。
次に、第２図のタイミングチャートを参照して、第１図
に示す実施例の動作を説明する。この実施２ 例も前述の従来装置と同様に、第１の期間Ｐ１と第２の
期間Ｐ２と第３の期間Ｐ３との３段階で動作を行なう。
に示す実施例の動作を説明する。この実施２ 例も前述の従来装置と同様に、第１の期間Ｐ１と第２の
期間Ｐ２と第３の期間Ｐ３との３段階で動作を行なう。
まず、第１の期間Ｐ１においては、参照電圧印加用スイ
ッチＳＣｊのみがオフされ、他のスイッチ８８．ＳＡｊ
およびＳＦｊはすべてオンされる。
ッチＳＣｊのみがオフされ、他のスイッチ８８．ＳＡｊ
およびＳＦｊはすべてオンされる。
これによって、第５図の従来装置と同様、インバータ■
■ｊはオートゼロの動作を行ない、各結合容量Ｃｊの一
方電極にはアナログ信号電圧Ｖｉｎが印加される。
■ｊはオートゼロの動作を行ない、各結合容量Ｃｊの一
方電極にはアナログ信号電圧Ｖｉｎが印加される。
第１の期間Ｐ１が終了して第２の期間Ｐ２が開始すると
同時にサンプリング用スイッチＳＳがオフされ、この時
点でのアナログ信号電圧Ｖａが各コンパレータＣＭＰ
ｊにサンプルホールドされる。
同時にサンプリング用スイッチＳＳがオフされ、この時
点でのアナログ信号電圧Ｖａが各コンパレータＣＭＰ
ｊにサンプルホールドされる。
このとき、サンプルホールドのタイミングは単一のサン
プリング用スイッチＳＳによって制御されるため、前述
の制御信号のスキューやスイ・ソチ手段の素子特性のば
らつきによるサンプルホールド値のばらつきは発生しな
い。また、第２の期間Ｐ２において、アベレージング用
スイッチＳＡｊお３ よび入出力間短絡用スイッチＳＦｊは依然オンされたま
まである。したがって、第２の期間Ｐ２の開始時にサン
プルホールドされたアナログ信号電圧は共通接続された
各コンパレータＣＭＰｊの入力端を介して十分に平均化
される。そのため、各コンパレータの結合容量Ｃｊの一
方入力端に印加されるサンプルホールド値は各コンパレ
ータ間で同じ値Ｖａとなる。
プリング用スイッチＳＳによって制御されるため、前述
の制御信号のスキューやスイ・ソチ手段の素子特性のば
らつきによるサンプルホールド値のばらつきは発生しな
い。また、第２の期間Ｐ２において、アベレージング用
スイッチＳＡｊお３ よび入出力間短絡用スイッチＳＦｊは依然オンされたま
まである。したがって、第２の期間Ｐ２の開始時にサン
プルホールドされたアナログ信号電圧は共通接続された
各コンパレータＣＭＰｊの入力端を介して十分に平均化
される。そのため、各コンパレータの結合容量Ｃｊの一
方入力端に印加されるサンプルホールド値は各コンパレ
ータ間で同じ値Ｖａとなる。
第３の期間Ｐ３においては、サンプルホールド用スイッ
チＳＳ、アベレージング用スイッチＳＡｊおよび入出力
間短絡用スイッチＳＦｊはオフされ、参照電圧印加用ス
イッチＳＣｊがオンされる。
チＳＳ、アベレージング用スイッチＳＡｊおよび入出力
間短絡用スイッチＳＦｊはオフされ、参照電圧印加用ス
イッチＳＣｊがオンされる。
このとき、第２の期間Ｐ２で平均化されたサンプルホー
ルド値と参照電圧Ｖｒｅｆｊとの比較が行なわれ、その
比較結果が２値信号の形態で出力される。このときの比
較動作は、第５図の従来装置と同様である。
ルド値と参照電圧Ｖｒｅｆｊとの比較が行なわれ、その
比較結果が２値信号の形態で出力される。このときの比
較動作は、第５図の従来装置と同様である。
第１図に示す実施例は、一般的には第４図におけるサン
プル／ホールド機能付コンパレータ群ＣＭＰＧとして用
いられる場合が多い。しかし、第４ ｌ図の実施例はその他の装置に適用されることももちろ
ん可能である。たとえば、ＬＥＤインジケータのドライ
バとして用いてもよい。この場合、複数のＬＥＤを直線
的に配置し、出力端子Ｏｊから出力される２値信号に応
じて各Ｌ Ｅ Ｄの点灯制御を行なえば、アナログ信号
入力端子１から入力されたアナログ信号のレベルを棒グ
ラフ状に表示することができる。
プル／ホールド機能付コンパレータ群ＣＭＰＧとして用
いられる場合が多い。しかし、第４ ｌ図の実施例はその他の装置に適用されることももちろ
ん可能である。たとえば、ＬＥＤインジケータのドライ
バとして用いてもよい。この場合、複数のＬＥＤを直線
的に配置し、出力端子Ｏｊから出力される２値信号に応
じて各Ｌ Ｅ Ｄの点灯制御を行なえば、アナログ信号
入力端子１から入力されたアナログ信号のレベルを棒グ
ラフ状に表示することができる。
第１図の実施例では、アナログ信号入力端子１に対して
サンプリング用スイッチを１つだけ設けるようにしたが
、複数のサンプリング用スイッチを並列に設け、各サン
プリング用スイッチに対して第１図に示すようなコンパ
レータ群を配置するようにしてもよい。たとえば、第３
図に示すように、２５６個のコンパレータを６４個ずつ
４つのグループに分け、各コンパレータ群とアナログ信
号入力端子１との間にサンプリング用スイッチＳ８１〜
ＳＳ４を設けるようにしてもよい。この場合、各コンパ
レータ群はそれぞれの群の中において各コンパレータの
入力端が共通接続されている。
サンプリング用スイッチを１つだけ設けるようにしたが
、複数のサンプリング用スイッチを並列に設け、各サン
プリング用スイッチに対して第１図に示すようなコンパ
レータ群を配置するようにしてもよい。たとえば、第３
図に示すように、２５６個のコンパレータを６４個ずつ
４つのグループに分け、各コンパレータ群とアナログ信
号入力端子１との間にサンプリング用スイッチＳ８１〜
ＳＳ４を設けるようにしてもよい。この場合、各コンパ
レータ群はそれぞれの群の中において各コンパレータの
入力端が共通接続されている。
５
発生すべき２値信号の数が多い場合は、第３図のごとく
複数のコンパレータをいくつかのグループに分けること
により、サンプリング用スイッチとして駆動能力の小さ
いものを使用することができる。
複数のコンパレータをいくつかのグループに分けること
により、サンプリング用スイッチとして駆動能力の小さ
いものを使用することができる。
［発明の効果］
以上のように、この発明によれば、並列接続されたサン
プルホールド回路に対してサンプリング用スイッチは１
つだけ設ければよいので、従来の装置に比べてスイッチ
の数を減らすことができ、回路面積の縮小化を図ること
ができる。
プルホールド回路に対してサンプリング用スイッチは１
つだけ設ければよいので、従来の装置に比べてスイッチ
の数を減らすことができ、回路面積の縮小化を図ること
ができる。
第１図は、この発明の一実施例の構成を示す回路図であ
る。 第２図は、第１図の実施例の動作を説明するためのタイ
ミングチャートである。 第３図は、この発明の他の実施例の概略構成を示すブロ
ック図である。 第４図は、Ａ／Ｄコンバータの一般的な構成を示すブロ
ック図である。 ６ 第５図は、従来のサンプル／ホールド機能付コンパレー
タ群の構成を示す回路図である。 第６図は、第５図に示す従来装置の動作を説明するため
のタイミングチャートである。 図において、１はアナログ信号入力端子、２］−〜２ｎ
は参照電圧入力端子、ＣＭＰＩ〜ＣＭ Ｐ ｎはサンプ
ル／ホールド機能付コンパ１ノー・夕、ＳＳはサンプリ
ング用スイッチ、ＳＣＩ〜ＳＣｎは参照電圧印加用スイ
ッチ、５Ａｉ−３Ａｎはアベ１ノージング用スイッチ、
Ｎｌ−・ＮＴＩは内部ノード、Ｃ１〜Ｃｎは結合容量、
Ｓ Ｉ？ ］〜ＳＦｎは入出力間短絡用スイッチ、ＩＶ
１〜Ｉ Ｖ ｎ ｌよインバータ、０１〜Ｏｎは出力端
子を示す６゜
る。 第２図は、第１図の実施例の動作を説明するためのタイ
ミングチャートである。 第３図は、この発明の他の実施例の概略構成を示すブロ
ック図である。 第４図は、Ａ／Ｄコンバータの一般的な構成を示すブロ
ック図である。 ６ 第５図は、従来のサンプル／ホールド機能付コンパレー
タ群の構成を示す回路図である。 第６図は、第５図に示す従来装置の動作を説明するため
のタイミングチャートである。 図において、１はアナログ信号入力端子、２］−〜２ｎ
は参照電圧入力端子、ＣＭＰＩ〜ＣＭ Ｐ ｎはサンプ
ル／ホールド機能付コンパ１ノー・夕、ＳＳはサンプリ
ング用スイッチ、ＳＣＩ〜ＳＣｎは参照電圧印加用スイ
ッチ、５Ａｉ−３Ａｎはアベ１ノージング用スイッチ、
Ｎｌ−・ＮＴＩは内部ノード、Ｃ１〜Ｃｎは結合容量、
Ｓ Ｉ？ ］〜ＳＦｎは入出力間短絡用スイッチ、ＩＶ
１〜Ｉ Ｖ ｎ ｌよインバータ、０１〜Ｏｎは出力端
子を示す６゜
Claims (1)
- 【特許請求の範囲】 複数のサンプルホールド回路が並列に接続されて構成さ
れたサンプルホールド回路装置であって、前記各サンプ
ルホールド回路は、相互に共通接続された入力端と、こ
れら入力端から導入されるアナログ信号を受ける内部ノ
ードとを有しており、前記各サンプルホールド回路にサ
ンプルホールドされるべきアナログ信号を入力するため
のアナログ信号入力端子、 前記各サンプルホールド回路の前記共通接続された入力
端と前記アナログ信号入力端子との間に介挿され、オン
されることにって前記アナログ信号を前記各サンプルホ
ールド回路に導入し、オフされることによってそのとき
導入されたアナログ信号を前記各サンプルホールド回路
にサンプルホールドさせるためのサンプリング用スイッ
チ、および 前記サンプルホールド回路の前記内部ノードと前記共通
接続された入力端との間に介挿され、オンされることに
よって前記内部ノードを相互に接続して前記サンプルホ
ールド回路にサンプルホールドされたアナログ信号値を
平均化し、オフされることによって前記各サンプルホー
ルド回路の前記内部ノードを相互に電気的に切離すため
の複数の平均化用スイッチを備える、サンプルホールド
回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1319519A JPH03179920A (ja) | 1989-12-08 | 1989-12-08 | サンプルホールド回路装置 |
| US07/622,071 US5075688A (en) | 1989-12-08 | 1990-12-04 | Binary signal generating circuit with parallel sample and hold circuits and common sampling switch |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1319519A JPH03179920A (ja) | 1989-12-08 | 1989-12-08 | サンプルホールド回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03179920A true JPH03179920A (ja) | 1991-08-05 |
Family
ID=18111135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1319519A Pending JPH03179920A (ja) | 1989-12-08 | 1989-12-08 | サンプルホールド回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5075688A (ja) |
| JP (1) | JPH03179920A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2952786B2 (ja) * | 1990-09-20 | 1999-09-27 | 株式会社日立製作所 | Ａｄ変換器 |
| JP3103657B2 (ja) * | 1992-03-23 | 2000-10-30 | 松下電器産業株式会社 | 電圧保持回路及び容量結合網を有するａ／ｄ変換器 |
| US5397936A (en) * | 1993-05-03 | 1995-03-14 | Industrial Technology Research Institute | Input voltage-induced spurious current canceler for autozero type comparator in analog-to-digital converters |
| JP2937027B2 (ja) * | 1994-09-07 | 1999-08-23 | 日本電気株式会社 | コンパレータ |
| JP3207745B2 (ja) * | 1995-03-31 | 2001-09-10 | 東芝マイクロエレクトロニクス株式会社 | コンパレータ回路 |
| US5635864A (en) * | 1995-06-07 | 1997-06-03 | Discovision Associates | Comparator circuit |
| US6281831B1 (en) * | 1997-05-15 | 2001-08-28 | Yozan Inc. | Analog to digital converter |
| JP4074023B2 (ja) * | 1999-01-26 | 2008-04-09 | 富士通株式会社 | 半導体集積回路 |
| KR100308193B1 (ko) * | 1999-06-16 | 2001-11-01 | 윤종용 | 플래시 아날로그-디지털 변환기 |
| US7479810B2 (en) * | 2007-03-30 | 2009-01-20 | Intel Corporation | Slew-rate detection circuit using switched-capacitor comparators |
| CN108336996A (zh) * | 2017-12-29 | 2018-07-27 | 成都华微电子科技有限公司 | 基于反相器设计的采样保持电路 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3069190D1 (de) * | 1980-12-11 | 1984-10-18 | Itt Ind Gmbh Deutsche | Mos-parallel a/d converter |
| JPS58170213A (ja) * | 1982-03-31 | 1983-10-06 | Toshiba Corp | 電圧比較回路 |
| US4507649A (en) * | 1982-05-24 | 1985-03-26 | Rca Corporation | Flash A/D converter having reduced input loading |
| EP0101571B1 (en) * | 1982-07-30 | 1987-01-28 | Kabushiki Kaisha Toshiba | Differential voltage amplifier |
| US4612531A (en) * | 1985-02-12 | 1986-09-16 | Rca Corporation | Intermeshed resistor network for analog to digital conversion |
| JPH01117523A (ja) * | 1987-10-30 | 1989-05-10 | Nec Corp | Ａ／ｄ変換回路 |
| JPH01191520A (ja) * | 1988-01-27 | 1989-08-01 | Sony Corp | Ａｄ変換回路 |
| JPH0773214B2 (ja) * | 1988-07-30 | 1995-08-02 | ソニー株式会社 | アナログデイジタル変換回路 |
-
1989
- 1989-12-08 JP JP1319519A patent/JPH03179920A/ja active Pending
-
1990
- 1990-12-04 US US07/622,071 patent/US5075688A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5075688A (en) | 1991-12-24 |
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