JP4074023B2 - 半導体集積回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は直並列型A/D変換器等のようにアナログ入力信号を処理する回路を含む半導体集積回路に関するものである。
【0002】
近年、A/D変換器は種々の電子機器に使用され、そのA/D変換速度の高速化が益々要請されている。直並列型A/D変換器は、A/D変換を上位側ビットを上位比較回路、下位側ビットを下位比較回路にて行う。そのため、上位比較回路と下位比較回路に同一レベルのアナログ入力信号を供給する必要がある。そして、A/D変換の精度を高めるために、上位比較回路と下位比較回路に供給するアナログ入力信号のレベル誤差とエラーレートを低減することが必要となっている。
【0003】
従来、直並列型A/D変換器は、A/D変換を上位ビット側を上位比較回路、下位ビット側を下位比較回路にて行う。上位比較回路は、入力されるアナログ入力信号をサンプリングし、そのサンプリングレベルと上位基準電圧を比較した比較結果を出力する。下位比較回路は、入力されるアナログ入力信号をサンプリングし、そのサンプリングレベルと上位比較回路の比較結果に基づく下位基準電圧を比較し、その比較結果を出力する。この様にして、A/D変換器は、両比較回路の比較結果を合成したデジタル信号を出力する。そのために、上位比較回路のサンプリングレベルと下位比較回路のそれが同一値であることが重要である。
【0004】
サンプリングレベルを同一値にするためには、上位比較回路と下位比較回路を全く同一タイミングにてサンプリング動作させることが必要となる。しかし、実際には、各比較回路に対するサンプル・ホールド(S/H)制御信号の負荷条件の相対的な違い,配線長差などの要因によってサンプリング時に上位比較回路と下位比較回路間にタイミング誤差が発生する。そのため、A/D変換するべきアナログ入力信号が一定電圧状態でない限り、上位比較回路と下位比較回路は異なるアナログ入力信号をサンプリングしてA/D変換を行うことになり、上位比較回路と下位比較回路のつなぎ目付近でリニアリティに影響を与える短所を持っている。
【0005】
【従来の技術】
図10は、従来の直並列型A/D変換器10の一部回路図を示す。
A/D変換器10は、上位比較回路11と下位比較回路12を含む。上位比較回路11は、デジタル信号の上位ビット数に対応するm個の電圧比較器CMU1〜CMUmを含み、下位比較回路12は、下位ビット数に対応するn個の電圧比較器CML1〜CMLnを含む。各電圧比較器CMU1〜CMUm,CML1〜CMLnは、チョッパ型電圧比較器であり、同じ回路構成を持つ。各電圧比較器CMU1〜CMUm,CML1〜CMLnは、アナログ入力信号Vinをサンプリングし、そのサンプリングレベルと基準電圧VU1〜VUm,VL1〜VLnを比較した比較結果を出力する。
【0006】
各電圧比較器CMU1〜CMUm,CML1〜CMLnの構成を説明する。尚、各電圧比較器CMU1〜CMUm,CML1〜CMLnの構成は同じであるため、電圧比較器CMU1の構成を図8に従って説明し、その他の説明を省略する。
【0007】
電圧比較器CMU1は、スイッチ回路SW1〜SW3,容量C1,インバータ回路13,フリップフロップ(FF)14を含む。
アナログ入力信号Vinと基準電圧VU1が入力される入力端子は、それぞれスイッチ回路SW1,SW2を介して容量C1の一方の入力端子であるノードN1に接続される。スイッチ回路SW1,SW2は、制御信号発生回路から出力される制御信号S1u,S2uに基づいて開閉制御され、Hレベルの制御信号S1u,S2uに応答して導通する。
【0008】
容量C1の他方の端子であるノードN2は、インバータ回路13の入力端子に接続され、インバータ回路13の入出力端子はスイッチ回路SW3を介して接続される。スイッチ回路SW3は制御信号S1uに基づいて開閉制御され、Hレベルの制御信号S1uに応答して導通する。
【0009】
インバータ回路13の出力端子は、FF14の入力端子に接続される。FF14は、制御信号S2uに応答して入力信号をラッチした信号Outを出力する。
尚、制御信号S1u,S2uは、図示しない制御信号生成回路にて生成され、供給される。
【0010】
図9は、電圧比較器CMU1の動作設定図である。
先ず、制御信号S1uがHレベル,制御信号S2uがLレベルの期間ではスイッチ回路SW1,SW3がオン、スイッチ回路SW2がオフする。この時、スイッチ回路SW3がオンすることによってインバータ回路13はその閾値電圧Vtでバイアスされ、容量C1には、アナログ入力信号Vinが入力されることによってその容量値をC0とするとC0×(Vin−Vt)の電荷が充電される。一般に、これはオートゼロと呼ばれ、この動作によって電圧比較器CMU1は閾値電圧にバイアスされると同時にアナログ入力信号Vinを容量C1に記憶する。
【0011】
次に、Lレベルの制御信号S1uに応答してスイッチ回路SW1,SW3がオフし、Hレベルの制御信号S2uに応答してスイッチ回路SW2がオンする。この時、スイッチ回路SW3がオフとなることによってノードN2は電気的にフローティングとなる。そのため、容量C1に充電された電荷は電荷保存則によって変化しない。
【0012】
そして、容量C1の入力側のノードN1には、アナログ入力信号Vinに換わって上位基準電圧VU1が与えられる。容量C1に上位基準電圧VU1が与えられ、ノードN1の電位は電荷が保存されるために、基準電圧VU1入力後のノードN2における電位V2はV2=Vt+VU1−Vinとなり、閾値電圧Vtから(VU1−Vin)だけ変化する。この変化がインバータ回路13によってFF14が充分論理値を判別できるレベルまで反転増幅され、最もノードN3の電位が安定する(比較状態の最後)時点でFF14にてストローブされ、(VU1−Vin)の比較結果の論理値を持つ信号Outを出力する。
【0013】
従って、図10のA/D変換器10は、以下のように動作する(図11参照)。即ち、制御信号S1u,S1vがHレベル、制御信号S2u,S2vがLレベルの期間では、上位比較回路11と下位比較回路12の各電圧比較器CMU1〜CMUm,CML1〜CMLnにはオートゼロ動作が行われると同時にアナログ入力信号Vinが入力される。この後、制御信号S1u,S2uがLレベルになると、上位比較回路11と下位比較回路12の各電圧比較器CMU1〜CMUm,CML1〜CMLnは制御信号S1u,S2uがHレベルからLレベルになる直前のアナログ入力信号Vinの電圧を記憶する。
【0014】
次に、上位比較回路は、Hレベルの制御信号S2uに応答して、アナログ入力信号Vinと上位基準電圧VU1〜VUmを比較することによって上位ビットのA/D変換を行うと同時にその判定結果から下位比較回路12に与える下位基準電圧VL1〜VLnを指定する。
【0015】
下位比較回路12は、上位比較回路11と同時にオートゼロ動作を行った後、上位比較回路11によって下位基準電圧VL1〜VLnが決定されるまで(上位ビットの判定が成されるまで)スイッチ回路SW1〜SW3をオフとしてアナログ入力信号Vinを記憶したままで待機する。その後、下位比較回路12は、アナログ入力信号Vinと下位基準電圧VL1〜VLnを比較し、下位ビットのA/D変換を行う。
【0016】
そして、A/D変換器10は、上位比較回路11によって変換された上位ビットと下位比較回路12によって得られた下位ビットを合成して得た最終的なA/D変換結果を出力する。
【0017】
ところで、このA/D変換器では、上位比較回路11と下位比較回路12は同時にサンプリング状態からホールド状態へ遷移することによって同一レベルのアナログ入力信号を取り込む設定が必要であるが、全ての電圧比較器CMU1〜CMUm,CML1〜CMLnのスイッチ回路SW1を全く同一のタイミングで制御することは不可能である。そのため、図4に示すように、このサンプリング誤差電圧Veは、アナログ入力信号Vinの変化率をS[V/ns]、上位比較回路11と下位比較回路12のサンプリングホールドのタイミング誤差をte[ns]とするとVe=S×teの関係にあり、変化率Sが大きくなれば許容されるタイミング誤差teは小さくなる。そのため、前段にサンプル&ホールド回路(以下、S/H回路)を配置することによって、上位,下位比較回路11,12の入力における変化率Sを0(ゼロ)に近づける手法も一般的である。しかし、一般にS/H回路は、アンプを含む回路によって構成されるために、アンプの特性(速度)が支配的になる。
【0018】
このアンプ回路の制約を排除するために、図11に示すように、アンプを用いないA/D変換器20も提案されている(笠原真澄 他 「CMOS9ビット 25MHz 100mW A-Dコンバータ」電子情報通信学会「ICD91-87, pp43-47)。
【0019】
このA/D変換器20は、各電圧比較器CMU1〜CMUm,CML1〜CMLnのスイッチ回路SW1とアナログ入力信号Vinの間に挿入接続されたスイッチ回路SWtを有している。上位比較回路11,下位比較回路12には、スイッチ回路SWtとの間のノードN4の電位を持つ内部アナログ信号Vin0 が入力される。これを図示しない制御信号発生回路から供給される制御信号Stによりオン・オフさせることで、上位比較回路11,下位比較回路12のチョッパ型電圧比較器CMU1〜CMUm,CML1〜CMLnには同一レベルの内部アナログ信号Vin0 が記憶される。
【0020】
即ち、図13に示すように、制御信号S1u,S1vがHレベルの期間、上位比較回路11と下位比較回路12は、内部アナログ信号Vin0 にてオートゼロ動作を行う。この時、スイッチ回路SWtはオンしているため、内部アナログ信号Vin0 はアナログ入力信号Vinと同じ電位となり、各電圧比較器CMU1〜CMUm,CML1〜CMLnは、アナログ入力信号Vinにてオートゼロ動作を行う。
【0021】
次に、スイッチ回路SWtがオフとなることによって、内部アナログ信号Vin0 は一定となる。そして、各電圧比較器CMU1〜CMUm,CML1〜CMLnは、スイッチ回路SWtがオフする直前のアナログ入力信号Vinの電位、即ちいって状態の内部アナログ信号Vin0 を記憶することになる。このため、制御信号S1u,S1vの立ち下がりにタイミング誤差があっても両比較回路11,12が記憶した電位は、同じとなる。
【0022】
この様に、上位,下位比較回路11,12の前段にスイッチ回路SWtを配置し、それを両比較回路11,12のサンプリングからホールドへの遷移、即ち電圧比較器CMU1〜CMUm,CML1〜CMLnのスイッチ回路SW1をオフさせる前にオフさせることによって、アナログ入力信号Vinの変化率Sをほぼ0とすることができる。
【0023】
【発明が解決しようとする課題】
しかしながら、上位比較回路11と下位比較回路12の配線が共通となったこの形態では、スイッチ回路がオフとなることによって、ノードN4は電荷に対して閉じた系、即ちフローティングとなる。この状態で、上位比較回路11(又は下位比較回路12)がスイッチング(サンプリング状態->ホールド状態)を行うことによって発生するスイッチングノイズの影響を下位比較回路12(又は上位比較回路11)が受けることになる。そして、ノードN4の容量が小さいため、同じスイッチングノイズによる電荷量でも、後で比較回路11,12が受ける電圧変動は、スイッチ回路SWtを設けていない回路のそれに比べて大きくなる。これにより、A/D変換器20から出力されるデータに誤差が含まれ、エラーレートが高くなる。
【0024】
上記の問題に対する対策として下位比較回路の変換範囲に予め冗長性を持たせることによってサンプリング誤差を発生しても下位比較回路の結果を基にデジタル的に補正を行うことが一般に行われている(N.Fukushima et al.,"A CMOS 40MHz 8b 105mW two-step ADC",in ISSCC Dig, Tech. Papers, Feb., 1989, pp. 14-15.)。しかし、この従来技術では、ある一定レベルのサンプリング誤差以内での補正は可能であるが、レベルの大きなアナログ入力信号ではサンプリング誤差が設定した冗長性にて補正可能なレベルを越えるため、同様にリニアリティに影響を与える。
【0025】
本発明は上記問題点を解決するためになされたものであって、その目的は複数のアナログ処理回路にて扱うアナログ入力信号のレベル誤差を低減することができる半導体集積回路を提供することにある。
【0026】
【課題を解決するための手段】
図1は本発明の原理説明図である。半導体集積回路は、複数のアナログ処理回路1,2、入力制御手段3,4を含む。各入力制御手段3,4は、それぞれ独立したノード配線N11,N12を介してアナログ処理回路1,2に接続される。入力制御手段3,4には、アナログ入力信号Vinが共通のノードN13を介して供給される。アナログ処理回路は、前記内部アナログ信号と基準電圧を比較し、その比較結果を出力する電圧比較回路を含み、該電圧比較回路は、前記内部アナログ信号をサンプリングするスイッチ回路と、前記基準電圧をサンプリングするスイッチ回路とを含む。従って、アナログ処理回路1,2にて発生するノイズは、ノード配線N11,N12が独立な為、互いの干渉が低減される。入力制御手段は、導通状態と非導通状態の2状態を持ち、状態制御手段は、アナログ処理回路の動作に基づいて入力制御手段の状態を同相にて制御する。導通状態においてアナログ処理回路に同一レベルのアナログ信号が供給される。非導通状態においてノード配線が電気的に切り離され、互いの干渉が低減される。
【0027】
複数のアナログ処理回路のうちの少なくとも1つは、請求項2に記載の発明のように、入力信号をサンプリングした電圧あるいは電荷を一定時間保持する機能を有し、同じレベルの信号を記憶する。
【0028】
状態制御手段は、請求項3に記載の発明のように、入力制御手段の状態を制御し、これにより各入力制御手段は、ノイズに対して高抵抗として作用する。
【0030】
状態制御手段は、請求項4に記載の発明のように、複数の入力制御手段に対応して共通して設けられている。
入力制御手段を構成する素子の固有値を、請求項5に記載の発明のように、複数のアナログ処理回路の構成に応じてそれぞれ設定した為、ノード配線における電位のバランスがとられる。
【0031】
入力制御手段に、請求項6に記載の発明のように、抵抗素子又はインダクタ素子をそれぞれ並列に接続した。それら素子は、入力制御手段に発生するノイズの一部を吸収し、これによりノイズによる影響が低減される。
【0032】
入力制御手段に、請求項7に記載の発明のように、スイッチ素子をそれぞれ並列に接続した。
状態制御手段は、請求項8に記載の発明のように、並列に接続されたスイッチ素子と入力制御手段を逆相にて制御する。並列に接続されたスイッチ素子は、入力制御手段に発生するノイズの一部を吸収し、これによりノイズによる影響が低減される。
【0033】
各入力制御手段は、請求項9に記載の発明のように、そのゲートに制御信号が供給されるMOS型トランジスタにて構成されるスイッチ素子であり、状態制御手段は、制御信号の電位を高電位電源と低電位電源の間の一定電位に制御する。
【0034】
状態制御手段は、請求項10に記載の発明のように、入力制御手段を複数のアナログ処理回路の何れもがサンプリング状態の時に非導通状態に制御する。これにより、ノード配線のレベルが同一になる。
【0035】
請求項11に記載の発明によれば、図1に示すように、半導体集積回路は、独立したノード配線N11,N12間に接続されたチャネル間制御手段5を備える。このチャネル間制御手段5は高抵抗値を有し、これによりノード配線N11,N12間の干渉が低減される。
【0036】
チャネル間制御手段は、請求項12に記載の発明のように、MOS型トランジスタよりなるスイッチ回路であり、トランジスタのゲートには高電位電源又は低電位電源の制御信号が供給される。これにより、スイッチ回路は高抵抗を有する。
【0037】
チャネル間制御手段は、請求項13に記載の発明のように、MOS型トランジスタよりなるスイッチ回路であり、トランジスタのゲートには高電位電源と低電位電源の間の一定電圧の制御信号が供給される。
【0038】
チャネル間制御手段は、請求項14に記載の発明のように、MOS型トランジスタよりなるスイッチ回路であり、トランジスタのゲートにはアナログ処理回路のタイミングに応じた電圧の制御信号が供給され、その制御信号は少なくとも1つの期間に高電位電源と低電位電源の間の一定電圧に制御される。
【0039】
チャネル間制御手段を構成するトランジスタのうちの少なくとも1つは、請求項15に記載の発明のように、デプレッション型トランジスタであり、このトランジスタはオン時にゲート電圧が不要であり、低消費電力化に適している。
【0040】
MOS型トランジスタのゲートに供給される制御信号は、請求項16に記載の発明のように、入力制御手段を制御する状態制御手段により生成される。
チャネル間制御手段は、請求項17に記載の発明のように、抵抗素子が用いられる。
【0041】
チャネル間制御手段は、請求項18に記載の発明のように、インダクタ素子が用いられる。
ノード配線は、請求項19に記載の発明のように、半導体チップ上に形成され、チャネル間制御手段は半導体チップの外部に設けられている。
【0042】
ノード配線は、請求項20に記載の発明のように、半導体チップ上に形成され、該半導体チップにはチャネル間制御手段を当該チップ外部に接続するため端子が形成されている。
【0043】
各アナログ処理回路は、請求項21に記載の発明のように、内部アナログ信号と基準電圧を比較し、その比較結果を出力する電圧比較回路であり、複数のアナログ処理回路の比較結果のうちの少なくとも1つに基づいて基準電圧を生成する基準電圧発生回路と、各アナログ処理回路の比較結果を2進コード化する複数のエンコーダと、を備え、アナログ入力信号をデジタル出力信号に変換する。従って、電圧比較回路におけるレベル誤差が少なくなり、デジタル出力信号のエラー発生率が低くなる。
【0044】
複数のアナログ処理回路のうちの少なくとも1つは、請求項22に記載の発明のように、当該アナログ処理回路の入力レンジを拡大するための冗長比較回路を有し、複数のエンコーダの出力信号を補正したデジタル出力信号を出力する補正回路を備えた。これにより、入力制御手段、チャネル間制御手段は、デジタル出力信号が補正可能な範囲に帯域制限すればよくなる。
【0045】
【発明の実施の形態】
以下、本発明を具体化した一実施の形態を図2〜図5に従って説明する。
尚、説明の便宜上、従来技術と同様の構成については同一の符号を付してその説明を一部省略する。
【0046】
図2は、本実施形態のA/D変換器30のブロック回路図である。
このA/D変換器30は直並列型A/D変換器であり、アナログ入力信号Vinを所定ビット数のデジタル出力信号Dout に変換する。
【0047】
A/D変換器30は、上位比較回路11、下位比較回路12、入力制御回路31、アナログ処理回路としての上位エンコーダ32及び下位エンコーダ33、デジタル補正回路34、状態制御手段としての制御信号発生回路35、基準電圧発生回路36を含む。制御信号発生回路35は、他の各回路のための各種制御信号を発生させる。
【0048】
入力制御回路31にはアナログ入力信号Vinが入力され、独立した配線によるノードN11,N12を介して上位比較回路11,下位比較回路12に接続される。入力制御回路31は、制御信号発生回路35から入力される制御信号SO,SCに応答し、両比較回路11,12のサンプリング動作時にアナログ入力信号Vinを、内部アナログ信号Vin1 ,Vin2 としてそれぞれノードN11,N12を介して上位比較回路11,下位比較回路12に供給する。更に、入力制御回路31は、制御信号SO.SCに応答し、上位,下位比較回路11,12間の干渉を低減するように動作する。
【0049】
基準電圧発生回路36は、デジタル出力信号Dout の上位ビット数に対応する上位基準電圧VU1〜VUmを生成し、上位比較回路11に出力する。また、基準電圧発生回路36は、上位エンコーダ32の出力信号に基づいて、デジタル出力信号Dout の下位ビット数に対応する下位基準電圧VL1〜VLnを生成し、下位比較回路12に出力する。
【0050】
上位比較回路11は、デジタル出力信号Dout の上位ビット数に対応する数(m個)の電圧比較器を持ち、各電圧比較器にて内部アナログ信号Vin1 と上位基準電圧VU1〜VUmを比較し、その比較結果を出力する。
【0051】
下位比較回路12は、デジタル出力信号Dout の下位ビット数に対応する数(n個)の電圧比較器を持ち、各電圧比較器にて内部アナログ信号Vin2 と下位基準電圧VL1〜VLnを比較し、その比較結果を出力する。
【0052】
尚、本実施形態では、下位比較回路12が持つ電圧比較器の数nは、冗長比較器の数を含んでいる。冗長電圧比較器により下位ビットのA/D変換の入力レンジを広げることで、上位ビットと下位ビットのつなぎ目で生じる誤差を補正するようにしている。
【0053】
上位エンコーダ32は、上位比較回路11の比較結果を2進コード化した信号D1を基準電圧発生回路36とデジタル補正回路34に出力する。
下位エンコーダ33は、下位比較回路12の比較結果を2進コード化した信号D2をデジタル補正回路34に出力する。
【0054】
デジタル補正回路34は、両エンコーダ32,33から入力される信号D1,D2に基づいて、上位ビットと下位ビットに生じる誤差を補正したデジタル出力信号Dout を出力する。
【0055】
図3は、入力制御回路31と上位及び下位比較回路11,12の回路図である。
入力制御回路31は、入力制御手段としての第1,第2スイッチ回路SW11,SW12、チャネル間制御手段としての第3スイッチ回路SW13を含む。スイッチ回路SW11,SW12の第1端子は互いに接続され、アナログ入力信号Vinが入力される。スイッチ回路SW11,SW12の第2端子は、それぞれノードN11,N12を介して上位比較回路11,下位比較回路12に接続される。スイッチ回路SW11,SW12は、制御信号発生回路35から供給される制御信号SOに基づいて開閉制御される。
【0056】
制御信号発生回路35は、電圧比較器CMU1〜CMUm,CML1〜CMLnのスイッチ回路SW1を制御する制御信号S1u,S1vの立ち下がりよりも早く制御信号SOを立ち下げる。これにより、第1,第2スイッチ回路SW11,SW12は、各電圧比較器CMU1〜CMUm,CML1〜CMLnのスイッチ回路SW1がオン、即ち上位,下位比較回路11,12のサンプリング期間中にオフする。
【0057】
両スイッチ回路SW11,SW12は、高電位電源VDDレベル(Hレベル)の制御信号SOに応答して導通状態(オン)となり、低電位電源(本実施形態ではグランドGND)レベル(Lレベル)の制御信号SOに応答して非導通状態(オフ)となる。両スイッチ回路SW11,SW12がオフすると、アナログ入力信号Vinが供給されるノードN13がノードN11,N12と電気的に切り離される。即ち、ノードN11,N12はフローティング状態となる。
【0058】
第3スイッチ回路SW13は、ノードN11,N12の間に接続される。第3スイッチ回路SW13は、制御信号発生回路35から供給される制御信号SCに基づいて開閉制御され、Hレベルの制御信号SCに応答して導通状態(オン)となり、Lレベルの制御信号SCに応答して非導通状態(オフ)となる。そして、第3スイッチ回路SW13がオフすると、ノードN11がノードN12と電気的に切り離される。
【0059】
図4は、入力制御回路31の詳細な回路図を示す。
各スイッチ回路SW11〜SW13は、それぞれ一対のPチャネルMOSトランジスタとNチャネルMOSトランジスタにて構成される。そして、制御信号発生回路35は、制御信号SO,SCをそれぞれ反転した制御信号SOx,SCxを出力する。
【0060】
制御信号SOは第1,第2スイッチ回路SW11,SW12のNMOSトランジスタのゲートに供給され、制御信号SOxはPMOSトランジスタのゲートに供給される。制御信号SCは第3スイッチ回路SW13のNMOSトランジスタのゲートに供給され、制御信号SCxはPMOSトランジスタのゲートに供給される。
【0061】
尚、スイッチ回路SW11,SW12を構成するMOSトランジスタの素子サイズ等の固有値は、上位比較回路11,下位比較回路12を構成する電圧比較器CMU1〜CMUm,CML1〜CMLnの数に対応して設定されている。これにより、ノードN11,N12のレベルをバランスさせることで、リニアリティに対する影響を無くすことができる。これは、スイッチ回路SW11,SW12の固有値が同一の場合、ノードN11,N12に供給される内部アナログ信号Vin1 ,Vin2 のレベルが過渡的に同一にならなくなるからであり、デジタル出力信号Dout のリニアリティに影響するからである。
【0062】
上記のように構成されたA/D変換器30の作用を図5に従って説明する。
今、制御信号発生回路35からHレベルの制御信号SO,SCが出力され、入力制御回路31の各スイッチ回路SW11〜SW13がオンしている。従って、ノードN11,N12の電位は、アナログ入力信号Vinによって変化する。また、ノードN11とノードN12の電位は同一となる。
【0063】
制御信号S1u,S1vがHレベル、制御信号S2u,S2vがLレベルの期間では、上位比較回路11と下位比較回路12の各電圧比較器CMU1〜CMUm,CML1〜CMLnにはオートゼロ動作が行われると同時にアナログ入力信号Vinが入力される。
【0064】
次に、制御信号発生回路35は、Lレベルの制御信号SOを出力し、この制御信号SOに応答してスイッチ回路SW11,SW12がオフする。これにより、ノードN11,N12は、アナログ入力信号Vinが供給されるノードN13と電気的に切り離され、両ノードN11,N12の電位は、スイッチ回路SW11,SW12がオフする直前の電位で保たれ、一定になる。
【0065】
次に、制御信号発生回路35は、Lレベルの制御信号SCを出力すると共に、内部アナログ信号Vin1 ,Vin2 をホールドするべくLレベルの制御信号S1u,S1vを出力する。この時、配線長等の要因により、制御信号S1vの立ち下がりが制御信号S1uのそれよりもタイミング誤差teだけ遅れる。
【0066】
従って、上位比較回路11のスイッチ回路SW1がオフしたとき、下位比較回路12のスイッチ回路SW1はまだオンしている。しかし、入力制御回路31の第3スイッチ回路SW13が上位比較回路11のスイッチ回路SW1と同時にオフすることで、そのスイッチ回路SW1に発生するスイッチングノイズは、ノードN12、即ち下位比較回路12に伝搬しない。
【0067】
これにより、ノードN12の電位は、スイッチングノイズの影響を受けない。従って、各比較回路11,12の電圧比較器CMU1〜CMUm,CML1〜CMLnは、同一レベルの内部アナログ信号Vin1 ,Vin2 を記憶する。
【0068】
尚、制御信号S1vの立ち下がりが制御信号S1uのそれよりも遅れる場合について説明したが、その逆の場合でも同様の作用が得られる。
以上記述したように、本実施の形態によれば、以下の効果を奏する。
【0069】
(1)入力制御回路31は、入力制御手段としての第1,第2スイッチ回路SW11,SW12を含む。スイッチ回路SW11,SW12の第1端子は互いに接続され、アナログ入力信号Vinが入力される。スイッチ回路SW11,SW12の第2端子は、それぞれノードN11,N12を介して上位比較回路11,下位比較回路12に接続される。スイッチ回路SW11,SW12は、制御信号発生回路35から入力される制御信号SOに応答し、両比較回路11,12のサンプリング動作時にスイッチ回路SW11,SW12が先にオフすることで、アナログ入力信号Vinを、内部アナログ信号Vin1 ,Vin2 としてそれぞれノードN11,N12を介して上位比較回路11,下位比較回路12に供給する。従って、両比較回路11、12は同一レベルの内部アナログ信号Vin1 ,Vin2をサンプリングするため、両比較回路11,12におけるレベル誤差を低減する事ができる。
【0070】
(2)ノードN11,N12間にチャネル間制御手段としての第3スイッチ回路SW13を接続した。スイッチ回路SW13は、制御信号発生回路35から供給される制御信号SCに基づいて開閉制御される。従って、スイッチ回路SW13がオフすることでノードN11,N12が電気的に切り離されるので、両比較回路11,12間の干渉を低減することができる。
【0071】
尚、前記実施形態は、以下の態様に変更してもよい。
○上記実施形態では、入力制御手段として設けたスイッチ回路SW11,SW12を、制御信号SO(,SOx)により開閉制御する(オン状態、オフ状態を交互に繰り返す)様にしたが、各スイッチ回路SW11,SW12の状態を適宜変更して実施してもよい。
【0072】
例えば、スイッチ回路SW11,SW12を常時一定状態(オン状態)に制御する、制御信号発生回路35は、高電位電源VDDレベル又は低電位電源GNDレベルを持つ制御信号SOを出力する。スイッチ回路SW11,SW12はMOSトランジスタのオンによる抵抗値を持つ。これにより、上位比較回路11(又は下位比較回路12)にて発生するスイッチングノイズは、スイッチ回路SW11,SW12を通ることで小さくなる、即ちノードN11,N12間の干渉を低減することができる。
【0073】
別の例として、制御信号発生回路35は、Hレベル(高電位電源VDDレベル)とLレベル(低電位電源GNDレベル)の間の一定電圧を持つ制御信号SOをスイッチ回路SW11,SW12に供給する。スイッチ回路SW11,SW12を構成するMOSトランジスタは、制御信号SOに応答して一定状態にて動作し、その一定状態における抵抗値を持つMOSトランジスタによって、上記と同様にノードN11,N12間の干渉が低減される。
【0074】
また別の例として、制御信号発生回路35は、A/D変換器30の動作タイミングによって、スイッチ回路SW11,SW12の状態を変更するように制御信号SOのレベルを変更する。例えば、スイッチ回路SW11,SW12の抵抗値が、サンプリング時には低い値となり、スイッチング動作等によるノイズが発生する時に高い値となるように、制御信号SOのレベルを変更する。この様に、制御信号発生回路35は、少なくとも1つの状態において高電位電源VDDと低電位電源GNDの間の何れかの電位を持つ制御信号SOを出力する。これにより、サンプリング時にはスイッチ回路SW11,SW12を低抵抗として作用させてノードN11,N12のレベルを同一にし、ノードN11,N12間の干渉を低減するときにスイッチ回路SW11,SW12を高抵抗素子として作用させることができる。
【0075】
尚、上記したように、スイッチ回路SW11,SW12を高抵抗素子として作用させた場合、上位比較回路11が記憶する内部アナログ信号Vin1 のレベルと下位比較回路12のそれが相違する場合があり得る。しかし、上記実施形態のように下位比較回路12に冗長性を持たせているため、上位比較回路11と下位比較回路12間でサンプリング誤差が発生しても、その冗長性によって正常にA/D変換が可能である。従って、入力制御手段としてのスイッチ回路SW11,SW12は、完全にオフしなくても、上位,下位比較回路11,12のレベル誤差が補正回路34にて補正可能なレベル以内に収まるように帯域制限するだけの機能であればよい。
【0076】
○上記実施形態では、入力制御回路31を、入力制御手段としてのスイッチ回路SW11,SW12とチャネル間制御手段としてのスイッチ回路SW13により構成したが、入力制御回路を入力制御手段のみから構成してもよい。
【0077】
○上記実施形態では、チャネル間制御手段として設けたスイッチ回路SW13をオン・オフ制御するようにしたが、ノードN11,N12間のノイズの伝搬、即ち、ノードN11,N12間の干渉を低減するように制御すればよい。
【0078】
例えば、スイッチ回路SW13常時一定状態(オン状態)に制御する、即ち、制御信号発生回路35は、高電位電源VDDレベル又は低電位電源GNDレベルを持つ制御信号SCを出力する。スイッチ回路SW13はMOSトランジスタのオンによる抵抗値を持ち、これによりノードN11からノードN12(又はノードN12からノードN11)へ伝播するノイズを低減することが可能となる。
【0079】
別の例として、制御信号発生回路35は、Hレベル(高電位電源VDDレベル)とLレベル(低電位電源GNDレベル)の間の一定電圧を持つ制御信号SCをスイッチ回路SW13に供給する。スイッチ回路SW13を構成するMOSトランジスタは、制御信号SCに応答して一定状態にて動作し、その一定状態における抵抗値を持つMOSトランジスタによって、ノードN11,N12間の干渉が低減される。
【0080】
また別の例として、制御信号発生回路35は、A/D変換器30の動作タイミングによって、スイッチ回路SW13の状態を変更するように制御信号SCのレベルを変更する。例えば、スイッチ回路SW13の抵抗値が、サンプリング時には低い値となり、スイッチング動作等によるノイズが発生する時に高い値となるように、制御信号SCのレベルを変更する。この様に、制御信号発生回路35は、少なくとも1つの状態において高電位電源VDDと低電位電源GNDの間の何れかの電位を持つ制御信号SCを出力する。これにより、サンプリング時にはスイッチ回路SW13を低抵抗として作用させてノードN11,N12のレベルを同一にし、ノードN11,N12間の干渉を低減するときにスイッチ回路SW13を高抵抗として作用させることができる。
【0081】
○上記実施形態では、入力制御手段としてスイッチ回路SW11,SW12を備えたが、各スイッチ回路SW11,SW12に適当な素子を並列に接続して実施してもよい。
【0082】
・図7(a)に示すように、スイッチ回路SW11,SW12に抵抗R2,R3を並列に接続する。
・図7(b)に示すように、スイッチ回路SW11,SW12にインダクタL2,L3を並列に接続する。
【0083】
・図7(c)に示すように、スイッチ回路SW11,SW12にスイッチ回路SW21,SW22を並列に接続し、制御信号発生回路35は、スイッチ回路SW21,SW22をスイッチ回路SW11,SW12と逆相にて開閉制御する。即ち、スイッチ回路SW21,SW22には制御信号発生回路35から制御信号SOx(図4参照)が供給される。
【0084】
この様に、スイッチ回路SW11,SW12に並列に接続された素子は、スイッチ回路SW11,SW12のオフ動作によるクロックフィードスルーの影響を低減するように作用する。これにより、スイッチ回路SW11,SW12のスイッチング動作によるノイズの影響を低減することができる。
【0085】
○上記実施形態では、入力制御回路31の第1〜第3スイッチ回路SW11〜SW13を一対のPMOSトランジスタとNMOSトランジスタにより構成したが、各スイッチ回路SW11〜SW13をPMOSトランジスタのみ、NMOSトランジスタのみにて構成してもよい。
【0086】
○上記実施形態において、チャネル間制御手段としてのスイッチ回路SW13を構成するトランジスタのうちの少なくとも1つにデプレッション型トランジスタ(Depletion type Transistor)を用いてもよい。このデプレッション型トランジスタは、ゲート電圧が0でオンするため、スイッチ回路SW13を常時オン状態にする場合には制御が容易(不要)となり、更に低消費電力化に適している。
【0087】
○上記実施形態では、チャネル間制御手段としてスイッチ回路SW13を独立したノードN11,N12間に接続し、これを適宜制御する様にしたが、スイッチ回路SW13を適当な素子に変更して実施してもよい。
【0088】
・図6(a),(b)に示すように、ノードN11,N12間に抵抗R1,インダクタL1,または低電流素子を接続する。これらの素子は、スイッチングノイズ等のような交流に対して抵抗体として機能する。従って、一方の上位比較回路11(又は下位比較回路12)のスイッチ回路SW1のスイッチング動作による他方の回路への影響を低減することができる。
【0089】
・また、上記の素子は、図6(c)に示すように、A/D変換器30を形成した半導体チップの外部に設けてもよい。即ち、A/D変換器30に上記の素子を接続するための端子P1,P2(半導体チップにおいてはパッド)を設け、それら端子P1,P2間に素子を接続する。この様にすれば、ノードN11,N12間の交流的に高抵抗として作用する素子の抵抗値を容易に変更することが可能となる。更に、端子P1,P2間を配線にて接続してもよく、その配線は抵抗素子又はインダクタ素子として機能する。
【0090】
○上記実施形態では、上位比較回路11と下位比較回路12を設けたが、上位,中位,下位の3つの比較回路、また4つ以上の比較回路を設ける。そして、各比較回路毎に入力制御回路を設けて構成してもよい。また、パイプライン型のA/D変換器に応用してもよい。
【0091】
○上記実施形態では、チョッパ型電圧比較器CMU1〜CMUm,CML1〜CMLnを備えた直並列型のA/D変換器30に具体化したが、アナログ入力信号を処理する回路を複数備え、各回路に同一のアナログ入力信号を供給する半導体装置に具体化して実施してもよい。
【0092】
○上記実施形態では、下位比較回路12は冗長性を持つ構成としたが、冗長性を持たせない下位比較回路を備えたA/D変換器に具体化してもよい。その場合、図2のデジタル補正回路34が不要となる。
【0093】
○上記実施形態では、サンプリング時に入力制御回路31の各スイッチ回路SW11〜SW13をオンに制御したが、サンプリング時に入力制御手段の第1,第2スイッチ回路SW11,SW12をオンし、チャネル間制御手段の第3スイッチ回路SW13をオフする。そして、第1,第2スイッチ回路SW11,SW12をオフするときに第3スイッチ回路SW13をオンする。即ち、制御信号発生回路35は、制御信号SOと制御信号SCを逆相に制御する。これにより、第1,第2スイッチ回路SW11,SW12にて発生するクロックフィードスルーの一部を、第3スイッチ回路SW13にて吸収することで、各比較回路11,12に供給する内部アナログ信号Vin1 ,Vin2 にのるノイズを低減することができる。
【0094】
○上記実施形態では、S/H機能を有するチョッパ型電圧比較器CMU1〜CMUm,CML1〜CMLnを用いたが、S/H機能を持たない差動型電圧比較器等の電圧比較器を用いてA/D変換器を構成してもよい。この場合、入力制御回路31のスイッチ回路SW11,SW12が上位比較回路11,下位比較回路12に対するS/H回路として機能する。
【0095】
この様に、スイッチ回路SW11,SW12をS/H回路として機能させる場合、上位比較回路11と下位比較回路12の電圧比較器の数によって、ノードN11,N12に供給される内部アナログ信号Vin1 ,Vin2 のレベルが過渡的に同一にならなくなる。これは、デジタル出力信号Dout のリニアリティに影響する。これに対して、スイッチ回路SW11,SW12を構成するMOSトランジスタの素子サイズ等の固有値を電圧比較器に対応して変更することで、ノードN11,N12のレベルをバランスさせることで、リニアリティに対する影響を無くすことができる。
【0096】
○上記実施形態では、入力制御手段としてのスイッチ回路SW11,SW12を共通の制御信号発生回路35にて制御するようにしたが、制御信号発生回路をスイッチ回路SW11,SW12に対してそれぞれ独立して設けてもよい。その場合、スイッチ回路SW11,SW12を開閉制御する制御信号のタイミング誤差は、補正回路34にて補正可能な範囲であればよい。
【0097】
【発明の効果】
以上詳述したように、本発明によれば、複数のアナログ処理回路にて扱うアナログ入力信号のレベル誤差を低減することが可能な半導体集積回路を提供することができる。
【0098】
また、請求項21,22に記載の発明によれば、半導体集積回路はA/D変換器であり、そのA/D変換器におけるレベル誤差を低減することができる。
【図面の簡単な説明】
【図1】 本発明の原理説明図である。
【図2】 一実施形態の直並列型A/D変換器のブロック回路図である。
【図3】 入力制御回路,上位及び下位比較回路を示す回路図である。
【図4】 入力制御回路の詳細な回路図である。
【図5】 一実施形態の動作を示すタイミング波形図である。
【図6】 別の形態を示す回路図である。
【図7】 別の形態を示す回路図である。
【図8】 チョッパ型電圧比較器を示す回路図である。
【図9】 チョッパ型電圧比較器の動作設定図である。
【図10】 従来の直並列型A/D変換器の一部回路図である。
【図11】 A/D変換器の動作を示すタイミング波形図である。
【図12】 従来の直並列型A/D変換器の一部回路図である。
【図13】 A/D変換器の動作を示すタイミング波形図である。
【符号の説明】
1,2 アナログ処理回路
3,4 入力制御手段
5 チャネル間制御手段
Vin アナログ入力信号
N11〜N13 ノード
Claims (22)
- アナログ入力信号を処理する複数のアナログ処理回路と、
前記アナログ入力信号が共通のノードを介して供給され、前記アナログ入力信号に基づく内部アナログ信号をそれぞれ独立したノード配線を介して前記各アナログ処理回路に供給する入力制御手段と、
を備え、
前記各アナログ処理回路は、前記内部アナログ信号と基準電圧を比較し、その比較結果を出力する電圧比較回路を含み、該電圧比較回路は、前記内部アナログ信号をサンプリングするスイッチ回路と、前記基準電圧をサンプリングするスイッチ回路と、を含み、
前記入力制御手段は、導通状態と非導通状態の2状態を持ち、
前記アナログ処理回路の動作に基づいて前記入力制御手段の状態を同相にて制御する状態制御手段を備えた、
ことを特徴とする半導体集積回路。 - 請求項1に記載の半導体集積回路において、
前記複数のアナログ処理回路のうちの少なくとも1つは、入力信号をサンプリングした電圧あるいは電荷を一定時間保持する機能を有する、ことを特徴とする半導体集積回路。 - 請求項1又は2に記載の半導体集積回路において、
前記入力制御手段の状態を制御する状態制御手段を備えた、ことを特徴とする半導体集積回路。 - 請求項1に記載の半導体集積回路において、
前記状態制御手段は、複数の前記入力制御手段に対して共通に設けられている、ことを特徴とする半導体集積回路。 - 請求項1乃至4のうちの何れか1項に記載の半導体集積回路において、
前記入力制御手段を構成する素子の固有値を、前記複数のアナログ処理回路の構成に応じてそれぞれ設定した、ことを特徴とする半導体集積回路。 - 請求項1乃至5のうちの何れか1項に記載の半導体集積回路において、
前記入力制御手段に、抵抗素子又はインダクタ素子をそれぞれ並列に接続した、ことを特徴とする半導体集積回路。 - 請求項3乃至4のうちの何れか1項に記載の半導体集積回路において、
前記入力制御手段に、スイッチ素子をそれぞれ並列に接続した、ことを特徴とする半導体集積回路。 - 請求項7に記載の半導体集積回路において、
前記状態制御手段は、並列に接続された前記スイッチ素子と前記入力制御手段を逆相にて制御する、ことを特徴とする半導体集積回路。 - 請求項3に記載の半導体集積回路において、
前記各入力制御手段は、そのゲートに制御信号が供給されるMOS型トランジスタにて構成されるスイッチ素子であり、前記状態制御手段は、前記制御信号の電位を高電位電源と低電位電源の間の一定電位に制御する、ことを特徴とする半導体集積回路。 - 請求項1に記載の半導体集積回路において、
前記状態制御手段は、前記入力制御手段を前記複数のアナログ処理回路の何れもがサンプリング状態の時に非導通状態に制御する、ことを特徴とする半導体集積回路。 - 請求項3乃至10のうちの何れか1項に記載の半導体集積回路において、
前記独立したノード配線間に、高抵抗値を有するチャネル間制御手段を接続した、ことを特徴とする半導体集積回路。 - 請求項11に記載の半導体集積回路において、
前記チャネル間制御手段は、MOS型トランジスタよりなるスイッチ回路であり、前記 トランジスタのゲートには高電位電源又は低電位電源の制御信号が供給される、ことを特徴とする半導体集積回路。 - 請求項11に記載の半導体集積回路において、
前記チャネル間制御手段は、MOS型トランジスタよりなるスイッチ回路であり、前記トランジスタのゲートには高電位電源と低電位電源の間の一定電圧の制御信号が供給される、ことを特徴とする半導体集積回路。 - 請求項11に記載の半導体集積回路において、
前記チャネル間制御手段は、MOS型トランジスタよりなるスイッチ回路であり、前記トランジスタのゲートには前記アナログ処理回路のタイミングに応じた電圧の制御信号が供給され、その制御信号は少なくとも1つの期間に高電位電源と低電位電源の間の一定電圧に制御される、ことを特徴とする半導体集積回路。 - 請求項12乃至14のうちの何れか1項に記載の半導体集積回路において、
前記チャネル間制御手段を構成するトランジスタのうちの少なくとも1つはデプレッション型トランジスタである、ことを特徴とする半導体集積回路。 - 請求項11に記載の半導体集積回路において、前記MOS型トランジスタのゲートに供給される制御信号は、前記入力制御手段を制御する状態制御手段により生成される、ことを特徴とする半導体集積回路。
- 請求項11に記載の半導体集積回路において、前記チャネル間制御手段は抵抗素子である、ことを特徴とする半導体集積回路。
- 請求項11に記載の半導体集積回路において、前記チャネル間制御手段はインダクタ素子である、ことを特徴とする半導体集積回路。
- 請求項11に記載の半導体集積回路において、
前記ノード配線は半導体チップ上に形成され、前記チャネル間制御手段は前記半導体チップの外部に設けられている、ことを特徴とする半導体集積回路。 - 請求項11に記載の半導体集積回路において、
前記ノード配線は半導体チップ上に形成され、該半導体チップには前記チャネル間制御手段を当該チップ外部に接続するため端子が形成されている、ことを特徴とする半導体集積回路。 - 請求項1乃至20のうちの何れか1項に記載の半導体集積回路において、
前記各アナログ処理回路は、前記内部アナログ信号と基準電圧を比較し、その比較結果を出力する電圧比較回路であり、
前記複数のアナログ処理回路の比較結果のうちの少なくとも1つに基づいて基準電圧を生成する基準電圧発生回路と、
前記各アナログ処理回路の比較結果を2進コード化する複数のエンコーダと、を備え、
前記アナログ入力信号をデジタル出力信号に変換することを特徴とする半導体集積回路。 - 請求項21に記載の半導体集積回路装置において、
前記複数のアナログ処理回路のうちの少なくとも1つは当該アナログ処理回路の入力レンジを拡大するための冗長比較回路を有し、
前記複数のエンコーダの出力信号を補正したデジタル出力信号を出力する補正回路を備えた、ことを特徴とする半導体集積回路。
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