JP7142341B2 - Ａｄ変換器 - Google Patents

Ａｄ変換器 Download PDF

Info

Publication number
JP7142341B2
JP7142341B2 JP2018078257A JP2018078257A JP7142341B2 JP 7142341 B2 JP7142341 B2 JP 7142341B2 JP 2018078257 A JP2018078257 A JP 2018078257A JP 2018078257 A JP2018078257 A JP 2018078257A JP 7142341 B2 JP7142341 B2 JP 7142341B2
Authority
JP
Japan
Prior art keywords
reference potential
supply line
converter
section
charge
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018078257A
Other languages
English (en)
Other versions
JP2019186842A (ja
Inventor
裕治 源代
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
THine Electronics Inc
Original Assignee
THine Electronics Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by THine Electronics Inc filed Critical THine Electronics Inc
Priority to JP2018078257A priority Critical patent/JP7142341B2/ja
Publication of JP2019186842A publication Critical patent/JP2019186842A/ja
Application granted granted Critical
Publication of JP7142341B2 publication Critical patent/JP7142341B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Analogue/Digital Conversion (AREA)

Description

本発明は、逐次比較型のＡＤ変換器に関するものである。
ＡＤ変換器（ＡＤＣ、analog-to-digital converter）は、アナログデータを入力して、その入力アナログデータに応じたデジタルデータを出力することができる。そのうちでも、逐次比較型（ＳＡＲ、successive approximation register）のＡＤ変換器は、主な構成要素として、ＤＡ変換部、比較部および制御部を備える。ＤＡ変換部は、複数の容量素子および複数のスイッチを含む。逐次比較型のＡＤ変換器は、他のタイプのＡＤ変換器と比較すると、アナログ回路が少なく、静的な電流が抑えられ、低消費電力でプロセス微細化に向く。それ故、逐次比較型のＡＤ変換器は、近年盛んに研究されている。
逐次比較型のＡＤ変換器は、非特許文献１に解説されているとおり、概ね次のように初期化ステップおよび逐次比較の各ステップの動作を行う。初期化ステップでは、ＤＡ変換部は各容量素子の電荷を初期化する。この初期化ステップの後、逐次比較の各ステップが行われる。逐次比較の各ステップにおいて、ＤＡ変換部は、制御部から与えられる制御信号に基づいて各スイッチが設定されて、その設定に応じたアナログデータを比較部へ出力する。比較部は、ＤＡ変換部から出力されたアナログデータの大きさを入力アナログデータに基づいて評価して、その評価結果を制御部へ出力する。制御部は、比較部から出力された評価結果に基づいて、ＤＡ変換部から出力されたアナログデータが入力アナログデータに応じた値に近づくように、逐次比較の次のステップにおいてＤＡ変換部の各スイッチの設定を制御する制御信号を出力する。
制御部は、出力すべきデジタルデータの最上位ビット（ＭＳＢ、most significant bit）の値を最初のステップで判定し、その後の各ステップで順次に下位のビットの値を判定していき、最後のステップで最下位ビット（ＬＳＢ、least significant bit）の値を判定する。例えば、出力すべきデジタルデータが４ビットデータ[d3,d2,d1,d0]であるとすると、制御部は、最初のステップ１においてＭＳＢのd3の値を判定し、次のステップ２においてビットd2の値を判定し、更に次のステップ３においてビットd1の値を判定し、最後のステップ４においてＬＳＢのd0の値を判定する。
このような逐次比較型のＡＤ変換器の動作において、初期化ステップから逐次比較の最初のステップ１に移行する際、および、逐次比較の各ステップから次のステップに移行する際に、ＤＡ変換部の複数のスイッチの設定が変化して、ＤＡ変換部の各容量素子の電荷の量が変化する。ＤＡ変換部の複数の容量素子の電荷量の変化は、キックバックと呼ばれる基準電圧端子経由の電荷移動を引き起こす。このキックバックにより、ＤＡ変換部に基準電位を供給する基準電位供給線の電位が変動する。特に、逐次比較の初期のステップでは、キックバックが大きいので、基準電位供給線の電位の変動量も大きい。
基準電位供給線からＤＡ変換部に供給される基準電位の変動が大きいタイミングでＤＡ変換部から出力されているアナログデータの大きさを比較部が評価すると、その評価結果を誤り、最終的に得られるデジタルデータが誤りとなる場合がある。したがって、基準電位供給線からＤＡ変換部に供給される基準電位の変動が整定して基準電位が安定した後のタイミングで、ＤＡ変換部から出力されているアナログデータの大きさを比較部が評価することが好ましい。この場合、逐次比較の各ステップの期間は、ステップ移行後に基準電位が安定するまでに要する時間より長く設定しなければならない。ＡＤ変換器は高速化が求められているが、ステップ移行後に基準電位が安定するまでに要する時間はＡＤ変換器の高速化の妨げとなる。
非特許文献２～４には、逐次比較の各ステップの期間の短縮化を図る技術が記載されている。非特許文献２に記載された技術は、基準電位供給線に基準電位を出力するバッファを高速化するとともに、比較部による評価の際のオフセットを調整することで、各ステップの期間の短縮化を図る。非特許文献３に記載された技術は、基準電位供給線に大容量のデカップリング容量部を設けることで、各ステップの期間の短縮化を図る。非特許文献４，５に記載された技術は、基準電位供給線に対して電荷を注入することで、各ステップの期間の短縮化を図る。
Behzad Razavi, "A Tale of TwoADCs: Pipelined Versus SAR," IEEE Solid-State Circuits Magazine, Volume: 7,Issue: 3, pp. 38-46, 2015. Chi-Hang Chan, Yan Zhu, Cheng Li,Wai-Hong Zhang, Iok-Meng Ho, Lai Wei, Seng-Pan U, Rui Paulo Martins, "60-dBSNDR 100-MS/s SAR ADCs With Threshold Reconfigurable Reference ErrorCalibration," IEEE Journal of Solid-State Circuits, Volume 52, Number 10,pp.2576-2588, October 2017. Bob Verbruggen, Kazuaki Deguchi,Badr Malki, Jan Craninckx, "A 70 dB SNDR 200 MS/s 2.3 mW dynamic pipelined SAR ADC in 28nmdigital CMOS," 2014 Symposium on VLSI Circuits Digest of Technical Papers, pp.1-2,June 2014. Ying-Zu Lin, Chih-Hou Tsai,Shan-Chih Tsou, Chao-Hsin Lu, "A 8.2-mW 10-b 1.6-GS/s 4× TI SAR ADC with fast referencecharge neutralization and background timing-skew calibration in 16-nm CMOS," 2016IEEE Symposium on VLSI Circuits （VLSI-Circuits）, pp.1-2, June 2016. Ewout Martens, BenjaminHershberg, Jan Craninckx, "A 16nm 69dB SNDR 300MSps ADC with capacitive referencestabilization," 2017 Symposium on VLSI Circuits, pp.C92-C93, June 2017.
非特許文献２に記載された技術は、バッファの高速化により消費電力の増加を招くので好ましくない。
非特許文献３に記載された技術は、半導体基板上に大容量のデカップリング容量部を設ける場合には、その半導体基板上のレイアウト面積の増加を招くので好ましくない。半導体基板の外にデカップリング容量部を設ける場合には、そのデカップリング容量部としてチップコンデンサを用いたとしても、自己共振周波数が数十ＭＨｚ程度と小さく、ＡＤ変換器の高速化の要求に応えることは困難である。
非特許文献４，５に記載された技術の概要は次のとおりである。逐次比較の各ステップにおけるＤＡ変換部の電荷移動量は、直前のステップの比較部による比較結果のみでは決まらず、最初のステップから直前のステップまでの比較部による比較結果の履歴に応じて異なる。そこで、非特許文献４，５に記載された技術は、最初のステップから直前のステップまでの比較部による比較結果の履歴に基づいて、基準電位供給線に対して注入する電荷の量をステップ毎に設定する。
電荷注入を行うステップの数が多くなると、電荷注入量を決める為の回路は、論理が複雑になり、また、処理に要する時間が長くなる。すなわち、各ステップの期間の短縮化の意図に反する結果となる場合がある。非特許文献４に記載された技術は、電荷注入量を決める論理を簡略化しているものの、逐次比較の初めの３つのステップにおいて電荷注入をするに留まっている。非特許文献５に記載された技術は、電荷注入量の決定等を高速に行う為に専用の回路を設け、また、その他の種々の特徴的な構成を採用するものであるが、半導体基板上に実装する際のレイアウト面積の増加を招くので好ましくない。
本発明は、上記問題点を解消する為になされたものであり、逐次比較の各ステップの期間を短縮することができ高速動作が容易なＡＤ変換器を提供することを目的とする。
本発明の第１態様のＡＤ変換器は、入力アナログデータに応じたデジタルデータを出力する逐次比較型のＡＤ変換器であって、(1) 複数の容量素子と、制御信号に基づいて設定される複数のスイッチとを含み、複数のスイッチのうちの全て又は一部のスイッチの設定により、(2) 複数の容量素子のうちの該スイッチに対応する容量素子の第１端を第１基準電位または第２基準電位として、複数のスイッチそれぞれの設定に応じたデータを、複数の容量素子それぞれの第２端が共通に接続されてなる出力端から出力するＤＡ変換部と、(3) ＤＡ変換部から出力されるデータと入力アナログデータとを大小比較して、その比較結果を表す比較信号を出力する比較部と、(4) 比較信号に基づいて、逐次比較のステップ毎に、ＤＡ変換部から出力されるデータと入力アナログデータとの差が小さくなるように制御信号を生成して出力する制御部と、(5) 逐次比較の何れかステップにおいて、第１基準電位または第２基準電位をＤＡ変換部へ与える基準電位供給線に対し、逐次比較のステップ毎の比較結果の履歴に依らず一定量の電荷を注入して、ＤＡ変換部の複数のスイッチの設定変更に伴う基準電位供給線の電位変動を抑制する電荷注入部と、を備える。
本発明の第２態様のＡＤ変換器は、入力アナログデータに応じたデジタルデータを出力する逐次比較型のＡＤ変換器であって、(1) 複数の容量素子と、制御信号に基づいて設定される複数のスイッチとを含み、入力アナログデータを複数の容量素子によりホールドした後、複数のスイッチのうちの全て又は一部のスイッチの設定により、複数の容量素子のうちの該スイッチに対応する容量素子の第１端を第１基準電位または第２基準電位として、複数のスイッチそれぞれの設定に応じたデータを、複数の容量素子それぞれの第２端が共通に接続されてなる出力端から出力するＤＡ変換部と、(2) ＤＡ変換部から出力されるデータと基準レベルとを大小比較して、その比較結果を表す比較信号を出力する比較部と、(3) 比較信号に基づいて、逐次比較のステップ毎に、ＤＡ変換部から出力されるデータと基準レベルとの差が小さくなるように制御信号を生成して出力する制御部と、(4)逐次比較の何れかステップにおいて、第１基準電位または第２基準電位をＤＡ変換部へ与える基準電位供給線に対し、逐次比較のステップ毎の比較結果の履歴に依らず一定量の電荷を注入して、ＤＡ変換部の複数のスイッチの設定変更に伴う基準電位供給線の電位変動を抑制する電荷注入部と、を備える。
本発明の第３態様のＡＤ変換器は、第１入力アナログデータと第２入力アナログデータとの差に応じたデジタルデータを出力する逐次比較型のＡＤ変換器であって、(1) 複数の容量素子と、第１制御信号に基づいて設定される複数のスイッチとを含み、第１入力アナログデータを複数の容量素子によりホールドした後、複数のスイッチのうちの全て又は一部のスイッチの設定により、複数の容量素子のうちの該スイッチに対応する容量素子の第１端を第１基準電位または第２基準電位として、複数のスイッチそれぞれの設定に応じた第１データを、複数の容量素子それぞれの第２端が共通に接続されてなる出力端から出力する第１ＤＡ変換部と、(2) 複数の容量素子と、第２制御信号に基づいて設定される複数のスイッチとを含み、第２入力アナログデータを複数の容量素子によりホールドした後、複数のスイッチのうちの全て又は一部のスイッチの設定により、複数の容量素子のうちの該スイッチに対応する容量素子の第１端を第１基準電位または第２基準電位として、複数のスイッチそれぞれの設定に応じた第２データを、複数の容量素子それぞれの第２端が共通に接続されてなる出力端から出力する第２ＤＡ変換部と、(3) 第１データと第２データとを大小比較して、その比較結果を表す比較信号を出力する比較部と、(4) 比較信号に基づいて、逐次比較のステップ毎に、第１データと第２データとの差が小さくなるように第１制御信号および第２制御信号を生成して出力する制御部と、(5) 逐次比較の何れかステップにおいて、第１基準電位または第２基準電位をＤＡ変換部へ与える基準電位供給線に対し、逐次比較のステップ毎の比較結果の履歴に依らず一定量の電荷を注入して、ＤＡ変換部の複数のスイッチの設定変更に伴う基準電位供給線の電位変動を抑制する電荷注入部と、を備える。
本発明において、電荷注入部は、逐次比較の少なくとも最初のステップにおいて、基準電位供給線に対し電荷を注入するのが好適である。電荷注入部は、逐次比較のステップが進むに従って、基準電位供給線に対し注入する電荷の量を適正化するのが好適である。ステップが進むにつれ、適正値は概ね減少して行く傾向にある。電荷注入部は、第１基準電位をＤＡ変換部へ与える基準電位供給線に対し一定量の電荷を注入するとともに、第２基準電位をＤＡ変換部へ与える基準電位供給線に対し一定量の電荷を注入するのが好適である。
電荷注入部は、第１端および第２端を有する容量部と、容量部の第１端を第１電源電位供給線または基準電位供給線に接続する第１スイッチと、容量部の第２端を第２電源電位供給線または第１電源電位供給線に接続する第２スイッチと、を含み、第１スイッチにより容量部の第１端を第１電源電位供給線に接続し、第２スイッチにより容量部の第２端を第２電源電位供給線に接続することにより、容量部に電荷を蓄積し、第１スイッチにより容量部の第１端を基準電位供給線に接続し、第２スイッチにより容量部の第２端を第１電源電位供給線に接続することにより、容量部に蓄積されていた電荷を基準電位供給線に対し注入するのが好適である。
電荷注入部は、(1) 第１端および第２端を有し、第１端が基準電位供給線に接続され、第２端のレベルに応じて電荷蓄積または基準電位供給線への電荷注入を行う容量部と、(2) 容量部の第２端に接続された出力端を有し、容量部における電荷蓄積および電荷注入を制御する信号が入力されるインバータ回路と、(3) 容量部において電荷注入の後に電荷蓄積を開始した際にインバータ回路の出力端と容量部の第２端との間に流れる電流の大きさを制限する電流制限回路と、を含むのも好適である。
電荷注入部は、第１端および第２端を有する容量部と、容量部の第１端と基準電位供給線との間に設けられた第１スイッチと、容量部の第１端と電源電位供給線との間に設けられた第２スイッチと、を含み、第１スイッチをオフ状態とし第２スイッチをオン状態とすることにより、容量部に電荷を蓄積し、第１スイッチをオン状態とし第２スイッチをオフ状態とすることにより、容量部に蓄積されていた電荷を基準電位供給線に対し注入するのも好適である。
また、容量部の容量値は可変であるのが好適である。
本発明のＡＤ変換器は、逐次比較の各ステップの期間を短縮することができ、高速動作が容易である。
図１は、ＡＤ変換器１Ａの構成を示す図である。 図２は、ＡＤ変換器１Ａの第１動作例を説明する表である。 図３は、ＡＤ変換器１Ａの第２動作例を説明する表である。 図４は、ＡＤ変換器１Ａの第３動作例を説明する表である。 図５は、電荷注入部５０の第１回路例としての電荷注入部５１の構成を示す図である。 図６は、電荷注入部５０の第２回路例としての電荷注入部５２の構成を示す図である。 図７は、電荷注入部５０の第３回路例としての電荷注入部５３の構成を示す図である。 図８は、ＡＤ変換器１Ｂの構成を示す図である。 図９は、ＡＤ変換器１Ｂの各スイッチＳＷｎの回路例を示す図である。 図１０は、ＡＤ変換器１Ｂの各スイッチＳＷｎの動作を説明するタイミングチャートである。 図１１は、ＡＤ変換器１Ｃの構成を示す図である。 図１２は、ＡＤ変換器１Ｃの動作例を説明する表である。図１２（ａ）は、ＡＤ変換器１Ｃの第１ＤＡ変換部１１の動作を示す。図１２（ｂ）は、ＡＤ変換器１Ｃの第２ＤＡ変換部１２の動作を示す。 図１３は、ＡＤ変換器１Ｃの動作例を説明するタイミングチャートである。 図１４は、ＡＤ変換器１Ｃの動作のシミュレーション結果を示す図である。
以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。本発明は、これらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
（第１構成例）
図１は、ＡＤ変換器１Ａの構成を示す図である。この図に示される第１構成例のＡＤ変換器１Ａは、ＤＡ変換部１０Ａ、比較部２０、制御部３０Ａおよび電荷注入部５０を備える。ＡＤ変換器１Ａは、入力アナログデータAinに応じたデジタルデータを制御部３０Ａから出力する。
ＤＡ変換部１０Ａは、Ｎ個の容量素子Ｃ０～ＣN-1、Ｎ個のスイッチＳＷ０～ＳＷN-1およびスイッチＳＷRSTを含む。Ｎ個のスイッチＳＷ０～ＳＷN-1は、制御部３０Ａから出力される制御信号に基づいて設定される。各容量素子Ｃｎの第１端は、対応するスイッチＳＷｎと接続されている。各容量素子Ｃｎの第１端は、スイッチＳＷｎの設定により、高電位の第１基準電位VREFHまたは低電位の第２基準電位VREFLとされる。各容量素子Ｃｎの第２端は、共通に接続されて出力端を構成している。スイッチＳＷRSTは、この出力端と第２基準電位供給線との間に設けられている。ＤＡ変換部１０Ａは、この出力端から、Ｎ個のスイッチＳＷ０～ＳＷN-1それぞれの設定に応じたデータCTOPを比較部２０へ出力する。
なお、Ｎは２以上の整数であり、ｎは０以上(Ｎ－１)以下の整数である。また、Ｎ個の容量素子Ｃ０～ＣN-1のうち何れかの容量素子の第１端は一定電位とされる場合があり、その場合には、その容量素子に対応するスイッチは不要である。
比較部２０は、２つの入力端それぞれに入力されるデータを大小比較して、その比較結果を表す比較信号を制御部３０Ａへ出力する。第１構成例では、比較部２０は、ＤＡ変換部１０Ａから出力されたデータCTOPを一方の入力端に入力し、入力アナログデータAinを他方の入力端に入力する。
制御部３０Ａは、比較部２０から出力された比較信号に基づいて、逐次比較のステップ毎に、ＤＡ変換部１０Ａから出力されるデータCTOPと入力アナログデータAinとの差が小さくなるように制御信号を生成して、その制御信号をＤＡ変換部１０Ａへ出力する。
電荷注入部５０は、逐次比較の何れかステップにおいて、第１基準電位VREFHまたは第２基準電位VREFLをＤＡ変換部１０Ａへ与える基準電位供給線に対し、逐次比較のステップ毎の比較部２０による比較結果の履歴に依らず一定量の電荷を注入して、ＤＡ変換部１０ＡのスイッチＳＷ０～ＳＷN-1の設定変更に伴う基準電位供給線の電位変動を抑制する。
図２は、ＡＤ変換器１Ａの第１動作例を説明する表である。第１動作例では、Ｎ＝４とし、容量素子Ｃ０の容量値をＣとし、容量素子Ｃ１の容量値をＣとし、容量素子Ｃ２の容量値を２Ｃとし、容量素子Ｃ３の容量値を４Ｃとする。各容量素子の容量値は、単位容量値Ｃの倍数で示されている。この表には、逐次比較の各ステップにおける制御信号Ccodeおよび各容量素子Ｃｎの第１端の電位が示されている。「Ｈ」は、容量素子の第１端が高電位の第１基準電位VREFHに接続されることを示し、「Ｌ」は、容量素子の第１端が低電位の第２基準電位VREFLに接続されることを示す。Ccodeは、ＤＡ変換部１０Ａの各スイッチの設定を制御するために制御部３０ＡからＤＡ変換部１０Ａに与えられる３ビットの制御信号である。スイッチＳＷ３の設定は、Ccode[c2,c1,c0]のＭＳＢであるc2により制御される。スイッチＳＷ２の設定は、Ccodeの第２ビットであるc1より制御される。スイッチＳＷ１の設定は、CcodeのＬＳＢであるc0により制御される。容量素子Ｃ０は常に低電位の第２基準電位VREFLに接続されるので、スイッチＳＷ０は無くてもよい。
初期化ステップでは、４個のスイッチＳＷ０～ＳＷ３およびスイッチＳＷRSTにより、４個の容量素子Ｃ０～Ｃ３それぞれの両端は、第２基準電位VREFLとされる。これにより、４個の容量素子Ｃ０～Ｃ３それぞれの電荷は初期化され、ＤＡ変換部１０Ａから比較部２０へ出力されるデータCTOPが初期化される。初期化ステップが終了すると、スイッチＳＷRSTはオフ状態となる。
初期化ステップの後の逐次比較の最初のステップ１では、制御部３０ＡからＤＡ変換部１０ＡにCcode[1,0,0]が与えられることで、容量素子Ｃ３は第１基準電位VREFHに接続され、容量素子Ｃ２，Ｃ１，Ｃ０は第２基準電位VREFLに接続される。すなわち、第１基準電位VREFHに接続される容量素子の容量値の総和は４Ｃとなり、第２基準電位VREFLに接続される容量素子の容量値の総和は４Ｃとなる。このような各容量素子の接続状態のときにＤＡ変換部１０Ａから出力されるデータCTOPは（VREFH＋VREFL）／２となる。
ステップ１においてＤＡ変換部１０Ａから出力されるデータCTOPと入力アナログデータAinとが比較部２０により大小比較され、その比較結果を表す比較信号が比較部２０から制御部３０Ａへ出力される。そして、制御部３０Ａにより、ステップ１の比較結果に応じて、逐次比較の次のステップ２でＤＡ変換部１０Ａに与えられるCcodeが決定される。ステップ２は、ステップ１の比較結果に応じてケース１とケース２とに分かれる。データCTOPが入力アナログデータAinより小さい場合にケース１に進み、データCTOPが入力アナログデータAinより大きい場合にケース２に進む。
逐次比較のステップ２のケース１では、制御部３０ＡからＤＡ変換部１０ＡにCcode[1,1,0]が与えられることで、容量素子Ｃ３，Ｃ２は第１基準電位VREFHに接続され、容量素子Ｃ１，Ｃ０は第２基準電位VREFLに接続される。すなわち、第１基準電位VREFHに接続される容量素子の容量値の総和は６Ｃとなり、第２基準電位VREFLに接続される容量素子の容量値の総和は２Ｃとなる。このような各容量素子の接続状態のときにＤＡ変換部１０Ａから出力されるデータCTOPは（３VREFH＋VREFL）／４となる。
ステップ２のケース１においてＤＡ変換部１０Ａから出力されるデータCTOPと入力アナログデータAinとが比較部２０により大小比較され、その比較結果を表す比較信号が比較部２０から制御部３０Ａへ出力される。そして、制御部３０Ａにより、ステップ２のケース１の比較結果に応じて、逐次比較の次のステップ３でＤＡ変換部１０Ａに与えられるCcodeが決定される。ステップ２のケース１の後のステップ３は、ステップ２のケース１の比較結果に応じてケース１-１とケース１-２とに分かれる。データCTOPが入力アナログデータAinより小さい場合にケース１-１に進み、データCTOPが入力アナログデータAinより大きい場合にケース１-２に進む。
逐次比較のステップ２のケース２では、制御部３０ＡからＤＡ変換部１０ＡにCcode[0,1,0]が与えられることで、容量素子Ｃ２は第１基準電位VREFHに接続され、容量素子Ｃ３，Ｃ１，Ｃ０は第２基準電位VREFLに接続される。すなわち、第１基準電位VREFHに接続される容量素子の容量値の総和は２Ｃとなり、第２基準電位VREFLに接続される容量素子の容量値の総和は６Ｃとなる。このような各容量素子の接続状態のときにＤＡ変換部１０Ａから出力されるデータCTOPは（VREFH＋３VREFL）／４となる。
ステップ２のケース２においてＤＡ変換部１０Ａから出力されるデータCTOPと入力アナログデータAinとが比較部２０により大小比較され、その比較結果を表す比較信号が比較部２０から制御部３０Ａへ出力される。そして、制御部３０Ａにより、ステップ２のケース２の比較結果に応じて、逐次比較の次のステップ３でＤＡ変換部１０Ａに与えられるCcodeが決定される。ステップ２のケース２の後のステップ３は、ステップ２のケース２の比較結果に応じてケース２-１とケース２-２とに分かれる。データCTOPが入力アナログデータAinより小さい場合にケース２-１に進み、データCTOPが入力アナログデータAinより大きい場合にケース２-２に進む。
ステップ３のケース１-１では、制御部３０ＡからＤＡ変換部１０ＡにCcode[1,1,1]が与えられることで、容量素子Ｃ３，Ｃ２，Ｃ１は第１基準電位VREFHに接続され、容量素子Ｃ０は第２基準電位VREFLに接続される。すなわち、第１基準電位VREFHに接続される容量素子の容量値の総和は７Ｃとなり、第２基準電位VREFLに接続される容量素子の容量値の総和はＣとなる。したがって、ＤＡ変換部１０Ａから出力されるデータCTOPは（７VREFH＋VREFL）／８となる。
ステップ３のケース１-２では、制御部３０ＡからＤＡ変換部１０ＡにCcode[1,0,1]が与えられることで、容量素子Ｃ３，Ｃ１は第１基準電位VREFHに接続され、容量素子Ｃ２，Ｃ０は第２基準電位VREFLに接続される。すなわち、第１基準電位VREFHに接続される容量素子の容量値の総和は５Ｃとなり、第２基準電位VREFLに接続される容量素子の容量値の総和は３Ｃとなる。したがって、ＤＡ変換部１０Ａから出力されるデータCTOPは（５VREFH＋３VREFL）／８となる。
ステップ３のケース２-１では、制御部３０ＡからＤＡ変換部１０ＡにCcode[0,1,1]が与えられることで、容量素子Ｃ２，Ｃ１は第１基準電位VREFHに接続され、容量素子Ｃ３，Ｃ０は第２基準電位VREFLに接続される。すなわち、第１基準電位VREFHに接続される容量素子の容量値の総和は３Ｃとなり、第２基準電位VREFLに接続される容量素子の容量値の総和は５Ｃとなる。したがって、ＤＡ変換部１０Ａから出力されるデータCTOPは（３VREFH＋５VREFL）／８となる。
ステップ３のケース２-２では、制御部３０ＡからＤＡ変換部１０ＡにCcode[0,0,1]が与えられることで、容量素子Ｃ１は第１基準電位VREFHに接続され、容量素子Ｃ３，Ｃ２，Ｃ０は第２基準電位VREFLに接続される。すなわち、第１基準電位VREFHに接続される容量素子の容量値の総和はＣとなり、第２基準電位VREFLに接続される容量素子の容量値の総和は７Ｃとなる。したがって、ＤＡ変換部１０Ａから出力されるデータCTOPは（VREFH＋７VREFL）／８となる。
このように、逐次比較の最初のステップ１では、制御部３０ＡからＤＡ変換部１０Ａに与えられるCcodeが[1,0,0]に仮設定されて、ＤＡ変換部１０Ａから出力されるデータCTOPと入力アナログデータAinとが大小比較され、その比較結果に基づいて、CcodeのＭＳＢであるc2が決定される。次のステップ２では、制御部３０ＡからＤＡ変換部１０Ａに与えられるCcodeが[c2,1,0]に仮設定されて、ＤＡ変換部１０Ａから出力されるデータCTOPと入力アナログデータAinとが大小比較され、その比較結果に基づいて、Ccodeの第２ビットであるc1が決定される。
最後のステップ３では、制御部３０ＡからＤＡ変換部１０Ａに与えられるCcodeが[c2,c1,1]に仮設定されて、ＤＡ変換部１０Ａから出力されるデータCTOPと入力アナログデータAinとが大小比較され、その比較結果に基づいて、CcodeのＬＳＢであるc0が決定される。そして、ステップ３の後に最終的に得られたCcode（または、このCcodeに基づいて得られるデジタルデータ）が、入力アナログデータAinに応じたデジタルデータとして制御部３０Ａから出力される。
図３は、ＡＤ変換器１Ａの第２動作例を説明する表である。第２動作例では、Ｎ＝８とし、８個の容量素子Ｃ０～Ｃ７それぞれの容量値をＣとする。容量素子Ｃ７，Ｃ６，Ｃ５，Ｃ４の容量値の総和は４Ｃであり、容量素子Ｃ３，Ｃ２の容量値の総和は２Ｃである。したがって、互いに並列に設けられている容量素子Ｃ７，Ｃ６，Ｃ５，Ｃ４がCcodeのc2に基づいて互いに同じ電位に設定されるとともに、互いに並列に設けられている容量素子Ｃ３，Ｃ２がCcodeのc1に基づいて互いに同じ電位に設定されることで、第２動作例は第１動作例と等価なものとなる。
図４は、ＡＤ変換器１Ａの第３動作例を説明する表である。前述の第２動作例の場合と同様に、この第３動作例でも、Ｎ＝８とし、８個の容量素子Ｃ０～Ｃ７それぞれの容量値をＣとする。ただし、前述の第２動作例では、バイナリコードで表されたCcode[c2,c1,c0]に基づいて各容量素子の接続が決められていたが、この第３動作例では、Ccode[c2,c1,c0]をデコードして得られるサーモメータコードに基づいて各容量素子の接続が決められる。
この第３動作例において、逐次比較の最初のステップ１では、４個の容量素子Ｃ０～Ｃ３は第１基準電位VREFHに接続され、４個の容量素子Ｃ４～Ｃ７は第２基準電位VREFLに接続される。したがって、ＤＡ変換部１０Ａから出力されるデータCTOPは（VREFH＋VREFL）／２となる。
ステップ２のケース１では、６個の容量素子Ｃ０～Ｃ５は第１基準電位VREFHに接続され、２個の容量素子Ｃ６，Ｃ７は第２基準電位VREFLに接続される。したがって、ＤＡ変換部１０Ａから出力されるデータCTOPは（３VREFH＋VREFL）／４となる。
ステップ２のケース２では、２個の容量素子Ｃ０，Ｃ１は第１基準電位VREFHに接続され、６個の容量素子Ｃ２～Ｃ７は第２基準電位VREFLに接続される。したがって、ＤＡ変換部１０Ａから出力されるデータCTOPは（VREFH＋３VREFL）／４となる。
ステップ３のケース１-１では、７個の容量素子Ｃ０～Ｃ６は第１基準電位VREFHに接続され、１個の容量素子Ｃ７は第２基準電位VREFLに接続される。したがって、ＤＡ変換部１０Ａから出力されるデータCTOPは（７VREFH＋VREFL）／８となる。
ステップ３のケース１-２では、５個の容量素子Ｃ０～Ｃ４は第１基準電位VREFHに接続され、３個の容量素子Ｃ５～Ｃ７は第２基準電位VREFLに接続される。したがって、ＤＡ変換部１０Ａから出力されるデータCTOPは（５VREFH＋３VREFL）／８となる。
ステップ３のケース２-１では、３個の容量素子Ｃ０～Ｃ２は第１基準電位VREFHに接続され、５個の容量素子Ｃ３～Ｃ７は第２基準電位VREFLに接続される。したがって、ＤＡ変換部１０Ａから出力されるデータCTOPは（３VREFH＋５VREFL）／８となる。
ステップ３のケース２-２では、１個の容量素子Ｃ０は第１基準電位VREFHに接続され、７個の容量素子Ｃ１～Ｃ７は第２基準電位VREFLに接続される。したがって、ＤＡ変換部１０Ａから出力されるデータCTOPは（VREFH＋７VREFL）／８となる。
このように、各ステップ・各ケースにおいて第３動作例のＤＡ変換部１０Ａから出力されるデータCTOPは、前述した第１および第２の各動作例の場合にＤＡ変換部１０Ａから出力されるデータCTOPと同じ値となる。
上記の第１～第３の動作例の何れにおいても、初期化ステップから逐次比較の最初のステップ１に移行する際、および、逐次比較の或るステップから次のステップに移行する際に、基準電位供給線経由の電荷移動が生じる。Ｖ＝VREFH－VREFLとすると、初期化ステップから逐次比較のステップ１に移行する際の電荷移動量は２ＣＶである。ステップ１から次のステップ２のケース１に移行する際の電荷移動量はＣＶ／２である。ステップ１から次のステップ２のケース２に移行する際の電荷移動量は３ＣＶ／２である。ステップ２のケース１から次のステップ３のケース１-１に移行する際、ステップ２のケース１から次のステップ３のケース１-２に移行する際、ステップ２のケース２から次のステップ３のケース２-２に移行する際、および、ステップ２のケース２から次のステップ３のケース２-１に移行する際にも、電荷移動が生じる。
逐次比較の各ステップにおけるＤＡ変換部１０Ａの電荷移動量は、直前のステップの比較部２０による比較結果のみでは決まらず、最初のステップから直前のステップまでの比較部２０による比較結果の履歴に応じて異なる。一方、逐次比較の各ステップにおけるＤＡ変換部１０Ａの電荷移動量は、基準電位供給線に基準電位（VREFH，VREFL）を出力するバッファの特性には依存しない。
そこで、前述したとおり、非特許文献４，５に記載された技術は、最初のステップから直前のステップまでの比較部による比較結果の履歴に基づいて、基準電位供給線に対して注入する電荷の量をステップ毎に設定する。しかし、電荷注入を行うステップの数が多くなると、電荷注入量を決める為の回路は、論理が複雑になり、また、処理に要する時間が長くなる。すなわち、各ステップの期間の短縮化の意図に反する結果となる場合がある。
また、基準電位供給線に対して注入する電荷の量をステップ毎に短時間で正確に設定することができたとしても、その電荷をＤＡ変換部に正確に注入することは困難である。その理由は次のとおりである。基準電位供給線に基準電位（VREFH，VREFL）を出力するバッファの出力インピーダンスが比較的小さいことから、注入した電荷の全てがＤＡ変換部のみに流れるとは限らない。キックバックによる電荷移動のタイミングと電荷注入のタイミングとが少しでも異なると、基準電位の変動が生じて、バッファからの電荷注入が発生してしまう。キックバックによる電荷移動は高速であるので、キックバックによる電荷移動に電荷注入のタイミングを合わせることは困難である。非特許文献４でも、電荷注入した場合の基準電位の時間波形においてリップルが残っている様子が見える。
このように、非特許文献４，５に記載された技術は、比較部による比較結果の履歴に基づいて電荷注入量をステップ毎に設定するものの、その為の論理が複雑で所要時間が長くなり、しかも、意図した量の電荷をＤＡ変換部に注入することが困難である。
本実施形態では、電荷注入部５０は、逐次比較の何れかステップにおいて、第１基準電位VREFHをＤＡ変換部１０Ａへ与える基準電位供給線（VREFH供給線）、または、第２基準電位VREFLをＤＡ変換部１０Ａへ与える基準電位供給線（VREFL供給線）に対し、逐次比較のステップ毎の比較部２０による比較結果の履歴に依らず一定量の電荷を注入して、ＤＡ変換部１０ＡのスイッチＳＷ０～ＳＷN-1の設定変更に伴う基準電位供給線の電位変動を抑制する。したがって、電荷注入部５０は、論理が簡単であるので、逐次比較の多くのステップにおいて電荷注入を行うことができる。そして、本実施形態のＡＤ変換器１Ａは、キックバックを小さくして、逐次比較の各ステップの期間を短縮することができ、高速動作が容易となる。
キックバックは、逐次比較の最初のステップでは大きく、ステップが進むに従って小さくなっていく傾向がある。したがって、電荷注入部５０は、逐次比較の少なくとも最初のステップにおいて、VREFH供給線またはVREFL供給線に対し電荷を注入するのが好適である。また、電荷注入部５０は、逐次比較のステップが進むに従って、VREFH供給線またはVREFL供給線に対し注入する電荷の量を適正化するのが好適である。
電荷注入部５０は、VREFH供給線に対し一定量の電荷を注入するとともに、VREFL供給線に対し一定量の電荷を注入するのが好適である。電荷注入部５０は、第２基準電位VREFLが接地電位と同じである場合には、VREFH供給線に対してのみ一定量の電荷を注入してもよい。なお、基準電位供給線に対して電荷を注入する場合の他、基準電位供給線から電荷を引き抜く場合もあるが、これらを総称して注入という。
電荷注入部５０は、電荷を蓄積する容量部を含む構成を有し、その容量部に蓄積した電荷を逐次比較の所定のステップにおいてVREFH供給線またはVREFL供給線に対し注入する。電荷注入部５０は、逐次比較の複数のステップにおいて電荷注入を行う場合には、それら複数のステップそれぞれに対応して容量部を含む構成を有する。この場合、容量部の容量値はステップ毎に異なる。
また、電荷注入部５０は、VREFH供給線およびVREFL供給線の双方に対して電荷注入を行う場合には、VREFH供給線およびVREFL供給線それぞれに対応して容量部を含む構成を有する。この場合、VREFH供給線に対応する容量部の容量値と、VREFL供給線に対応する容量部の容量値とは、互いに同じであってもよい。
電荷注入部５０は、容量部に電荷を蓄積する際に、第１電源電位または第２電源電位を用いてもよい。第１電源電位および第２電源電位のうち一方は高電位の電源電位（VDD電位）であり、他方は低電位の接地電位（VSS電位）である。以下では、VDD電位をＤＡ変換部１０Ａへ与える電源電位供給線をVDD供給線といい、VSS電位をＤＡ変換部１０Ａへ与える電源電位供給線をVSS供給線という。
第１基準電位VREFHはVDD電位と同じであってもよい。第２基準電位VREFLはVSS電位と同じであってもよい。一般に、第１基準電位VREFHおよび第２基準電位VREFLは、VDD電位およびVSS電位によって駆動されるバッファにより生成されて出力される。また、一般に、VSS≦VREFL であり、VREFH≦VDD である。
電荷注入部５０の容量部は、電荷蓄積時と電荷注入時との間の遷移の際に、両端がオープン状態となるのが好適である。このようにすることで、意図しない電荷の移動を抑制することができる。
電荷注入部５０の容量部は、電荷蓄積時に基準電位供給線から切り離されているのが好適である。このようにすることで、電荷蓄積に因る基準電位供給線の電位変動を抑制することができるので、電荷蓄積時と電荷注入時との間の遷移のタイミングの自由度が高くなる。また、電荷蓄積の期間を長くとることができるので、電荷蓄積時に容量部に流れる電流を小さくすることができる。
電荷注入部５０の容量部の容量値は可変であるのが好適である。第１基準電位VREFHおよび第２基準電位VREFLを生成するバッファの応答特性、および、基準電位供給線に設けられるデカップリング容量部の容量値などに応じて、容量部の容量値が設定されるのが好適である。
次に、電荷注入部５０の回路例として、電荷注入部５１～５３の各構成について説明する。以下に示す回路例は、逐次比較の１ステップ分の構成である。
図５は、電荷注入部５０の第１回路例としての電荷注入部５１の構成を示す図である。電荷注入部５１は、容量部１０１，１０２およびスイッチ１１１，１１２，１２１，１２２を備える。容量部１０１，１０２それぞれの容量値は、互いに異なっていてもよいが、互いに等しいのが好適である。スイッチ１１１，１１２，１２１，１２２それぞれは、制御部３０Ａから与えられる信号NSWに基づいて設定される。
容量部１０１の第１端１０１ａは、スイッチ１１１により、VDD供給線に接続された状態、VREFH供給線に接続された状態、および、オープン状態、の何れかとされる。容量部１０１の第２端１０１ｂは、スイッチ１２１により、VSS供給線に接続された状態、VDD供給線に接続された状態、および、オープン状態、の何れかとされる。
容量部１０２の第１端１０２ａは、スイッチ１１２により、VSS供給線に接続された状態、VREFL供給線に接続された状態、および、オープン状態、の何れかとされる。容量部１０２の第２端１０２ｂは、スイッチ１２２により、VDD供給線に接続された状態、VSS供給線に接続された状態、および、オープン状態、の何れかとされる。
信号NSWがローレベルである期間、容量部１０１の第１端１０１ａはスイッチ１１１によりVDD供給線に接続され、容量部１０１の第２端１０１ｂはスイッチ１２１によりVSS供給線に接続される。これにより、容量部１０１に電荷が蓄積される。また、信号NSWがローレベルである期間、容量部１０２の第１端１０２ａはスイッチ１１２によりVSS供給線に接続され、容量部１０２の第２端１０２ｂはスイッチ１２２によりVDD供給線に接続される。これにより、容量部１０２に電荷が蓄積される。この電荷蓄積の所要時間は長くても構わないので、電荷蓄積時の各スイッチのオン抵抗値は大きくてもよい。また、電荷蓄積時の各スイッチのオン抵抗値を大きくすることで、電源ノイズを低減することができる。
信号NSWがハイレベルになると、容量部１０１の第１端１０１ａはスイッチ１１１によりVREFH供給線に接続され、容量部１０１の第２端１０１ｂはスイッチ１２１によりVDD供給線に接続される。これにより、これまでに容量部１０１に蓄積されていた電荷はVREFH供給線に対し注入される。また、信号NSWがハイレベルになると、容量部１０２の第１端１０２ａはスイッチ１１２によりVREFL供給線に接続され、容量部１０２の第２端１０２ｂはスイッチ１２２によりVSS供給線に接続される。これにより、これまでに容量部１０２に蓄積されていた電荷はVREFL供給線に対し注入される。この電荷注入は短時間で行われるのが好ましく、したがって、電荷注入時の各スイッチのオン抵抗値は小さいのが好ましい。
なお、意図しない電荷の移動を回避するために、上記の電荷蓄積期間と電荷注入期間との間の遷移時には、スイッチ１１１，１２１により容量部１０１の両端をオープン状態とし、スイッチ１１２，１２２により容量部１０２の両端をオープン状態とする。
図６は、電荷注入部５０の第２回路例としての電荷注入部５２の構成を示す図である。電荷注入部５２は、容量部２０１，２０２、ＰＭＯＳトランジスタ２１１，２１２、ＮＭＯＳトランジスタ２２１，２２２、ＮＭＯＳトランジスタ２３１、ＰＭＯＳトランジスタ２３２、抵抗器２４１，２４２、および、インバータ回路２６１，２６２を含む。容量部２０１，２０２それぞれの容量値は、互いに異なっていてもよいが、互いに等しいのが好適である。
容量部２０１の第１端２０１ａは、VREFH供給線に接続されている。容量部２０１は、第２端２０１ｂのレベルに応じて電荷蓄積またはVREFH供給線への電荷注入を行う。ＰＭＯＳトランジスタ２１１およびＮＭＯＳトランジスタ２２１は、インバータ回路を構成している。すなわち、ＰＭＯＳトランジスタ２１１のソースはVDD供給線に接続されている。ＮＭＯＳトランジスタ２２１のソースはVSS供給線に接続されている。ＰＭＯＳトランジスタ２１１およびＮＭＯＳトランジスタ２２１それぞれのゲートは、互いに接続されて入力端となっている。ＰＭＯＳトランジスタ２１１およびＮＭＯＳトランジスタ２２１それぞれのドレインは、互いに接続されて出力端となっている。この出力端は、容量部２０１の第２端２０１ｂに接続されている。
ＰＭＯＳトランジスタ２１１およびＮＭＯＳトランジスタ２２１からなるインバータ回路において、入力端とＮＭＯＳトランジスタ２２１のゲートとの間に、ＮＭＯＳトランジスタ２３１および抵抗器２４１が設けられている。ＮＭＯＳトランジスタ２３１のドレインは、抵抗器２４１に接続され、また、ＮＭＯＳトランジスタ２２１，２３１それぞれのゲートに接続されている。ＮＭＯＳトランジスタ２３１のソースはVSS供給線に接続されている。ＮＭＯＳトランジスタ２２１，２３１はカレントミラー回路を構成している。
ＮＭＯＳトランジスタ２３１および抵抗器２４１は、容量部２０１において電荷注入の後に電荷蓄積を開始した際にインバータ回路の出力端と容量部２０１の第２端２０１ｂとの間に流れる電流の大きさを制限する電流制限回路２５１を構成している。すなわち、抵抗器２４１の抵抗値に応じた大きさの電流がＮＭＯＳトランジスタ２３１に流れるとともに、これに応じた大きさの電流がＮＭＯＳトランジスタ２２１に流れる。
容量部２０２の第１端２０２ａは、VREFL供給線に接続されている。容量部２０２は、第２端２０２ｂのレベルに応じて電荷蓄積またはVREFL供給線への電荷注入を行う。ＰＭＯＳトランジスタ２１２およびＮＭＯＳトランジスタ２２２は、インバータ回路を構成している。すなわち、ＰＭＯＳトランジスタ２１２のソースはVDD供給線に接続されている。ＮＭＯＳトランジスタ２２２のソースはVSS供給線に接続されている。ＰＭＯＳトランジスタ２１２およびＮＭＯＳトランジスタ２２２それぞれのゲートは、互いに接続されて入力端となっている。ＰＭＯＳトランジスタ２１２およびＮＭＯＳトランジスタ２２２それぞれのドレインは、互いに接続されて出力端となっている。この出力端は、容量部２０２の第２端２０２ｂに接続されている。
ＰＭＯＳトランジスタ２１２およびＮＭＯＳトランジスタ２２２からなるインバータ回路において、入力端とＰＭＯＳトランジスタ２１２のゲートとの間に、ＰＭＯＳトランジスタ２３２および抵抗器２４２が設けられている。ＰＭＯＳトランジスタ２３２のドレインは、抵抗器２４２に接続され、また、ＰＭＯＳトランジスタ２１２，２３２それぞれのゲートに接続されている。ＰＭＯＳトランジスタ２３２のソースはVDD供給線に接続されている。ＰＭＯＳトランジスタ２１２，２３２はカレントミラー回路を構成している。
ＰＭＯＳトランジスタ２３２および抵抗器２４２は、容量部２０２において電荷注入の後に電荷蓄積を開始した際にインバータ回路の出力端と容量部２０２の第２端２０２ｂとの間に流れる電流の大きさを制限する電流制限回路２５２を構成している。すなわち、抵抗器２４２の抵抗値に応じた大きさの電流がＰＭＯＳトランジスタ２３２に流れるとともに、これに応じた大きさの電流がＰＭＯＳトランジスタ２１２に流れる。
インバータ回路２６１は、制御部３０Ａから出力された信号NSWを入力して、その入力信号に対して論理反転して信号を出力する。ＰＭＯＳトランジスタ２１１およびＮＭＯＳトランジスタ２２１からなるインバータ回路は、このインバータ回路２６１から出力された信号を入力して、電荷蓄積または電荷注入を行う。
インバータ回路２６２は、インバータ回路２６１から出力された信号を入力して、その入力信号に対して論理反転した信号を出力する。ＰＭＯＳトランジスタ２１２およびＮＭＯＳトランジスタ２２２からなるインバータ回路は、このインバータ回路２６２から出力された信号を入力して、電荷蓄積または電荷注入を行う。
この回路例では、信号NSWがローレベルである期間、容量部２０１，２０２に電荷が蓄積される。信号NSWがハイレベルになると、これまでに容量部２０１に蓄積されていた電荷はVREFH供給線に対し注入され、また、これまでに容量部２０２に蓄積されていた電荷はVREFL供給線に対し注入される。また、この回路例では、電流制限回路２５１，２５２が設けられていることにより、逐次比較の処理中に電荷蓄積動作に遷移しても、基準電位供給線の電位変動を抑制することができる。
図７は、電荷注入部５０の第３回路例としての電荷注入部５３の構成を示す図である。電荷注入部５３は、容量部３０１，３０２、ＰＭＯＳトランジスタ３１１、ＮＭＯＳトランジスタ３１２、ＰＭＯＳトランジスタ３２１、ＮＭＯＳトランジスタ３２２、インバータ回路３３１～３３５，３４１，３４２，３５１，３５２、ＮＡＮＤゲート回路３６１，３６２、および、インバータ回路３６３を含む。容量部３０１，３０２それぞれの容量値は、互いに異なっていてもよいが、互いに等しいのが好適である。
容量部３０１の第１端３０１ａは、ＰＭＯＳトランジスタ３１１を介してVREFH供給線に接続され、ＰＭＯＳトランジスタ３２１を介してVDD供給線に接続されている。容量部３０１の第２端３０１ｂは、インバータ回路３５１の出力端に接続されている。ＰＭＯＳトランジスタ３１１は、容量部３０１の第１端３０１ａとVREFH供給線との間に設けられた第１スイッチであり、インバータ回路３４１の出力端から出力される信号をゲートに入力して、その入力信号のレベルに応じてオン／オフが制御される。ＰＭＯＳトランジスタ３２１は、容量部３０１の第１端３０１ａとVDD供給線との間に設けられた第２スイッチであり、ＮＡＮＤゲート回路３６１の出力端から出力される信号をゲートに入力して、その入力信号のレベルに応じてオン／オフが制御される。
容量部３０２の第１端３０２ａは、ＮＭＯＳトランジスタ３１２を介してVREFL供給線に接続され、ＮＭＯＳトランジスタ３２２を介してVSS供給線に接続されている。容量部３０２の第２端３０２ｂは、インバータ回路３５１の出力端に接続されている。ＮＭＯＳトランジスタ３１２は、容量部３０２の第１端３０２ａとVREFL供給線との間に設けられた第１スイッチであり、インバータ回路３４２の出力端から出力される信号をゲートに入力して、その入力信号のレベルに応じてオン／オフが制御される。ＮＭＯＳトランジスタ３２２は、容量部３０２の第１端３０２ａとVSS供給線との間に設けられた第２スイッチであり、ＮＡＮＤゲート回路３６２の出力端から出力されインバータ回路３６３により論理反転された信号をゲートに入力して、その入力信号のレベルに応じてオン／オフが制御される。
インバータ回路３３１～３３５は、この順に直列的に接続されており、制御部３０Ａから出力された信号NSWを初段のインバータ回路３３１に入力して、その信号に対して各段のインバータ回路において順次に論理反転するとともに所定の遅延を与える。
インバータ回路３４１は、インバータ回路３３２から出力された信号を入力して、その入力信号を論理反転した信号をＰＭＯＳトランジスタ３１１のゲートへ出力する。インバータ回路３４２は、インバータ回路３３３から出力された信号を入力して、その入力信号を論理反転した信号をＮＭＯＳトランジスタ３１２のゲートへ出力する。インバータ回路３５１は、インバータ回路３３３から出力された信号を入力して、その入力信号を論理反転した信号を容量部３０１の第２端３０１ｂへ出力する。インバータ回路３５２は、インバータ回路３３４から出力された信号を入力して、その入力信号を論理反転した信号を容量部３０２の第２端３０２ｂへ出力する。
ＮＡＮＤゲート回路３６１は、インバータ回路３３１，３３５それぞれから出力された信号を入力して、これら２つの信号の否定論理積の信号をＰＭＯＳトランジスタ３２１のゲートへ出力する。ＮＡＮＤゲート回路３６２およびインバータ回路３６３は、インバータ回路３３１，３３５それぞれから出力された信号を入力して、これら２つの信号の論理積の信号をＮＭＯＳトランジスタ３２２のゲートへ出力する。
この回路例では、信号NSWがローレベルである期間、ＰＭＯＳトランジスタ３１１およびＮＭＯＳトランジスタ３１２がオフ状態となるとともに、ＰＭＯＳトランジスタ３２１およびＮＭＯＳトランジスタ３２２がオン状態となって、容量部３０１，３０２に電荷が蓄積される。信号NSWがハイレベルになると、ＰＭＯＳトランジスタ３１１およびＮＭＯＳトランジスタ３１２がオン状態となるとともに、ＰＭＯＳトランジスタ３２１およびＮＭＯＳトランジスタ３２２がオフ状態となって、これまでに容量部３０１に蓄積されていた電荷はVREFH供給線に対し注入され、また、これまでに容量部３０２に蓄積されていた電荷はVREFL供給線に対し注入される。
また、この回路例では、ＰＭＯＳトランジスタ３１１およびＰＭＯＳトランジスタ３２１が同時にオン状態になることはなく、VREFH供給線とVDD供給線とが互いに接続されることはない。ＮＭＯＳトランジスタ３１２およびＮＭＯＳトランジスタ３２２は同時にオン状態になることはなく、VREFL供給線とVSS供給線とが互いに接続されることはない。
（第２構成例）
図８は、ＡＤ変換器１Ｂの構成を示す図である。この図に示される第２構成例のＡＤ変換器１Ｂは、ＤＡ変換部１０Ｂ、比較部２０、制御部３０Ｂ、スイッチ４０および電荷注入部５０を備える。ＡＤ変換器１Ｂは、入力アナログデータAinに応じたデジタルデータを制御部３０Ｂから出力する。
ＤＡ変換部１０Ｂは、Ｎ個の容量素子Ｃ０～ＣN-1およびＮ個のスイッチＳＷ０～ＳＷN-1を含む。Ｎ個のスイッチＳＷ０～ＳＷN-1は、制御部３０Ｂから出力される制御信号に基づいて設定される。各容量素子Ｃｎの第１端は、対応するスイッチＳＷｎと接続されている。各容量素子Ｃｎの第１端は、スイッチＳＷｎの設定により、高電位の第１基準電位VREFHまたは低電位の第２基準電位VREFLとされる。各容量素子Ｃｎの第２端は、共通に接続されて出力端を構成している。ＤＡ変換部１０Ｂは、入力アナログデータAinをＮ個の容量素子Ｃ０～ＣN-1によりホールドした後、Ｎ個のスイッチＳＷ０～ＳＷN-1それぞれの設定に応じたデータCTOPを比較部２０へ出力する。
なお、Ｎは２以上の整数であり、ｎは０以上(Ｎ－１)以下の整数である。また、Ｎ個の容量素子Ｃ０～ＣN-1のうち何れかの容量素子の第１端は一定電位とされる場合があり、その場合には、その容量素子に対応するスイッチは不要である。
比較部２０は、２つの入力端それぞれに入力されるデータを大小比較して、その比較結果を表す比較信号を制御部３０Ｂへ出力する。第２構成例では、比較部２０は、ＤＡ変換部１０Ｂから出力されたデータCTOPを一方の入力端に入力し、基準レベルVCMを他方の入力端に入力する。基準レベルVCMは、例えば、第１基準電位VREFHと第２基準電位VREFLとの平均値である。または、基準レベルVCMは、比較部２０が最も高性能（例えば、高感度、高ＳＮ比）に動作することができる値に設定される場合もある。スイッチ４０は、比較部２０の２つの入力端の間に設けられている。
制御部３０Ｂは、比較部２０から出力された比較信号に基づいて、逐次比較のステップ毎に、ＤＡ変換部１０Ｂから出力されるデータCTOPと入力アナログデータAinとの差が小さくなるように制御信号を生成して、その制御信号をＤＡ変換部１０Ｂへ出力する。
電荷注入部５０は、逐次比較の何れかステップにおいて、VREFH供給線またはVREFL供給線に対し、逐次比較のステップ毎の比較部２０による比較結果の履歴に依らず一定量の電荷を注入して、ＤＡ変換部１０ＢのスイッチＳＷ０～ＳＷN-1の設定変更に伴う基準電位供給線の電位変動を抑制する。この電荷注入部５０については前述したとおりである。
このＡＤ変換器１Ｂでは、初期化ステップにおいて、スイッチ４０がオン状態となってCTOPがVCMに初期化されるとともに、各スイッチＳＷｎの設定によって各容量素子Ｃｎに入力アナログデータAinがホールドされる。ＡＤ変換器１Ｂは、この初期化ステップの後の逐次比較の各ステップでは、前述したＡＤ変換器１Ａの場合と同じ動作が可能である。
図９は、ＡＤ変換器１Ｂの各スイッチＳＷｎの回路例を示す図である。各スイッチＳＷｎは、スイッチＳＷＡ、スイッチＳＷＨおよびスイッチＳＷＬを含む。これらのスイッチは、ゲート電圧の大きさに応じてソースとドレインとの間の導通／非導通が設定されるＭＯＳトランジスタにより構成され得る。
スイッチＳＷＨは、VREFH供給線と容量素子Ｃｎとの間に設けられている。スイッチＳＷＨは、ゲート回路Ｇ１から出力される信号に基づいてオン／オフの設定が制御される。スイッチＳＷＬは、VREFL供給線と容量素子Ｃｎとの間に設けられている。スイッチＳＷＬは、ゲート回路Ｇ２から出力される信号に基づいてオン／オフの設定が制御される。スイッチＳＷＡは、入力アナログデータAinが入力される線と容量素子Ｃｎとの間に設けられている。スイッチＳＷＡは、信号ASWに基づいてオン／オフの設定が制御される。
ゲート回路Ｇ１は、信号Cntlおよび信号ACTを入力して、これら２つの入力信号の値の論理積の値を有する信号をスイッチＳＷＨに与える。ゲート回路Ｇ２は、信号Cntlの論理反転信号および信号ACTを入力して、これら２つの入力信号の値の論理積の値を有する信号をスイッチＳＷＬに与える。ゲート回路Ｇ１，Ｇ２は、ＤＡ変換部１０Ｂに設けられるのが好適である。
Cntlは、バイナリコードであるCcodeの何れかのビット、または、Ccodeをデコードして得られるサーモメータコードの何れかのビットである。ASWがハイレベルであるとき、各容量素子Ｃｎに入力アナログデータAinがホールドされる。ASW がローレベルであって、ACTがハイレベルであるとき、容量素子Ｃｎは、Cntlの値に応じて第１基準電位VREFHまたは第２基準電位VREFLに接続される。
図１０は、ＡＤ変換器１Ｂの各スイッチＳＷｎの動作を説明するタイミングチャートである。この図において、RSTは、スイッチ４０のオン／オフを設定する為の信号である。ACTがハイレベルからローレベルに転じた後に、ASWはローレベルからハイレベルに転じ、RSTもローレベルからハイレベルに転じる。RSTがハイレベルからローレベルに転じた後に、ASWはハイレベルからローレベルに転じ、更にその後にACTはローレベルからハイレベルに転じる。
ACTがハイレベルからローレベルに転じた後に、ASWはローレベルからハイレベルに転じ、RSTもローレベルからハイレベルに転じる。RSTがハイレベルからローレベルに転じた後に、ASWはハイレベルからローレベルに転じる。初期化ステップにおいて、RSTおよびASWがハイレベルである期間に、スイッチ４０がオン状態となって、CTOPがVCMに初期化され、各容量素子Ｃｎに入力アナログデータAinがホールドされる。
なお、このようなスイッチ動作により、入力アナログデータAinが入力される線と基準電位供給線との間に貫通電流が流れることを回避することができ、また、各容量素子Ｃｎにホールドされた入力アナログデータAinがリークすることを回避することができる。
（第３構成例）
図１１は、ＡＤ変換器１Ｃの構成を示す図である。この図に示される第３構成例のＡＤ変換器１Ｃは、第１ＤＡ変換部１１、第２ＤＡ変換部１２、比較部２０、制御部３０Ｃ、スイッチ４１、スイッチ４２および電荷注入部５０を備える。ＡＤ変換器１Ｃは、差動のアナログデータ（Ain1，Ain2）を入力し、第１入力アナログデータAin1と第２入力アナログデータAin2との差に応じたデジタルデータを制御部３０Ｃから出力する。
この第３構成例における第１ＤＡ変換部１１および第２ＤＡ変換部１２は、前述した第２構成例におけるＤＡ変換部１０Ｂと同じ構成を有する。第１ＤＡ変換部１１は、第１入力アナログデータAin1を入力する。第２ＤＡ変換部１２は、第２入力アナログデータAin2を入力する。
第１ＤＡ変換部１１のＮ個のスイッチＳＷ０～ＳＷN-1は、制御部３０Ｃから出力される第１制御信号に基づいて設定される。第１ＤＡ変換部１１は、第１入力アナログデータAin1をＮ個の容量素子Ｃ０～ＣN-1によりホールドした後、Ｎ個のスイッチＳＷ０～ＳＷN-1それぞれの設定に応じた第１データCTOP1を比較部２０へ出力する。
第２ＤＡ変換部１２のＮ個のスイッチＳＷ０～ＳＷN-1は、制御部３０Ｃから出力される第２制御信号に基づいて設定される。第２ＤＡ変換部１２は、第２入力アナログデータAin2をＮ個の容量素子Ｃ０～ＣN-1によりホールドした後、Ｎ個のスイッチＳＷ０～ＳＷN-1それぞれの設定に応じた第２データCTOP2を比較部２０へ出力する。
なお、Ｎは２以上の整数であり、ｎは０以上(Ｎ－１)以下の整数である。また、第１ＤＡ変換部１１および第２ＤＡ変換部１２それぞれにおいて、Ｎ個の容量素子Ｃ０～ＣN-1のうち何れかの容量素子の第１端は一定電位とされる場合があり、その場合には、その容量素子に対応するスイッチは不要である。
比較部２０は、２つの入力端それぞれに入力されるデータを大小比較して、その比較結果を表す比較信号を制御部３０Ｃへ出力する。第３構成例では、比較部２０は、第１ＤＡ変換部１１から出力された第１データCTOP1を一方の入力端に入力し、第２ＤＡ変換部１２から出力された第２データCTOP2を他方の入力端に入力する。スイッチ４１は、比較部２０の一方の入力端と基準レベルVCM供給線との間に設けられている。スイッチ４２は、比較部２０の他方の入力端と基準レベルVCM供給線との間に設けられている。基準レベルVCMは、例えば、第１基準電位VREFHと第２基準電位VREFLとの平均値である。または、基準レベルVCMは、比較部２０が最も高性能（例えば、高感度、高ＳＮ比）に動作することができる値に設定される場合もある。
制御部３０Ｃは、比較部２０から出力された比較信号に基づいて、逐次比較のステップ毎に、第１データCTOP1と第２データCTOP2との差が小さくなるように第１制御信号および第２制御信号を生成して、第１制御信号を第１ＤＡ変換部１１へ出力し、第２制御信号を第２ＤＡ変換部１２へ出力する。
電荷注入部５０は、逐次比較の何れかステップにおいて、VREFH供給線またはVREFL供給線に対し、逐次比較のステップ毎の比較部２０による比較結果の履歴に依らず一定量の電荷を注入して、第１ＤＡ変換部１１および第２ＤＡ変換部１２のスイッチＳＷ０～ＳＷN-1の設定変更に伴う基準電位供給線の電位変動を抑制する。この電荷注入部５０については前述したとおりである。
このＡＤ変換器１Ｃでは、初期化ステップにおいて、スイッチ４１，４２の双方がオン状態となってCTOP1，CTOP2の双方がVCMに初期化されるとともに、第１ＤＡ変換部１１において各スイッチＳＷｎの設定によって各容量素子Ｃｎに第１入力アナログデータAin1がホールドされ、第２ＤＡ変換部１２において各スイッチＳＷｎの設定によって各容量素子Ｃｎに第２入力アナログデータAin2がホールドされる。ＡＤ変換器１Ｃは、この初期化ステップの後の逐次比較の各ステップでは、例えば次のような動作をする。
図１２は、ＡＤ変換器１Ｃの動作例を説明する表である。図１２（ａ）は、ＡＤ変換器１Ｃの第１ＤＡ変換部１１の動作を示す。図１２（ｂ）は、ＡＤ変換器１Ｃの第２ＤＡ変換部１２の動作を示す。この動作例では、Ｎ＝８とし、８個の容量素子Ｃ０～Ｃ７それぞれの容量値をＣとする。また、この動作例では、Ccode[c2,c1,c0]をデコードして得られるサーモメータコードに基づいて各容量素子の接続が決められる。制御部３０Ｃから第２ＤＡ変換部１２に与えられるCcode2は、制御部３０Ｃから第１ＤＡ変換部１１に与えられるCcode1の各ビットの極性を反転したものである。
この動作例では、逐次比較の各ステップにおいて、８個の容量素子Ｃ０～Ｃ７の何れも、第１基準電位VREFHまたは第２基準電位VREFLに接続される。第１ＤＡ変換部１１の動作は、前述の図４で説明したＡＤ変換器１Ａの動作例と同様である。第２ＤＡ変換部１２から出力される第２データCTOP2は、第１ＤＡ変換部１１から出力される第２データCTOP1に対し２の補数となる。
図１３は、ＡＤ変換器１Ｃの動作例を説明するタイミングチャートである。この動作例では、出力すべきデジタルデータを５ビットデータとし、逐次比較のステップ１～５のうちステップ３とステップ４との間に冗長ステップが挿入されている。逐次比較の各ステップにおいて、電荷注入部５０によりVREFH供給線およびVREFL供給線それぞれに対して所定量の電荷が注入される。
NSW1は、ステップ１において電荷注入部５０により電荷を注入する為に制御部３０Ｃから与えられる信号である。ACTがハイレベルに転じると、NSW1もハイレベルに転じる。ステップ１の期間、NSW1はハイレベルである。NSW2は、ステップ２において電荷注入部５０により電荷を注入する為に制御部３０Ｃから与えられる信号である。ステップ２の期間、NSW2はハイレベルである。ただし、NSW1，NSW2のタイミングの正確性は要求されない。何故なら、第１基準電位VREFHおよび第２基準電位VREFLを生成するバッファの応答が遅いからである。
この図には、実施例（電荷注入部５０を動作させる場合）および比較例（電荷注入部５０を動作させない場合）それぞれについて、第１基準電位VREFHと第２基準電位VREFLとの差（VREFH－VREFL）の時間変化が模式的に示されている。実際には逐次比較のステップ毎の比較部２０による比較結果の履歴等によって基準電位差の時間波形は異なるが、概ね、この図に示されるような基準電位差の時間波形となる。また、各ステップにおいて、比較部２０による比較のタイミングが矢印で示され、また、電荷注入部５０による電荷注入のタイミングも矢印で示されている。
各ステップにおける比較部２０による比較のタイミング（例えば、各ステップの期間の中央付近）までに基準電位の変動は整定していることが要求される。しかし、電荷注入部を用いない比較例では、ＡＤ変換器の高速化・高精度化が進むに従って、比較タイミングまでに基準電位の変動を整定させることは、より困難となってきている。電荷注入部５０は、このような問題に対処するために設けられる。
この図に示される実施例では、電荷注入部５０による電荷注入を過補償気味とし、各ステップにおける比較部２０による比較のタイミングにおいて基準電位の変動幅をできるかぎり小さくして、後段のステップにおける基準電位の変動幅を小さくしている。
この図に示される実施例では、ステップ１の期間においてのみNSW1をハイレベルとして、ステップ１終了時にNSW1をローレベルに転じさせている。同様に、ステップ２の期間においてのみNSW2をハイレベルとして、ステップ２終了時にNSW2をローレベルに転じさせている。このようにすることで、電荷注入部５０の電荷蓄積用の容量部は、基準電位供給線から早期に切り離されて、電荷蓄積に使える時間を長くとることができる。これにより、電荷注入部５０の電荷蓄積用の容量部へ流れる電流を小さくすることができ、電源ノイズの低減に寄与することができる。もし、１つのステップで電荷注入を終わらせることが難しい場合は、NSWのパルス幅を長くしてよい。その場合、NSW1とNSW2との間にオーバーラップ期間が生じても問題ない。
また、この図に示される例では、逐次比較のステップ１～５のうちステップ３とステップ４との間に冗長ステップが挿入されている。この冗長ステップまでに基準電位の変動は十分に整定していることが好ましい。このようにするには、電荷注入量だけでなく他の制約条件を含めて、ＡＤ変換器の全体を適切に設計することが重要である。
図１４は、ＡＤ変換器１Ｃの動作のシミュレーション結果を示す図である。このシミュレーションでは、出力すべきデジタルデータを１２ビットデータとし、逐次比較のステップ１～１２に２つの冗長ステップを加え、また、入力アナログデータのサンプリング・ホールドに２ステップ分の時間を要するとして、１つの入力アナログデータに対するＡＤ変換処理を合計１６ステップ分の期間で行う。ＤＡ変換部の各容量素子の接続は、１２ビットのCcodeをデコードして得られるサーモメータコードおよび冗長制御信号に基づいて設定される。ＤＡ変換部の各容量素子の第２端が比較部の入力端に接続されて、ＤＡ変換部の各容量素子の第１端に入力アナログデータAinが入力されるボトムプレートサンプリングの構成である。
逐次比較のステップ１，２，３，５，７，８それぞれにおいて、電荷注入部５０によりVREFH供給線およびVREFL供給線それぞれに対して所定量の電荷が注入される。電荷注入量は、揺れ幅ができるだけセンター付近に留まるように調整される。冗長補正能力は上下対称に作られているので、各ステップの変動範囲のセンターが全て揃っていることが望ましいからである。
この図には、実施例（電荷注入部５０を動作させる場合）および比較例（電荷注入部５０を動作させない場合）それぞれについて、様々な値の入力アナログデータについてＡＤ変換処理を行ったときの第１基準電位VREFHと第２基準電位VREFLとの差（VREFH－VREFL）の時間変化が重ねて示されている。各ステップにおける比較部２０による比較のタイミング（各ステップの期間の中央付近）における基準電位の変動幅は、比較例に比べて実施例では小さくなっている。電荷注入により得られる効果は、逐次比較の最初のステップ１およびステップ２で顕著である。
（変形例）
本発明は、上記実施形態に限定されるものではなく、種々の変形が可能である。本発明の考え方は逐次比較型ＡＤ変換器全般に適用できる。例えば、逐次比較のステップの途中または最後に冗長ステップを挿入してもよい。
上述した第２および第３の構成例のＡＤ変換器は、ＤＡ変換部の各容量素子の第２端が比較部の入力端に接続されて、ＤＡ変換部の各容量素子の第１端に入力アナログデータAinが入力されるボトムプレートサンプリングの構成であった。ＡＤ変換器は、比較部の入力端に接続されるＤＡ変換部の各容量素子の第２端に入力アナログデータが入力されるトッププレートサンプリングの構成であってもよい。
１Ａ～１Ｃ…ＡＤ変換器、１０Ａ，１０Ｂ…ＤＡ変換部、１１…第１ＤＡ変換部、１２…第２ＤＡ変換部、２０…比較部、３０Ａ～３０Ｃ…制御部、４０～４２…スイッチ、５０～５３…電荷注入部、１０１，１０２…容量部、１１１，１１２，１２１，１２２…スイッチ、２０１，２０２…容量部、２１１，２１２…ＰＭＯＳトランジスタ、２２１，２２２…ＮＭＯＳトランジスタ、２３１…ＮＭＯＳトランジスタ、２３２…ＰＭＯＳトランジスタ、２４１，２４２…抵抗器、２５１，２５２…電流制限回路、２６１，２６２…インバータ回路、３０１，３０２…容量部、３１１…ＰＭＯＳトランジスタ、３１２…ＮＭＯＳトランジスタ、３２１…ＰＭＯＳトランジスタ、３２２…ＮＭＯＳトランジスタ、３３１～３３５，３４１，３４２，３５１，３５２…インバータ回路、３６１，３６２…ＮＡＮＤゲート回路、３６３…インバータ回路、Ｃ０～ＣN-1…容量素子、ＳＷ０～ＳＷN-1…スイッチ。

Claims (10)

  1. 入力アナログデータに応じたデジタルデータを出力する逐次比較型のＡＤ変換器であって、
    複数の容量素子と、制御信号に基づいて設定される複数のスイッチとを含み、前記複数のスイッチのうちの全て又は一部のスイッチの設定により、
    前記複数の容量素子のうちの該スイッチに対応する容量素子の第１端を第１基準電位または第２基準電位として、前記複数のスイッチそれぞれの設定に応じたデータを、前記複数の容量素子それぞれの第２端が共通に接続されてなる出力端から出力するＤＡ変換部と、
    前記ＤＡ変換部から出力されるデータと前記入力アナログデータとを大小比較して、その比較結果を表す比較信号を出力する比較部と、
    前記比較信号に基づいて、逐次比較のステップ毎に、前記ＤＡ変換部から出力されるデータと前記入力アナログデータとの差が小さくなるように前記制御信号を生成して出力する制御部と、
    逐次比較の何れかステップにおいて、前記第１基準電位または前記第２基準電位を前記ＤＡ変換部へ与える基準電位供給線に対し、逐次比較のステップ毎の前記比較結果の履歴に依らずステップ毎に既定の一定量の電荷を注入して、前記ＤＡ変換部の前記複数のスイッチの設定変更に伴う前記基準電位供給線の電位変動を抑制する電荷注入部と、
    を備えるＡＤ変換器。
  2. 入力アナログデータに応じたデジタルデータを出力する逐次比較型のＡＤ変換器であって、
    複数の容量素子と、制御信号に基づいて設定される複数のスイッチとを含み、前記入力アナログデータを前記複数の容量素子によりホールドした後、前記複数のスイッチのうちの全て又は一部のスイッチの設定により、前記複数の容量素子のうちの該スイッチに対応する容量素子の第１端を第１基準電位または第２基準電位として、前記複数のスイッチそれぞれの設定に応じたデータを、前記複数の容量素子それぞれの第２端が共通に接続されてなる出力端から出力するＤＡ変換部と、
    前記ＤＡ変換部から出力されるデータと基準レベルとを大小比較して、その比較結果を表す比較信号を出力する比較部と、
    前記比較信号に基づいて、逐次比較のステップ毎に、前記ＤＡ変換部から出力されるデータと前記基準レベルとの差が小さくなるように前記制御信号を生成して出力する制御部と、
    逐次比較の何れかステップにおいて、前記第１基準電位または前記第２基準電位を前記ＤＡ変換部へ与える基準電位供給線に対し、逐次比較のステップ毎の前記比較結果の履歴に依らずステップ毎に既定の一定量の電荷を注入して、前記ＤＡ変換部の前記複数のスイッチの設定変更に伴う前記基準電位供給線の電位変動を抑制する電荷注入部と、
    を備えるＡＤ変換器。
  3. 第１入力アナログデータと第２入力アナログデータとの差に応じたデジタルデータを出力する逐次比較型のＡＤ変換器であって、
    複数の容量素子と、第１制御信号に基づいて設定される複数のスイッチとを含み、前記第１入力アナログデータを前記複数の容量素子によりホールドした後、前記複数のスイッチのうちの全て又は一部のスイッチの設定により、前記複数の容量素子のうちの該スイッチに対応する容量素子の第１端を第１基準電位または第２基準電位として、前記複数のスイッチそれぞれの設定に応じた第１データを、前記複数の容量素子それぞれの第２端が共通に接続されてなる出力端から出力する第１ＤＡ変換部と、
    複数の容量素子と、第２制御信号に基づいて設定される複数のスイッチとを含み、前記第２入力アナログデータを前記複数の容量素子によりホールドした後、前記複数のスイッチのうちの全て又は一部のスイッチの設定により、前記複数の容量素子のうちの該スイッチに対応する容量素子の第１端を第１基準電位または第２基準電位として、前記複数のスイッチそれぞれの設定に応じた第２データを、前記複数の容量素子それぞれの第２端が共通に接続されてなる出力端から出力する第２ＤＡ変換部と、
    前記第１データと前記第２データとを大小比較して、その比較結果を表す比較信号を出力する比較部と、
    前記比較信号に基づいて、逐次比較のステップ毎に、前記第１データと前記第２データとの差が小さくなるように前記第１制御信号および前記第２制御信号を生成して出力する制御部と、
    逐次比較の何れかステップにおいて、前記第１基準電位または前記第２基準電位を前記ＤＡ変換部へ与える基準電位供給線に対し、逐次比較のステップ毎の前記比較結果の履歴に依らずステップ毎に既定の一定量の電荷を注入して、前記ＤＡ変換部の前記複数のスイッチの設定変更に伴う前記基準電位供給線の電位変動を抑制する電荷注入部と、
    を備えるＡＤ変換器。
  4. 前記電荷注入部は、逐次比較の少なくとも最初のステップにおいて、前記基準電位供給線に対し電荷を注入する、
    請求項１～３の何れか１項に記載のＡＤ変換器。
  5. 前記電荷注入部は、逐次比較のステップが進むに従って、前記基準電位供給線に対し注入する電荷の量を適正化する、
    請求項１～４の何れか１項に記載のＡＤ変換器。
  6. 前記電荷注入部は、前記第１基準電位を前記ＤＡ変換部へ与える基準電位供給線に対し一定量の電荷を注入するとともに、前記第２基準電位を前記ＤＡ変換部へ与える基準電位供給線に対し一定量の電荷を注入する、
    請求項１～５の何れか１項に記載のＡＤ変換器。
  7. 前記電荷注入部は、
    第１端および第２端を有する容量部と、前記容量部の第１端を第１電源電位供給線または前記基準電位供給線に接続する第１スイッチと、前記容量部の第２端を第２電源電位供給線または前記第１電源電位供給線に接続する第２スイッチと、を含み、
    前記第１スイッチにより前記容量部の第１端を前記第１電源電位供給線に接続し、前記第２スイッチにより前記容量部の第２端を前記第２電源電位供給線に接続することにより、前記容量部に電荷を蓄積し、
    前記第１スイッチにより前記容量部の第１端を前記基準電位供給線に接続し、前記第２スイッチにより前記容量部の第２端を前記第１電源電位供給線に接続することにより、前記容量部に蓄積されていた電荷を前記基準電位供給線に対し注入する、
    請求項１～６の何れか１項に記載のＡＤ変換器。
  8. 前記電荷注入部は、
    第１端および第２端を有し、第１端が前記基準電位供給線に接続され、第２端のレベルに応じて電荷蓄積または前記基準電位供給線への電荷注入を行う容量部と、
    前記容量部の第２端に接続された出力端を有し、前記容量部における電荷蓄積および電荷注入を制御する信号が入力されるインバータ回路と、
    前記容量部において電荷注入の後に電荷蓄積を開始した際に前記インバータ回路の出力端と前記容量部の第２端との間に流れる電流の大きさを制限する電流制限回路と、
    を含む、
    請求項１～６の何れか１項に記載のＡＤ変換器。
  9. 前記電荷注入部は、
    第１端および第２端を有する容量部と、前記容量部の第１端と前記基準電位供給線との間に設けられた第１スイッチと、前記容量部の第１端と電源電位供給線との間に設けられた第２スイッチと、を含み、
    前記第１スイッチをオフ状態とし前記第２スイッチをオン状態とすることにより、前記容量部に電荷を蓄積し、
    前記第１スイッチをオン状態とし前記第２スイッチをオフ状態とすることにより、前記容量部に蓄積されていた電荷を前記基準電位供給線に対し注入する、
    請求項１～６の何れか１項に記載のＡＤ変換器。
  10. 前記容量部の容量値は可変である、
    請求項７～９の何れか１項に記載のＡＤ変換器。
JP2018078257A 2018-04-16 2018-04-16 Ａｄ変換器 Active JP7142341B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2018078257A JP7142341B2 (ja) 2018-04-16 2018-04-16 Ａｄ変換器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018078257A JP7142341B2 (ja) 2018-04-16 2018-04-16 Ａｄ変換器

Publications (2)

Publication Number Publication Date
JP2019186842A JP2019186842A (ja) 2019-10-24
JP7142341B2 true JP7142341B2 (ja) 2022-09-27

Family

ID=68337732

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018078257A Active JP7142341B2 (ja) 2018-04-16 2018-04-16 Ａｄ変換器

Country Status (1)

Country Link
JP (1) JP7142341B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10623012B2 (en) * 2018-05-10 2020-04-14 Advanced Energy Industries, Inc. Precision digital to analog conversion in the presence of variable and uncertain fractional bit contributions
WO2022029542A1 (ja) * 2020-08-03 2022-02-10 株式会社半導体エネルギー研究所 半導体装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170179974A1 (en) 2015-12-17 2017-06-22 Imec Vzw Circuit for Stabilizing a Digital-to-Analog Converter Reference Voltage
US20170346498A1 (en) 2016-05-27 2017-11-30 Mediatek Inc. Charge compensation circuit and analog-to-digital converter with the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170179974A1 (en) 2015-12-17 2017-06-22 Imec Vzw Circuit for Stabilizing a Digital-to-Analog Converter Reference Voltage
US20170346498A1 (en) 2016-05-27 2017-11-30 Mediatek Inc. Charge compensation circuit and analog-to-digital converter with the same

Also Published As

Publication number Publication date
JP2019186842A (ja) 2019-10-24

Similar Documents

Publication Publication Date Title
CN1732624B (zh) 可编程输入范围sar adc
US8754798B2 (en) High-speed successive-approximation-register analog-to-digital converter and method thereof
Promitzer 12 bit low power fully differential switched capacitor non-calibrating successive approximation ADC with 1MS/s
US6940445B2 (en) Programmable input range ADC
US6888483B2 (en) High speed analog to digital converter
US7616144B2 (en) Resistor ladder interpolation for PGA and DAC
US7944387B2 (en) ADC with low-power sampling
US8289198B2 (en) Low power bit switches and method for high-voltage input SAR ADC
US8035542B2 (en) Digital-to-analog converter and successive approximation type analog-to-digital converter including the same
WO2001047123A1 (fr) Convertisseur n/a de haute precision
US11025263B2 (en) Adaptive low power common mode buffer
JP7142341B2 (ja) Ａｄ変換器
WO2016203522A1 (ja) 逐次比較型ａ／ｄ変換装置
JP3971663B2 (ja) Ａｄ変換器
US8766844B2 (en) Analog-digital converter
Xie et al. A 12bit 16MS/s Asynchronous SAR ADC with Speed-Enhanced Comparator and TSPC Latch
JP7288645B2 (ja) Ａｄ変換器
Wang et al. A 1.2 V 1.0-GS/s 8-bit voltage-buffer-free folding and interpolating ADC
US11387839B2 (en) Control circuit for successive approximation register analog-to-digital converter
US7403148B2 (en) Methods and apparatus to balance reference settling in switched-capacitor pipelined digital to analog converter
JP4074023B2 (ja) 半導体集積回路
JP2005295315A (ja) 逐次比較型ａ／ｄ変換器およびコンパレータ
Huang et al. A 2.1-fJ/Conversion-Step 10-bit 125-KS/s SAR ADC with Vcm-based Bidirectional Single-side Switching Scheme
JP3993819B2 (ja) Ａｄ変換器
Majid et al. Design of comparator with offset cancellation for 12-bit 1.6 MS/s successive approximation ADC

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210219

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220125

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220215

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220407

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220823

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220906

R150 Certificate of patent or registration of utility model

Ref document number: 7142341

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150