JP2548207B2 - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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- JP2548207B2 JP2548207B2 JP62169847A JP16984787A JP2548207B2 JP 2548207 B2 JP2548207 B2 JP 2548207B2 JP 62169847 A JP62169847 A JP 62169847A JP 16984787 A JP16984787 A JP 16984787A JP 2548207 B2 JP2548207 B2 JP 2548207B2
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- Japan
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- switch
- capacitor
- ladder
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- capacitors
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Description
【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、ディジタル信号処理に使用されるアナログ
−ディジタル変換器に関し、更に詳しくは逐次比較方式
の一つである所謂電荷比較方式のアナログ−ディジタル
変換器に関する。
−ディジタル変換器に関し、更に詳しくは逐次比較方式
の一つである所謂電荷比較方式のアナログ−ディジタル
変換器に関する。
〈従来の技術〉 ディジタル信号処理に使用されるアナログ−ディジタ
ル変換器（以下、A/D変換器と略す）としては、応用範
囲が広く、直列出力が取り出せる等の特徴を有する逐次
比較方式のA/D変換器が一般的である。更にこの逐次比
較方式の一つとして、コンデンサラダーの電荷を使用す
る所謂電荷比較方式があり、例えば相良岩男監修「A/D,
D/Aコンバータ設計・応用の要点」日本工業技術センタ
ーp.69〜70に記載されている。
ル変換器（以下、A/D変換器と略す）としては、応用範
囲が広く、直列出力が取り出せる等の特徴を有する逐次
比較方式のA/D変換器が一般的である。更にこの逐次比
較方式の一つとして、コンデンサラダーの電荷を使用す
る所謂電荷比較方式があり、例えば相良岩男監修「A/D,
D/Aコンバータ設計・応用の要点」日本工業技術センタ
ーp.69〜70に記載されている。
第３図は、従来の電荷比較方式A/D変換器の一構成例
を示す回路図である。この従来例は、MSB（Most Signif
icant Bit:最上位ビット）であるサインビットを含めて
４ビットのA/D変換器で、夫々20,20,21,22に重み付けさ
れたコンデンサ21,22,23,24から成るコンデンサラダー2
5の電荷を使用するものである。
を示す回路図である。この従来例は、MSB（Most Signif
icant Bit:最上位ビット）であるサインビットを含めて
４ビットのA/D変換器で、夫々20,20,21,22に重み付けさ
れたコンデンサ21,22,23,24から成るコンデンサラダー2
5の電荷を使用するものである。
次に両極性即ち＋と−の入力を同時に取り扱う場合の
上記A/D変換器の動作原理を以下に示す。
上記A/D変換器の動作原理を以下に示す。
（１）先ずスイッチSWを入力電圧Vx側に接続するととも
に、ラダースイッチ26〜29を切り換えてコンデンサ21〜
24の一端に入力電圧Vxを印加する。斯かる状態でスイッ
チ30をONする事により、コンデンサ21〜24は入力電圧Vx
で充電される。これがサンプルモードになる。
に、ラダースイッチ26〜29を切り換えてコンデンサ21〜
24の一端に入力電圧Vxを印加する。斯かる状態でスイッ
チ30をONする事により、コンデンサ21〜24は入力電圧Vx
で充電される。これがサンプルモードになる。
（２）次いでスイッチ30をOFFしてから、ラダースイッ
チ26〜29を切り換えてコンデンサ21〜24の一端を全て接
地すると、コンパレータ31の反転入力端子への入力電圧
Vaは−Vxとなる。ここでVa即ち−Vxの極性を判定し、MS
Bを決定する。そしてVa＜０即ちVx＞０ならばスイッチS
Wを正の基準電圧＋VR側に接続し、又Va＞０即ちVx＜０
ならばスイッチSWを負の基準電圧−VR側に接続する。
チ26〜29を切り換えてコンデンサ21〜24の一端を全て接
地すると、コンパレータ31の反転入力端子への入力電圧
Vaは−Vxとなる。ここでVa即ち−Vxの極性を判定し、MS
Bを決定する。そしてVa＜０即ちVx＞０ならばスイッチS
Wを正の基準電圧＋VR側に接続し、又Va＞０即ちVx＜０
ならばスイッチSWを負の基準電圧−VR側に接続する。
以下Vx＞０の場合について説明する。
（３）ラダースイッチ29のみ＋VR側に接続するとVaは1/
2VRだけ変化して となる。従って ならばVa＜０、 ならばVa＞０となり、Vaの極性をコンパレータで判断し
て第２ビットを決定する。Va＜０ならばそのまま、Va＞
０ならばスイッチ29を接地側に戻す。
2VRだけ変化して となる。従って ならばVa＜０、 ならばVa＞０となり、Vaの極性をコンパレータで判断し
て第２ビットを決定する。Va＜０ならばそのまま、Va＞
０ならばスイッチ29を接地側に戻す。
（４）次いでラダースイッチ28を反転させると、Vaの変
化は1/4VRとなる。即ち 又は となり、このVaの極性をコンパレータで判定して第３ビ
ットを決定する。
化は1/4VRとなる。即ち 又は となり、このVaの極性をコンパレータで判定して第３ビ
ットを決定する。
（５）次いでラダースイッチ27を切り換えると、Vaの変
化は1/8VRとなる。そして第３ビットの場合と同様にVa
の極性をコンパレータで判定して、第４ビットを決定す
る。
化は1/8VRとなる。そして第３ビットの場合と同様にVa
の極性をコンパレータで判定して、第４ビットを決定す
る。
Vx＜０の場合も上記（３）〜（５）と同様の手順によ
って第2,第3,第４ビットを決定する事が出来る。
って第2,第3,第４ビットを決定する事が出来る。
即ち22に重み付けされたコンデンサ24と接続したラダ
ースイッチ29を第２ビット、以下順にラダースイッチ28
を第３ビット、ラダースイッチ27を第４ビットに夫々対
応させる。更にラダースイッチ27〜29が、入力電圧Vxと
正負基準電圧＋VR,−VRとを切り換えるスイッチSWに接
続されている状態を各ビットの１に対応させ、スイッチ
27〜29が接地側に接続されている状態を各ビットの０に
対応させる。
ースイッチ29を第２ビット、以下順にラダースイッチ28
を第３ビット、ラダースイッチ27を第４ビットに夫々対
応させる。更にラダースイッチ27〜29が、入力電圧Vxと
正負基準電圧＋VR,−VRとを切り換えるスイッチSWに接
続されている状態を各ビットの１に対応させ、スイッチ
27〜29が接地側に接続されている状態を各ビットの０に
対応させる。
又MSBは、スイッチSWが正の基準電圧＋VRに接続され
ている状態を０とし、負の基準電圧−VRに接続されてい
る状態を１とする。
ている状態を０とし、負の基準電圧−VRに接続されてい
る状態を１とする。
そして上記構成のA/D変換器の変換特性は第４図の様
になり、上記各スイッチSW及び26〜29の設定状態に基づ
いて図中左端に示した様なコードが得られる。ここで、
負のデータ（MSB＝１）についてのみMSB以外のビットの
コンプリメントを取ると、第４図中右端に示した様な２
の補数コードが得られる。
になり、上記各スイッチSW及び26〜29の設定状態に基づ
いて図中左端に示した様なコードが得られる。ここで、
負のデータ（MSB＝１）についてのみMSB以外のビットの
コンプリメントを取ると、第４図中右端に示した様な２
の補数コードが得られる。
〈発明が解決しようとする問題点〉 しかし上記構成の電荷比較方式A/D変換器では、４ビ
ットの場合、第４図に示す如くデジタル出力０に対して
アナログ入力の中心値1/16、ディジタル出力１に対して
アナログ入力の中心値3/16という様に、アナログ入力の
中心値とデジタル出力がずれる。即ち変換特性が、最下
位ビットを表すLSB（Least Significant Bit）の1/2だ
けオフセットを持ってしまうという欠点があった。
ットの場合、第４図に示す如くデジタル出力０に対して
アナログ入力の中心値1/16、ディジタル出力１に対して
アナログ入力の中心値3/16という様に、アナログ入力の
中心値とデジタル出力がずれる。即ち変換特性が、最下
位ビットを表すLSB（Least Significant Bit）の1/2だ
けオフセットを持ってしまうという欠点があった。
〈問題点を解決するための手段〉 本発明は上記問題点を解決すべく提案されたものであ
り、単位容量を有する第１及び第２のコンデンサ及びこ
の単位容量に対して2n倍（ｎは自然数）に重み付けされ
た容量を有する複数の第３のコンデンサとから構成さ
れ、各コンデンサの一端が共通に接続されたコンデンサ
ラダー回路とを含むA/D変換回路において、特に次のよ
うな構成を採用したものである。すなわち、第１のコン
デンサを単位容量の半分の容量を有する第４及び第５の
コンデンサに分割し、この第５のコンデンサの他端に接
続された第１のノードに、アナログ電圧レベルまたは接
地電圧レベルを選択的に伝達する第１のスイッチを設
け、第２のノードに負の基準電圧レベルまたは正の基準
電圧レベルを選択的に伝達する第２のスイッチを設け
る。さらに、第２及び第３のコンデンサの各他端に各々
接続され、この第２及び第３のコンデンサの各他端に第
１ノードまたは第２ノードに現れる電圧レベルを選択的
に伝達する複数の第３のスイッチを設け、第４のコンデ
ンサの他端に接続され、第４のコンデンサの他端に負の
基準電圧レベルまたは第１ノードに現れる電圧レベルを
選択的に伝達する第４のスイッチを設け、各コンデンサ
の一端に現れる電圧レベルを受信する非反転端子と、接
地電圧レベルを受信する反転端子と、出力端子とを有す
るコンパレータを設けたものである。
り、単位容量を有する第１及び第２のコンデンサ及びこ
の単位容量に対して2n倍（ｎは自然数）に重み付けされ
た容量を有する複数の第３のコンデンサとから構成さ
れ、各コンデンサの一端が共通に接続されたコンデンサ
ラダー回路とを含むA/D変換回路において、特に次のよ
うな構成を採用したものである。すなわち、第１のコン
デンサを単位容量の半分の容量を有する第４及び第５の
コンデンサに分割し、この第５のコンデンサの他端に接
続された第１のノードに、アナログ電圧レベルまたは接
地電圧レベルを選択的に伝達する第１のスイッチを設
け、第２のノードに負の基準電圧レベルまたは正の基準
電圧レベルを選択的に伝達する第２のスイッチを設け
る。さらに、第２及び第３のコンデンサの各他端に各々
接続され、この第２及び第３のコンデンサの各他端に第
１ノードまたは第２ノードに現れる電圧レベルを選択的
に伝達する複数の第３のスイッチを設け、第４のコンデ
ンサの他端に接続され、第４のコンデンサの他端に負の
基準電圧レベルまたは第１ノードに現れる電圧レベルを
選択的に伝達する第４のスイッチを設け、各コンデンサ
の一端に現れる電圧レベルを受信する非反転端子と、接
地電圧レベルを受信する反転端子と、出力端子とを有す
るコンパレータを設けたものである。
〈作用〉 上記構成により、入力電圧をサンプリングした後、上
記第４のコンデンサにより各ビットの判定を1/2LSBだけ
シフトさせる。その後、他の第２及び第３のコンデンサ
によりA/D変換を行う。
記第４のコンデンサにより各ビットの判定を1/2LSBだけ
シフトさせる。その後、他の第２及び第３のコンデンサ
によりA/D変換を行う。
〈実施例〉 以下、図面に基づいて本発明の一実施例を説明する。
第１図は、本発明のA/D変換器の一実施例を示す回路
図である。
図である。
本実施例の場合、サインビットを含めて４ビットのA/
D変換器で、コンデンサラダー１は、2-1に重み付けされ
た付加コンデンサ２と、夫々2-1,20,21,22に重み付けさ
れた比較コンデンサ3,4,5,6との五個のコンデンサから
構成されている。即ち付加コンデンサ２と比較コンデン
サ３は容量値1/2C（例えば0.5pF）、又比較コンデンサ
4,5,6の容量値は夫々C,2C,4Cである。
D変換器で、コンデンサラダー１は、2-1に重み付けされ
た付加コンデンサ２と、夫々2-1,20,21,22に重み付けさ
れた比較コンデンサ3,4,5,6との五個のコンデンサから
構成されている。即ち付加コンデンサ２と比較コンデン
サ３は容量値1/2C（例えば0.5pF）、又比較コンデンサ
4,5,6の容量値は夫々C,2C,4Cである。
上記付加コンデンサ２の一端は、非反転入力端子を接
地したコンパレータ７の反転入力端子と、接地電位に対
してオンオフするスイッチ８とに接続され、他端は、入
力電圧源９と接地とを切換えるサンプリングスイッチ10
に接続されている。
地したコンパレータ７の反転入力端子と、接地電位に対
してオンオフするスイッチ８とに接続され、他端は、入
力電圧源９と接地とを切換えるサンプリングスイッチ10
に接続されている。
上記比較コンデンサ3,4,5,6の一端は、付加コンデン
サ２の一端と同様にコンパレータ７の反転入力端子とス
イッチ８とに接続され、他端は夫々二接点を有するラダ
ースイッチ11,12,13,14に接続されている。
サ２の一端と同様にコンパレータ７の反転入力端子とス
イッチ８とに接続され、他端は夫々二接点を有するラダ
ースイッチ11,12,13,14に接続されている。
上記ラダースイッチ11〜14のうち、2-1に重み付けさ
れた比較コンデンサ３に接続されたラダースイッチ11の
一方の接点は上記サンプリングスイッチ10に接続され、
他方の接点は負の基準電圧源15（負の基準電圧−VR）に
接続されている。
れた比較コンデンサ３に接続されたラダースイッチ11の
一方の接点は上記サンプリングスイッチ10に接続され、
他方の接点は負の基準電圧源15（負の基準電圧−VR）に
接続されている。
又他のラダースイッチ12,13,14の一方の接点は夫々上
記サンプリングスイッチ10に接続され、他方の接点は、
正の基準電圧源16（正の基準電圧＋VR）と上記負の基準
電圧源15とを切換える極性切換えスイッチ17に接続され
ている。
記サンプリングスイッチ10に接続され、他方の接点は、
正の基準電圧源16（正の基準電圧＋VR）と上記負の基準
電圧源15とを切換える極性切換えスイッチ17に接続され
ている。
更に上記コンパレータ７の出力端子は、A/D変換動作
を制御する制御回路18に接続されている。
を制御する制御回路18に接続されている。
上記スイッチ8,ラダースイッチ10〜14,極性切換えス
イッチ17、及びコンパレータ７は例えば電界効果トラン
ジスタで構成される。
イッチ17、及びコンパレータ７は例えば電界効果トラン
ジスタで構成される。
次に本発明の動作を、第１図を用いて順を追って説明
する。
する。
（１）先ずサンプリングスイッチ10を入力電圧源９に接
続し、ラダースイッチ11〜14を全てサンプリングスイッ
チ10側に接続する。斯かる状態でスイッチ８をONするこ
とにより、各コンデンサ２〜６は入力電圧Vxで充電され
る。これがサンプルモードとなる。
続し、ラダースイッチ11〜14を全てサンプリングスイッ
チ10側に接続する。斯かる状態でスイッチ８をONするこ
とにより、各コンデンサ２〜６は入力電圧Vxで充電され
る。これがサンプルモードとなる。
（２）次いでスイッチ８をOFFしてからサンプリングス
イッチ10を接地側に接続し、ラダースイッチ11を負の基
準電圧源15に接続すると、コンパレータ７の入力電圧Va
は となる。この操作によって各ビットの判定を1/2LSBシフ
トする事になる。ここでVa即ち の極性を判定し、MSBを決定する。Va＜０即ち ならば極性切換えスイッチ17を＋VRに接続し、Va＞０す
なわち ならばスイッチ17を−VRに接続する。
イッチ10を接地側に接続し、ラダースイッチ11を負の基
準電圧源15に接続すると、コンパレータ７の入力電圧Va
は となる。この操作によって各ビットの判定を1/2LSBシフ
トする事になる。ここでVa即ち の極性を判定し、MSBを決定する。Va＜０即ち ならば極性切換えスイッチ17を＋VRに接続し、Va＞０す
なわち ならばスイッチ17を−VRに接続する。
以下 の場合について説明する。
（３）ラダースイッチ14のみ極性切換えスイッチ17側に
接続すると、Vaは1/2VRだけ変化して ならばVa＜0, ならばVa＞０となり、このVaの極性をコンパレータで判
定して第２ビットを決定する。そしてVa＜０ならばラダ
ースイッチ14はそのまま、Va＞０ならばラダースイッチ
14をサンプリングスイッチ10側に戻す。
接続すると、Vaは1/2VRだけ変化して ならばVa＜0, ならばVa＞０となり、このVaの極性をコンパレータで判
定して第２ビットを決定する。そしてVa＜０ならばラダ
ースイッチ14はそのまま、Va＞０ならばラダースイッチ
14をサンプリングスイッチ10側に戻す。
（４）次いでラダースイッチ13を反転させるとVaの変化
は1/4VRとなる。即ち 又は となり、このVaの極性をコンパレータ７で判定して第３
ビットを決定する。
は1/4VRとなる。即ち 又は となり、このVaの極性をコンパレータ７で判定して第３
ビットを決定する。
（５）次いでラダースイッチ12を切り換えると、Vaの変
化は1/8VRとなる。そして第３ビットの場合と同様にVa
の極性をコンパレータ７で判定し、第４ビットを決定す
る。
化は1/8VRとなる。そして第３ビットの場合と同様にVa
の極性をコンパレータ７で判定し、第４ビットを決定す
る。
又 の場合には、極性切換えスイッチ17を−VRに接続する
が、この場合の上記（３）における動作は次の様にな
る。
が、この場合の上記（３）における動作は次の様にな
る。
即ちラダースイッチ14のみ極性切換えスイッチ17側に
接続すると、Vaは1/2VRだけ変化して ならばVa＜0, ならばVa＞０となるのでコンパレータ７で判定して第２
ビットを決定する。Va＞０ならばラダースイッチ14はそ
のまま、Va＜０ならラダースイッチ14をサンプリングス
イッチ10側に戻す。上記（４），（５）における動作も
同様になる。
接続すると、Vaは1/2VRだけ変化して ならばVa＜0, ならばVa＞０となるのでコンパレータ７で判定して第２
ビットを決定する。Va＞０ならばラダースイッチ14はそ
のまま、Va＜０ならラダースイッチ14をサンプリングス
イッチ10側に戻す。上記（４），（５）における動作も
同様になる。
又MSBは、極性切換えスイッチ17が＋VRに接続されて
いる状態を０とし、−VRに接続されている状態を１とす
る。更にラダースイッチ14を第２ビット，ラダースイッ
チ13を第３ビット，ラダースイッチ12を第４ビットに対
応させる。
いる状態を０とし、−VRに接続されている状態を１とす
る。更にラダースイッチ14を第２ビット，ラダースイッ
チ13を第３ビット，ラダースイッチ12を第４ビットに対
応させる。
そしてラダースイッチ12〜14が極性切換えスイッチ17
側に接続されている状態を各ビットの１に対応させ、ラ
ダースイッチ12〜14がサンプリングスイッチ10側に接続
されている状態を各ビットの０に対応させる。
側に接続されている状態を各ビットの１に対応させ、ラ
ダースイッチ12〜14がサンプリングスイッチ10側に接続
されている状態を各ビットの０に対応させる。
上記構成によりA/D変換器の変換特性は第２図の様に
なり、アナログ入力の中心値とデジタル出力は合致し、
よってオフセットを持たない。そして上記ラダースイッ
チ12〜14及び極性切換えスイッチ17の設定状態に基づい
て図中左端に示した様なコードが得られる。ここで、出
力データが負（MSB＝１）の場合のみMSB以外のビットの
コンプリメントを取れば、第２図中の右端に示した様な
補数コードが得られる。
なり、アナログ入力の中心値とデジタル出力は合致し、
よってオフセットを持たない。そして上記ラダースイッ
チ12〜14及び極性切換えスイッチ17の設定状態に基づい
て図中左端に示した様なコードが得られる。ここで、出
力データが負（MSB＝１）の場合のみMSB以外のビットの
コンプリメントを取れば、第２図中の右端に示した様な
補数コードが得られる。
〈発明の効果〉 以上述べた様に、本発明によれば、A/D変換に必要な
コンデンサラダー回路のコンデンサの容量配分を工夫し
たので、回路規模の増大を招くことなく、容易に比較結
果を1/2LSBシフトさせることができる。
コンデンサラダー回路のコンデンサの容量配分を工夫し
たので、回路規模の増大を招くことなく、容易に比較結
果を1/2LSBシフトさせることができる。
第１図は、本発明のA/D変換器の一実施例を示す回路
図、 第２図は、本発明のA/D変換器の変換特性を示す図、 第３図は、従来のA/D変換器の一構成例を示す回路図、 第４図は、従来のA/D変換器の変換特性を示す図であ
る。 １……コンデンサラダー， ２……付加コンデンサ， ３〜６……比較コンデンサ,7……コンパレータ， ８……スイッチ,9……入力電圧源， 10……サンプリングスイッチ， 11〜14……ラダースイッチ， 15……負の基準電圧源,16……正の基準電圧源， 17……極性切換えスイッチ,18……制御回路。
図、 第２図は、本発明のA/D変換器の変換特性を示す図、 第３図は、従来のA/D変換器の一構成例を示す回路図、 第４図は、従来のA/D変換器の変換特性を示す図であ
る。 １……コンデンサラダー， ２……付加コンデンサ， ３〜６……比較コンデンサ,7……コンパレータ， ８……スイッチ,9……入力電圧源， 10……サンプリングスイッチ， 11〜14……ラダースイッチ， 15……負の基準電圧源,16……正の基準電圧源， 17……極性切換えスイッチ,18……制御回路。
Claims (1)
- 【請求項１】単位容量を有する第１及び第２のコンデン
サ及び前記単位容量に対して2n倍（ｎは自然数）に重み
付けされた容量を有する複数の第３のコンデンサとから
構成され、各コンデンサの一端が共通に接続されたコン
デンサラダー回路とを含むA/D変換回路において、 前記第１のコンデンサは、前記単位容量の半分の容量を
有する第４及び第５のコンデンサに分割されて構成さ
れ、 前記第５のコンデンサの他端に接続された第１のノード
に、アナログ電圧レベルまたは接地電圧レベルを選択的
に伝達する第１のスイッチと、 第２のノードに、負の基準電圧レベルまたは正の基準電
圧レベルを選択的に伝達する第２のスイッチと、 前記第２及び第３のコンデンサの各他端に各々接続さ
れ、前記第２及び第３のコンデンサの各他端に前記第１
ノードまたは前記第２ノードに現れる電圧レベルに選択
的に伝達する複数の第３のスイッチと、 前記第４のコンデンサの他端に接続され、前記第４のコ
ンデンサの他端に前記負の基準電圧レベルまたは前記第
１ノードに現れる電圧レベルを選択的に伝達する第４の
スイッチと、 前記各コンデンサの一端に現れる電圧レベルを受信する
非反転端子と、前記接地電圧レベルを受信する反転端子
と、出力端子とを有するコンパレータとを有することを
特徴とするA/D変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62169847A JP2548207B2 (ja) | 1987-07-09 | 1987-07-09 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62169847A JP2548207B2 (ja) | 1987-07-09 | 1987-07-09 | Ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6416027A JPS6416027A (en) | 1989-01-19 |
| JP2548207B2 true JP2548207B2 (ja) | 1996-10-30 |
Family
ID=15894036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62169847A Expired - Lifetime JP2548207B2 (ja) | 1987-07-09 | 1987-07-09 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2548207B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03214818A (ja) * | 1990-01-19 | 1991-09-20 | Nec Corp | ディジタルアナログ変換回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57109424A (en) * | 1980-12-26 | 1982-07-07 | Oki Electric Ind Co Ltd | Analogue-digital converter |
-
1987
- 1987-07-09 JP JP62169847A patent/JP2548207B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6416027A (en) | 1989-01-19 |
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