JPH0232814B2 - - Google Patents
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- JPH0232814B2 JPH0232814B2 JP56087200A JP8720081A JPH0232814B2 JP H0232814 B2 JPH0232814 B2 JP H0232814B2 JP 56087200 A JP56087200 A JP 56087200A JP 8720081 A JP8720081 A JP 8720081A JP H0232814 B2 JPH0232814 B2 JP H0232814B2
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- switches
- switch
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- 239000003990 capacitor Substances 0.000 claims description 68
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/76—Simultaneous conversion using switching tree
- H03M1/765—Simultaneous conversion using switching tree using a single level of switches which are controlled by unary decoded digital signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
- H03M1/682—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits both converters being of the unary decoded type
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明は、単一電源で正負両極性のアナログ出
力を得られると共に、簡便な構造からなるDA変
換器に関するものである。
力を得られると共に、簡便な構造からなるDA変
換器に関するものである。
第１図は、８ビツトの抵抗分圧型のDA変換器
である。８ビツトであるので（28−１）個、即
ち、255個の直列接続された直列抵抗から構成さ
れ、その直列抵抗から所定の電圧を得る255個の
スイツチS1〜S255が接続されて抵抗分圧回路網が
構成されている。或いは、2N個の直列抵抗とスイ
ツチからなる抵抗分圧回路網から形成されてい
る。復調器には、８ビツトのデジタル信号が入力
され、このデジタル信号に基づいて直列抵抗に接
続されたスイツチS1〜S255の内の一つがオン状態
となり、直列抵抗から発生する電圧を所定のスイ
ツチを介してバツフア・アンプＡに供給し出力端
子からアナログ出力を得ている。
である。８ビツトであるので（28−１）個、即
ち、255個の直列接続された直列抵抗から構成さ
れ、その直列抵抗から所定の電圧を得る255個の
スイツチS1〜S255が接続されて抵抗分圧回路網が
構成されている。或いは、2N個の直列抵抗とスイ
ツチからなる抵抗分圧回路網から形成されてい
る。復調器には、８ビツトのデジタル信号が入力
され、このデジタル信号に基づいて直列抵抗に接
続されたスイツチS1〜S255の内の一つがオン状態
となり、直列抵抗から発生する電圧を所定のスイ
ツチを介してバツフア・アンプＡに供給し出力端
子からアナログ出力を得ている。
第１図に示すDA変換器にあつては、直列抵抗
に発生する電圧と等しい極性の出力がバツフア・
アンプＡから出力される。又、両極性のアナログ
出力を得ようとする場合は、二つの抵抗分圧回路
網を具え、夫々に異なつた極性の電圧源を供給し
なければらならい。従つて、正負の二つの電源が
必要となる為にDA変換器の構成が複雑になり、
而も、高価なものとなる欠点がある。更に、DA
変換器の分解能を高めようとする場合、例えば、
16ビツトのDA変換器にあつては、2N個、即ち
65536個の直列抵抗を必要とし、且つ、直列抵抗
に接続されるスイツチも同数のスイツチが必要と
なるので、極めて複雑な構成となる欠点があり改
善の余地があつた。
に発生する電圧と等しい極性の出力がバツフア・
アンプＡから出力される。又、両極性のアナログ
出力を得ようとする場合は、二つの抵抗分圧回路
網を具え、夫々に異なつた極性の電圧源を供給し
なければらならい。従つて、正負の二つの電源が
必要となる為にDA変換器の構成が複雑になり、
而も、高価なものとなる欠点がある。更に、DA
変換器の分解能を高めようとする場合、例えば、
16ビツトのDA変換器にあつては、2N個、即ち
65536個の直列抵抗を必要とし、且つ、直列抵抗
に接続されるスイツチも同数のスイツチが必要と
なるので、極めて複雑な構成となる欠点があり改
善の余地があつた。
本発明のDA変換器は、上述の点に鑑みなされ
たものであつて、抵抗分圧回路網と演算増幅器と
を基本回路とした高い分解能を有するDA変換器
を提供するものであつて、而も、単一電圧源で両
極性のアナログ出力を得る簡便な構造のDA変換
器を提供することを目的とする。
たものであつて、抵抗分圧回路網と演算増幅器と
を基本回路とした高い分解能を有するDA変換器
を提供するものであつて、而も、単一電圧源で両
極性のアナログ出力を得る簡便な構造のDA変換
器を提供することを目的とする。
更に、本発明の他の目的は、抵抗分圧回路網を
用いた高速処理の可能なDA変換器を提供するも
のである。
用いた高速処理の可能なDA変換器を提供するも
のである。
第２図は、本発明に係るDA変換器の一実施例
を示すものである。第２図の実施例は、８ビツト
のDA変換器であつて、直列抵抗は（2N−１）個
（但し、Ｎはビツト数）、即ち、255個の抵抗から
なり、その一端が基準電圧源に接続され、その他
端が接地されている。この直列抵抗に対応した数
の直流電圧を得る為のスイツチS1〜S255が接続さ
れて抵抗分圧回路網が構成されている。スイツチ
S1〜S255の他端は共通接続され、その共通接続点
がコンデンサC1の一端とスイツチS301に接続さ
れ、スイツチS301の他端が接地され、且つ、コン
デンサC1の他端は、演算増幅器１の反転入力端
子に接続されている。演算増幅器１の反転入力端
子と出力端子との間には、スイツチ302とコンデ
ンサC2が並列接続されている。演算増幅器１の
非反転入力端子は接地され、２は出力端子であ
る。
を示すものである。第２図の実施例は、８ビツト
のDA変換器であつて、直列抵抗は（2N−１）個
（但し、Ｎはビツト数）、即ち、255個の抵抗から
なり、その一端が基準電圧源に接続され、その他
端が接地されている。この直列抵抗に対応した数
の直流電圧を得る為のスイツチS1〜S255が接続さ
れて抵抗分圧回路網が構成されている。スイツチ
S1〜S255の他端は共通接続され、その共通接続点
がコンデンサC1の一端とスイツチS301に接続さ
れ、スイツチS301の他端が接地され、且つ、コン
デンサC1の他端は、演算増幅器１の反転入力端
子に接続されている。演算増幅器１の反転入力端
子と出力端子との間には、スイツチ302とコンデ
ンサC2が並列接続されている。演算増幅器１の
非反転入力端子は接地され、２は出力端子であ
る。
以下、本発明のDA変換器の動作について第２
図に基づいて説明する。
図に基づいて説明する。
先ず、DA変換器から負のアナログ出力が出力
される場合について説明すると、スイツチS301，
S302をオン状態とすると、コンデンサC1，C2の電
荷は、放電されてリセツト状態となる。スイツチ
S301，S302は、オフ状態に保持して８ビツトのデ
ジタルコードを復調器３に入力する。そのデジタ
ルコードを復調器３でデコードし、復調器３から
の信号に基づいてスイツチS1〜S255の何れか一つ
を作動させて、デジタルコードに対応した電圧
VoをコンデンサC1に印加する。例えば、８ビツ
トのデジタルコードが（00000001）であるとする
と、デジタルコードを復調器３でデコードしてス
イツチS1をオンとして、VR／255ボルト（但し、
VRは、直列抵抗回路網に印加されている基準電
圧源の電圧である。）の電圧がコンデンサC1に印
加される。又、デジタルコードが（11111111）で
あるとすると、復調器３を介してスイツチS255が
オンとなり、VRボルトの電圧がコンデンサC1に
印加される。
される場合について説明すると、スイツチS301，
S302をオン状態とすると、コンデンサC1，C2の電
荷は、放電されてリセツト状態となる。スイツチ
S301，S302は、オフ状態に保持して８ビツトのデ
ジタルコードを復調器３に入力する。そのデジタ
ルコードを復調器３でデコードし、復調器３から
の信号に基づいてスイツチS1〜S255の何れか一つ
を作動させて、デジタルコードに対応した電圧
VoをコンデンサC1に印加する。例えば、８ビツ
トのデジタルコードが（00000001）であるとする
と、デジタルコードを復調器３でデコードしてス
イツチS1をオンとして、VR／255ボルト（但し、
VRは、直列抵抗回路網に印加されている基準電
圧源の電圧である。）の電圧がコンデンサC1に印
加される。又、デジタルコードが（11111111）で
あるとすると、復調器３を介してスイツチS255が
オンとなり、VRボルトの電圧がコンデンサC1に
印加される。
仮に、復調器３からの信号に基づいて直列抵抗
回路網に接続されたスイツチが作動して電圧Vo
の電圧がコンデンサC1に印加されたとすると、
コンデンサC1には、電荷Qoが印加される。この
ときのコンデンサC1に充電される電荷Qoは、次
式のように表される。
回路網に接続されたスイツチが作動して電圧Vo
の電圧がコンデンサC1に印加されたとすると、
コンデンサC1には、電荷Qoが印加される。この
ときのコンデンサC1に充電される電荷Qoは、次
式のように表される。
Qo＝C1×Vo ………(1)
スイツチS302は、オフ状態に保持され、演算増
幅器１の入力端子間の入力インピーダンスが無限
大であるとすると、コンデンサC1の電荷Qoは、
同時にコンデンサC2に転送され、出力端子２に
は、負の出力電圧V0が出力される。このときの
出力電圧V0は、次式のように表すことができる。
幅器１の入力端子間の入力インピーダンスが無限
大であるとすると、コンデンサC1の電荷Qoは、
同時にコンデンサC2に転送され、出力端子２に
は、負の出力電圧V0が出力される。このときの
出力電圧V0は、次式のように表すことができる。
V0＝−Qo／C2＝−C1／C2Vo ………(2)
次のデジタルコードの入力に当たつて、再び、
スイツチS301，S302をオン状態としてコンデンサ
C1，C2の電荷を零としてリセツト状態とし、出
力端子２の出力電圧V0を一旦零とする。その後
に、次のデジタルコードを復調器３に供給して所
定の電圧をコンデンサC1に印加して、その充電
電荷をコンデンサC2に転送して出力端子２から
負の出力電圧を得る。この動作を繰り返し行うこ
とによつてデジタルコードに応じたアナログ出力
が得られる。通常、出力端子２に時定数回路或い
はフイルタ回路等を接続する公知の方法によつて
脈流状のアナログ出力を得る。
スイツチS301，S302をオン状態としてコンデンサ
C1，C2の電荷を零としてリセツト状態とし、出
力端子２の出力電圧V0を一旦零とする。その後
に、次のデジタルコードを復調器３に供給して所
定の電圧をコンデンサC1に印加して、その充電
電荷をコンデンサC2に転送して出力端子２から
負の出力電圧を得る。この動作を繰り返し行うこ
とによつてデジタルコードに応じたアナログ出力
が得られる。通常、出力端子２に時定数回路或い
はフイルタ回路等を接続する公知の方法によつて
脈流状のアナログ出力を得る。
このようにスイツチS301，S302にリセツト信号
を供給した後に、スイツチS1〜S255を作動させる
予めプログラムされたシーケンス制御回路（図示
されていない。）等を介してこの操作を繰り返し
行わせることによつて負のアナログ出力が得られ
る。
を供給した後に、スイツチS1〜S255を作動させる
予めプログラムされたシーケンス制御回路（図示
されていない。）等を介してこの操作を繰り返し
行わせることによつて負のアナログ出力が得られ
る。
次に、正極性のアナログ出力を得るスイツチ操
作について説明する。
作について説明する。
スイツチS301，S302をオン状態として、コンデ
ンサC1，C2の充電電荷を放電してリセツト状態
とした後に、スイツチS301は、オフ状態に保持し
て、スイツチS302をオン状態としてンコンデンサ
C2を短絡した状態に保持する。８ビツトのデジ
タルコードに対応した復調器３からの信号によつ
てスイツチS1〜S255の何れか一つを作動させて基
準電圧源から所定の電圧VoをコンデンサC1に印
加すると、コンデンサC1に電荷Qoが充電される。
このときのコンデンサC1の電荷Qoは、(1)式に示
すような関係となる。続いて、スイツチS1〜
S255，S302をオフ状態とし、スイツチS301をオン
状態としてコンデンサC1の一端を接地すること
によつて、コンデンサC1に充電された電荷Qoは、
コンデンサC2に転送される。従つて、次式に示
されるように出力端子２から正の出力電圧V0が
得られる。
ンサC1，C2の充電電荷を放電してリセツト状態
とした後に、スイツチS301は、オフ状態に保持し
て、スイツチS302をオン状態としてンコンデンサ
C2を短絡した状態に保持する。８ビツトのデジ
タルコードに対応した復調器３からの信号によつ
てスイツチS1〜S255の何れか一つを作動させて基
準電圧源から所定の電圧VoをコンデンサC1に印
加すると、コンデンサC1に電荷Qoが充電される。
このときのコンデンサC1の電荷Qoは、(1)式に示
すような関係となる。続いて、スイツチS1〜
S255，S302をオフ状態とし、スイツチS301をオン
状態としてコンデンサC1の一端を接地すること
によつて、コンデンサC1に充電された電荷Qoは、
コンデンサC2に転送される。従つて、次式に示
されるように出力端子２から正の出力電圧V0が
得られる。
V0＝Qo／C2＝C1／C2Vo ………(3)
再び、スイツチS301，S302をオン状態としてコ
ンデンサC1，C2の電荷を零としリセツト状態と
する。出力端子２の出力電圧V0を一旦零とする。
その後に、次のデジタルコードを復調器３に供給
してスイツチを作動させて所定の電圧をコンデン
サC1に印加して、スイツチS301をオンとし、コン
デンサC1の充電電荷をコンデンサC2に転送して
出力端子２から正の出力電圧を得る。この動作を
繰り返し行うことによつてデジタルコードに応じ
たアナログ出力が得られる。無論、スイツチの操
作は、シーケンス制御回路等によつて容易になし
得る。
ンデンサC1，C2の電荷を零としリセツト状態と
する。出力端子２の出力電圧V0を一旦零とする。
その後に、次のデジタルコードを復調器３に供給
してスイツチを作動させて所定の電圧をコンデン
サC1に印加して、スイツチS301をオンとし、コン
デンサC1の充電電荷をコンデンサC2に転送して
出力端子２から正の出力電圧を得る。この動作を
繰り返し行うことによつてデジタルコードに応じ
たアナログ出力が得られる。無論、スイツチの操
作は、シーケンス制御回路等によつて容易になし
得る。
第３図の実施例は、本発明に係る16ビツトの
DA変換器の一実施例である。通常、16ビツトの
DA変換器は、（216−１）個、即ち、65535個の抵
抗とスイツチが必要となり、膨大なものとなるの
で実現不可能であつた。第３図の16ビツトのDA
変換器は、８ビツトづつ処理するDA変換器であ
つて、単一電圧源で正負両極性のアナログ出力を
得るDA変換器である。
DA変換器の一実施例である。通常、16ビツトの
DA変換器は、（216−１）個、即ち、65535個の抵
抗とスイツチが必要となり、膨大なものとなるの
で実現不可能であつた。第３図の16ビツトのDA
変換器は、８ビツトづつ処理するDA変換器であ
つて、単一電圧源で正負両極性のアナログ出力を
得るDA変換器である。
第３図のDA変換器は、直列抵抗と直列抵抗に
対称的に配列されたスイツチ及び重み付けされた
コンデンサC1，C2を用いる点に特徴があり、正
負両極性のアナログ出力を得るスイツチ操作は、
第２図の実施例と同様なスイツチ操作を行う。
対称的に配列されたスイツチ及び重み付けされた
コンデンサC1，C2を用いる点に特徴があり、正
負両極性のアナログ出力を得るスイツチ操作は、
第２図の実施例と同様なスイツチ操作を行う。
さて、16ビツトの抵抗分圧回路網は、８ビツト
の場合と同様に、（2N/2−１）個（但し、Ｎはビ
ツト数）の抵抗、即ち（28−１）個の直列抵抗
と、この直列抵抗に対称的にスイツチS1〜S255と
S1001〜S1255が配列されて構成されている。夫々
のスイツチ群は、16ビツト内の上位桁８ビツトと
下位桁８ビツトのデジタル信号を処理をするもの
であつて、夫々復調器４，５からの信号によつて
制御されている。スイツチS1〜S255の一端は直列
抵抗に接続され、その他端が共通接続されてコン
デンサC1の一端に接続されている。同様に、ス
イツチS1001〜S1255の一端は直列抵抗に接続され、
その他端が共通接続されコンデンサC3の一端に
接続されている。重み付けされたコンデンサC1，
C3の他端は、演算増幅器１の反転入力端子に接
続されている。演算増幅器１の反転入力端子と出
力端子との間に並例に接続されたコンデンサC2
とスイツチS302が接続され、その非反転入力端子
は接地されている。コンデンサC1，C3の一端は、
夫々、スイツチ301，S1301が接続され、スイツチ
S301，S1301の他端は接地されている。
の場合と同様に、（2N/2−１）個（但し、Ｎはビ
ツト数）の抵抗、即ち（28−１）個の直列抵抗
と、この直列抵抗に対称的にスイツチS1〜S255と
S1001〜S1255が配列されて構成されている。夫々
のスイツチ群は、16ビツト内の上位桁８ビツトと
下位桁８ビツトのデジタル信号を処理をするもの
であつて、夫々復調器４，５からの信号によつて
制御されている。スイツチS1〜S255の一端は直列
抵抗に接続され、その他端が共通接続されてコン
デンサC1の一端に接続されている。同様に、ス
イツチS1001〜S1255の一端は直列抵抗に接続され、
その他端が共通接続されコンデンサC3の一端に
接続されている。重み付けされたコンデンサC1，
C3の他端は、演算増幅器１の反転入力端子に接
続されている。演算増幅器１の反転入力端子と出
力端子との間に並例に接続されたコンデンサC2
とスイツチS302が接続され、その非反転入力端子
は接地されている。コンデンサC1，C3の一端は、
夫々、スイツチ301，S1301が接続され、スイツチ
S301，S1301の他端は接地されている。
以下、第３図の実施例の動作について説明す
る。第３図のDA変換器の正負両極性のアナログ
出力を得るスイツチ動作は、第２図と同様であ
る。
る。第３図のDA変換器の正負両極性のアナログ
出力を得るスイツチ動作は、第２図と同様であ
る。
第３図の実施例では、16ビツトのデジタルコー
ドを処理するDA変換器であつて、上位桁の８ビ
ツトと下位桁の８ビツトに分けて処理するもので
あり、先ず、スイツチS301，S302，S1301をオン状
態としてコンデンサC1〜C3の充電電荷を放電し
てリセツト状態とする。16ビツトのデジタルコー
ドの上位桁と下位桁のコードを夫々復調器４，５
に入力してスイツチS1〜S255，S1001〜S1255の内
の一つのスイツチを作動させてコンデンC1或い
はC3に所定の電圧Vo或いはVo′を印加して充電す
る。同時に、コンデンサC2に電荷の転送がなさ
れる。コンデンサC1の充電電荷Qoは、次式のよ
うに表される。
ドを処理するDA変換器であつて、上位桁の８ビ
ツトと下位桁の８ビツトに分けて処理するもので
あり、先ず、スイツチS301，S302，S1301をオン状
態としてコンデンサC1〜C3の充電電荷を放電し
てリセツト状態とする。16ビツトのデジタルコー
ドの上位桁と下位桁のコードを夫々復調器４，５
に入力してスイツチS1〜S255，S1001〜S1255の内
の一つのスイツチを作動させてコンデンC1或い
はC3に所定の電圧Vo或いはVo′を印加して充電す
る。同時に、コンデンサC2に電荷の転送がなさ
れる。コンデンサC1の充電電荷Qoは、次式のよ
うに表される。
Qo＝C1×Vo ………(4)
又、コンデンサC3に充電される電荷Qo′は、次
式のように表される。
式のように表される。
Qo′＝C3×Vo′ ………(5)
これらの電荷Qo，Qo′がコンデンサC2に転送さ
れ、従つて、出力電圧V0として負の出力を得る
ことことができ、出力電圧V0は、次式のように
表される。
れ、従つて、出力電圧V0として負の出力を得る
ことことができ、出力電圧V0は、次式のように
表される。
V0＝−Qo／C2−Qo′／C2
V0＝−C1／C2Vo−C3／C2Vo′ ………(6)
次に、スイツチS301，S302，S1301をオン状態と
してコンデンサC1〜C3の充電電荷を放電してリ
セツト状態とする。次に、スイツチS301，S1301
は、オフ状態に保持して、スイツチS302はオン状
態とする。16ビツトのデジタルコードの上位桁と
下位桁のコードを夫々復調器４，５に入力してス
イツチS1〜S255，S1001〜S1255の内の一つのスイ
ツチを作動させてコンデンサC1或いはC3に所定
の電圧Vo或いはVo′を印加して充電する。コンデ
ンサC1の充電電荷Qoは、次式のように表される。
してコンデンサC1〜C3の充電電荷を放電してリ
セツト状態とする。次に、スイツチS301，S1301
は、オフ状態に保持して、スイツチS302はオン状
態とする。16ビツトのデジタルコードの上位桁と
下位桁のコードを夫々復調器４，５に入力してス
イツチS1〜S255，S1001〜S1255の内の一つのスイ
ツチを作動させてコンデンサC1或いはC3に所定
の電圧Vo或いはVo′を印加して充電する。コンデ
ンサC1の充電電荷Qoは、次式のように表される。
Qo＝C1×Vo ………(7)
又、コンデンサC3に充電される電荷Qo′は、次
式のように表される。
式のように表される。
Qo′＝C3×Vo′ ………(8)
これらの電荷Qo，Qo′は、スイツチS302をオフ
状態とし、スイツチS301或いはS1301をオン状態と
することによつて、コンデンサC2に転送するこ
とができる。その時の出力端子２から正の出力電
圧V0を得ることができ、次式のように表される。
状態とし、スイツチS301或いはS1301をオン状態と
することによつて、コンデンサC2に転送するこ
とができる。その時の出力端子２から正の出力電
圧V0を得ることができ、次式のように表される。
V0＝Qo／C2＋Qo′／C2
V0＝C1／C2Vo＋C3／C2Vo′ ………(9)
更に、16ビツトを８ビツトに二分割して処理す
る為に、コンデンサC1，C3の電荷量を、次のよ
うの関係に重み付けする。
る為に、コンデンサC1，C3の電荷量を、次のよ
うの関係に重み付けする。
C3＝C1・1/2N/2＝C1・1/28
＝C1・1/256 ………(10)
コンデンサC1，C3の電荷量を(10)式のような関
係に重み付けすることによつて、16ビツトに対応
した出力電圧V0を得ることができる。
係に重み付けすることによつて、16ビツトに対応
した出力電圧V0を得ることができる。
(10)式を(6)式及び(9)式に代入すると、次式のよう
に表される。
に表される。
V0＝−C1／C2（Vo＋１／256Vo′） ………(11)
V0＝C1／C2（Vo＋１／256Vo′） ………(12)
次に、第３図の実施例に基づいて具体的にデジ
タルコードと出力電圧V0との関係を負の出力を
得る例について、以下に説明することにする。
タルコードと出力電圧V0との関係を負の出力を
得る例について、以下に説明することにする。
16ビツトのデジタルコードが（00…01）の場合
には、上位桁の８ビツトが（00000000）であるの
で、スイツチS1〜S255は、オフ状態を保持してお
り、スイツチS1〜S255からの出力電圧は、零ボル
トである。又、下位桁のデジタルコードは、
（00000001）であるので、一番目のスイツチS1001
がオンとなり、コンデンサC3にVR／255の電圧が
印加され、同時にコンデンサC2にその電荷が転
送される。従つて、(11)式にこの値を代入すると、
出力端子２からは、次式のような関係の出力電圧
V0が得られる。
には、上位桁の８ビツトが（00000000）であるの
で、スイツチS1〜S255は、オフ状態を保持してお
り、スイツチS1〜S255からの出力電圧は、零ボル
トである。又、下位桁のデジタルコードは、
（00000001）であるので、一番目のスイツチS1001
がオンとなり、コンデンサC3にVR／255の電圧が
印加され、同時にコンデンサC2にその電荷が転
送される。従つて、(11)式にこの値を代入すると、
出力端子２からは、次式のような関係の出力電圧
V0が得られる。
V0＝−C1／C2（０＋VR／256×255） ………(13)
コンデンサC1とC2が等価な容量であるとする
と、出力電圧V0は、−VR／65280ボルトの出力電
圧が出力される。
と、出力電圧V0は、−VR／65280ボルトの出力電
圧が出力される。
又、16ビツトのデジタルコードの上位桁が
（00000000）であつて、下位桁が（11111111）の
場合に、上位桁は、（00000000）であるので、復
調器４を介してスイツチS1〜S255がオフ状態に保
持されるように設定され、スイツチS1〜S255から
の出力は、零ボルトである。下位桁は、
（11111111）であるので、復調器５からの信号に
基づいてスイツチS1001〜S1255の内、スイツチ
S1255がオン状態となる。この場合、下位桁側か
らは、下から255番目のスイツチS1255が作動する
ので、（255/255）・VRボルトの電圧がコンデンサ
C3に印加される。従つて、出力端子２からは、
次式のような出力電圧V0が得られる。
（00000000）であつて、下位桁が（11111111）の
場合に、上位桁は、（00000000）であるので、復
調器４を介してスイツチS1〜S255がオフ状態に保
持されるように設定され、スイツチS1〜S255から
の出力は、零ボルトである。下位桁は、
（11111111）であるので、復調器５からの信号に
基づいてスイツチS1001〜S1255の内、スイツチ
S1255がオン状態となる。この場合、下位桁側か
らは、下から255番目のスイツチS1255が作動する
ので、（255/255）・VRボルトの電圧がコンデンサ
C3に印加される。従つて、出力端子２からは、
次式のような出力電圧V0が得られる。
V0＝−C1／C2（０＋１／256・255／255・VR）………(
14) 又、コンデンサC1とC2が等容量であるとする
と、出力電圧V0は、（1/256）・VRボルトとなる。
14) 又、コンデンサC1とC2が等容量であるとする
と、出力電圧V0は、（1/256）・VRボルトとなる。
一方、16ビツトのデジタルコードの上位桁が
（00000001）、下位桁が（11111111）となつた場
合、スイツチS1〜S255の内、スイツチS1がオン状
態となる。下位桁が（11111111）であることを検
出してスイツチS1255は、オン状態に設定される。
コンデンサC1，C3及びC2は充電され、出力端子
２からは、次式のような関係の出力電圧V0が得
られる。
（00000001）、下位桁が（11111111）となつた場
合、スイツチS1〜S255の内、スイツチS1がオン状
態となる。下位桁が（11111111）であることを検
出してスイツチS1255は、オン状態に設定される。
コンデンサC1，C3及びC2は充電され、出力端子
２からは、次式のような関係の出力電圧V0が得
られる。
V0＝−C1／C2（１／255・VR＋１／256・VR）………(1
5) 更に、16ビツトのデジタルコードとして（111
…11）が８ビツト（11111111）、（11111111）毎に
復調器４，５に夫々入力される場合、復調器５か
らの信号に基づいてスイツチS1255は、オン状態
に保持される。上位桁側では、復調器４からの信
号に基づいて、スイツチS255が作動して（255/25
５）・VRボルトの電圧がコンデンサC1に印加され
る。この結果を(11)式に代入すると、次式のような
関係の出力電圧V0が出力される。
5) 更に、16ビツトのデジタルコードとして（111
…11）が８ビツト（11111111）、（11111111）毎に
復調器４，５に夫々入力される場合、復調器５か
らの信号に基づいてスイツチS1255は、オン状態
に保持される。上位桁側では、復調器４からの信
号に基づいて、スイツチS255が作動して（255/25
５）・VRボルトの電圧がコンデンサC1に印加され
る。この結果を(11)式に代入すると、次式のような
関係の出力電圧V0が出力される。
V0＝−C1／C2・（255／255VR＋１／256VR）………(16
) 上述の如く、本発明のDA変換器は、少ない部
品数で構成され、スイツチ操作によつて、単一電
圧源で正負両極性のアナログ出力を得ることが可
能である。又、第３図の如く16ビツトのDA変換
器にあつては、８ビツトのスイツチ群を並列に配
列することにより、直列抵抗の個数及びスイツチ
の個数を大幅に減少させることが可能である。因
に、コンデンサC1，C3の電荷容量は、(10)式の関
係に基づいて重み付けされる。12ビツトのDA変
換器であれば、（26−１）個の直列抵抗と同数の
スイツチを直列抵抗に対して対称に配列し、コン
デンサC1，C3は、(10)式に基づいて重み付けされ、
コンデンサC3の容量をC1・1/26に等しい値に定め
れば良い。
) 上述の如く、本発明のDA変換器は、少ない部
品数で構成され、スイツチ操作によつて、単一電
圧源で正負両極性のアナログ出力を得ることが可
能である。又、第３図の如く16ビツトのDA変換
器にあつては、８ビツトのスイツチ群を並列に配
列することにより、直列抵抗の個数及びスイツチ
の個数を大幅に減少させることが可能である。因
に、コンデンサC1，C3の電荷容量は、(10)式の関
係に基づいて重み付けされる。12ビツトのDA変
換器であれば、（26−１）個の直列抵抗と同数の
スイツチを直列抵抗に対して対称に配列し、コン
デンサC1，C3は、(10)式に基づいて重み付けされ、
コンデンサC3の容量をC1・1/26に等しい値に定め
れば良い。
本発明のDA変換器は、単一電源で正負両極性
のアナログ出力を得るものであり、高分解能な特
性を有するDA変換器に好適であつて、而も、抵
抗分圧回路網を用いたDA変換器であるので、高
速に変換処理が可能な極めて優れたDA変換器を
提供することができる。
のアナログ出力を得るものであり、高分解能な特
性を有するDA変換器に好適であつて、而も、抵
抗分圧回路網を用いたDA変換器であるので、高
速に変換処理が可能な極めて優れたDA変換器を
提供することができる。
第１図は、従来の抵抗分圧回路型のDA変換器
の例を示す図、第２図は、本発明の抵抗分圧回路
型のDA変換器の一実施例を示す図、第３図は、
本発明の他の実施例を示す抵抗分圧回路型のDA
変換器である。
の例を示す図、第２図は、本発明の抵抗分圧回路
型のDA変換器の一実施例を示す図、第３図は、
本発明の他の実施例を示す抵抗分圧回路型のDA
変換器である。
Claims (1)
- 【特許請求の範囲】 １ Ｎビツトのデジタル信号に基づいてアナログ
信号を得るDA変換器に於いて、基準電圧源の端
子間に（2N−１）個（但し、Ｎはビツト数）の直
列抵抗が接続された抵抗分圧回路網と、Ｎビツト
のデジタル信号に基づき該抵抗分圧回路網から選
択的に基準電圧を導出し得る（2N−１）個（但
し、Ｎはビツト数）のスイツチと、該（2N−１）
個のスイツチの共通接続された出力端に接続され
た第１のコンデンサと、該第１のコンデンサの他
端が演算増幅器の反転入力端子に接続された該演
算増幅器と該演算増幅器の反転入力端子と出力端
子間に接続された第２のコンデンサとによつて形
成された積分回路と、該第１のコンデンサと該
（2N−１）個のスイツチとの接続点と接地間に接
続された第１のスイツチと、該第２のコンデンサ
に並列に接続された第２のスイツチと、前記Ｎビ
ツトのデジタル信号に基づいて該抵抗分圧回路網
から所定の基準電圧を得る前記（2N−１）個のス
イツチを制御する復調器とを有し、正負両極性の
出力電圧を得ることを特徴とするDA変換器。 ２ Ｎビツトのデジタル信号に基づいてアナログ
信号を得るDA変換器に於いて、基準電圧源の端
子間に（2N/2−１）個（但し、Ｎはビツト数）の
直列抵抗が接続された抵抗分圧回路網と、Ｎビツ
トのデジタル信号の上位桁と下位桁のデジタル信
号に基づき該抵抗分圧回路網から選択的に基準電
圧を導出し得る（2N/2−１）個、（但し、Ｎはビ
ツト数）の第１群と第２群のスイツチと、該第１
群のスイツチの共通接続された出力端に接続され
た第１のコンデンサと、該第２群のスイツチの共
通接続され出力端に接続され、該第１のコンデン
サの電荷容量に対して1/2N/2倍に重み付けされた
第２のコンデンサと、該第１と第２のコンデンサ
の他端が演算増幅器の反転入力端子に接続された
該演算増幅器と該演算増幅器の反転入力端子と出
力端子間に接続された第３のコンデンサとによつ
て形成された積分回路と、該第１のコンデンサと
該第１群のスイツチとの接続点と接地間に接続さ
れた第１のスイツチと、該第２のコンデンサと該
第２群のスイツチとの接続点と接地間に接続され
た第２のスイツチと、該第３のコンデンサに並列
に接続された第３のスイツチと、前記第１群と第
２群のスイツチを前記Ｎビツトのデジタル信号の
上位桁と下位桁のデジタル信号に基づいて制御す
る復調器とを有し、正負両極性の出力電圧を得る
ことを特徴とするDA変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8720081A JPS57202126A (en) | 1981-06-05 | 1981-06-05 | Digital-to-analog converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8720081A JPS57202126A (en) | 1981-06-05 | 1981-06-05 | Digital-to-analog converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57202126A JPS57202126A (en) | 1982-12-10 |
| JPH0232814B2 true JPH0232814B2 (ja) | 1990-07-24 |
Family
ID=13908323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8720081A Granted JPS57202126A (en) | 1981-06-05 | 1981-06-05 | Digital-to-analog converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57202126A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0613814U (ja) * | 1992-07-28 | 1994-02-22 | 巌 笠原 | 外反母指矯正用サポ−タ |
| JPH0654873A (ja) * | 1992-02-19 | 1994-03-01 | Iwao Kasahara | 外反母指矯正用サポ−タ |
| JPH06304195A (ja) * | 1993-04-26 | 1994-11-01 | Iwao Kasahara | 外反母指矯正用サポータ |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0728222B2 (ja) * | 1986-06-06 | 1995-03-29 | 松下電器産業株式会社 | デジタル・アナログ変換器 |
| JPS63224415A (ja) * | 1987-03-13 | 1988-09-19 | Toshiba Corp | デイジタル−アナログ変換器 |
| JPH04154320A (ja) * | 1990-10-18 | 1992-05-27 | Nec Ic Microcomput Syst Ltd | Ａ／ｄコンバータ |
| JP2001156640A (ja) * | 1999-11-30 | 2001-06-08 | Yamaha Corp | ディジタル／アナログ変換器 |
| US8242944B2 (en) | 2007-04-26 | 2012-08-14 | Renesas Electronics Corporation | Digital-to-analog converter circuit including adder drive circuit and display |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS553291A (en) * | 1978-04-03 | 1980-01-11 | Northern Telecom Ltd | Integrator and secondary order filter |
| JPS5583322A (en) * | 1978-12-18 | 1980-06-23 | Centre Electron Horloger | Electronic circuit having switching capacity |
| JPS5620329A (en) * | 1979-07-27 | 1981-02-25 | Nippon Telegr & Teleph Corp <Ntt> | Decoding circuit |
| JPS5632816A (en) * | 1979-08-28 | 1981-04-02 | Fujitsu Ltd | Variable attenuator |
-
1981
- 1981-06-05 JP JP8720081A patent/JPS57202126A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS553291A (en) * | 1978-04-03 | 1980-01-11 | Northern Telecom Ltd | Integrator and secondary order filter |
| JPS5583322A (en) * | 1978-12-18 | 1980-06-23 | Centre Electron Horloger | Electronic circuit having switching capacity |
| JPS5620329A (en) * | 1979-07-27 | 1981-02-25 | Nippon Telegr & Teleph Corp <Ntt> | Decoding circuit |
| JPS5632816A (en) * | 1979-08-28 | 1981-04-02 | Fujitsu Ltd | Variable attenuator |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0654873A (ja) * | 1992-02-19 | 1994-03-01 | Iwao Kasahara | 外反母指矯正用サポ−タ |
| JPH0613814U (ja) * | 1992-07-28 | 1994-02-22 | 巌 笠原 | 外反母指矯正用サポ−タ |
| JPH06304195A (ja) * | 1993-04-26 | 1994-11-01 | Iwao Kasahara | 外反母指矯正用サポータ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57202126A (en) | 1982-12-10 |
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