JP2575341B2 - アナログ−デイジタル変換器 - Google Patents
アナログ−デイジタル変換器Info
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- 239000003990 capacitor Substances 0.000 claims abstract description 27
- 230000008878 coupling Effects 0.000 claims abstract description 27
- 238000010168 coupling process Methods 0.000 claims abstract description 27
- 238000005859 coupling reaction Methods 0.000 claims abstract description 27
- 238000004088 simulation Methods 0.000 claims description 7
- 238000000034 method Methods 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
- H03M1/1009—Calibration
- H03M1/1014—Calibration at one point of the transfer characteristic, i.e. by adjusting a single reference value, e.g. bias or gain error
- H03M1/1023—Offset correction
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
- H03M1/0675—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy
- H03M1/0678—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy using additional components or elements, e.g. dummy components
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-
- H—ELECTRICITY
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
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Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、静電容量回路網を備え、静電容量値が２進
で重み付けさ、最小静電容量値が２重に実行され、静電
容量がそれぞれ一端でコンパレータの第１の入力端に接
続され且つ基準スイッチを介して基準電位に置かれ、静
電容量の各他端はそれぞれ別のスイッチを介して入力・
アナログ電位、比較電位または基準電位に接続されてい
るような電荷分布原理によるアナログ−ディジタル変換
器に関する。
で重み付けさ、最小静電容量値が２重に実行され、静電
容量がそれぞれ一端でコンパレータの第１の入力端に接
続され且つ基準スイッチを介して基準電位に置かれ、静
電容量の各他端はそれぞれ別のスイッチを介して入力・
アナログ電位、比較電位または基準電位に接続されてい
るような電荷分布原理によるアナログ−ディジタル変換
器に関する。
重み付けされた静電容量回路網を備えた電荷分布原理
によるこの種のアナログ−ディジタル変換器は、例えば
文献ディー、サイツァー（D.Seitzer）著「電子式アナ
ログ・ディジタル変換器シュプリンガ・フェアラーク
（Springer−Verlag）発行、ベルリン、ハイデルベル
ク、ニューヨーク、1977年、（Elektronische Analog
−Digital−Umsetzer）」の第55頁以下から知られてい
る。
によるこの種のアナログ−ディジタル変換器は、例えば
文献ディー、サイツァー（D.Seitzer）著「電子式アナ
ログ・ディジタル変換器シュプリンガ・フェアラーク
（Springer−Verlag）発行、ベルリン、ハイデルベル
ク、ニューヨーク、1977年、（Elektronische Analog
−Digital−Umsetzer）」の第55頁以下から知られてい
る。
上記文献においては、アナログ値の変換が３つの動作
の順序で行われる。走査モードでは静電容量が測定すべ
きアナログ電圧に比例した電荷で充電され、保持モード
ではコンパレータ入力端に大きさ的に測定すべきアナロ
グ電位が加わるようにスイッチが切り換えられ、配分モ
ードでは静電容量が順次比較電位に接続されてコンパレ
ータ出力端にステップ状に変換すべきアナログ電圧に対
応したディジタル値のビットが意のまゝになる。
の順序で行われる。走査モードでは静電容量が測定すべ
きアナログ電圧に比例した電荷で充電され、保持モード
ではコンパレータ入力端に大きさ的に測定すべきアナロ
グ電位が加わるようにスイッチが切り換えられ、配分モ
ードでは静電容量が順次比較電位に接続されてコンパレ
ータ出力端にステップ状に変換すべきアナログ電圧に対
応したディジタル値のビットが意のまゝになる。
この種の回路装置の実施例が第３図に示されている。
静電容量は、それらの２進重みによって、C,C/2,…,C/2
n-1で示されている。静電容量の全体値は2Cであり、そ
れらの個数は２進点よりも多く形成されるべきである。
というのは最少の静電容量値が二重に生じるからであ
る。静電容量は一端をそれぞれコンパレータＫの入力端
に接続されていると共に、スイッチSBを介して基準電位
に接続されている。静電容量の各他端はスイッチS1,S2,
…,Sn,Sn＋１を介してそれぞれ基準電位か共通線かのい
ずれかに接続され、共通線は付加的なスイッチを介して
測定すべきアナログ電位VXか比較電位Vrefのいずれかに
接続される。第３図による実施例においてはコンパレー
タＫはスイッチSRを介して投入可能な帰還結合回路を備
えているが、しかしこれは他を接続してもよい。コンパ
レータの出力端はアナログ−ディジタル変換器のディジ
タル出力端DAをなしている。
静電容量は、それらの２進重みによって、C,C/2,…,C/2
n-1で示されている。静電容量の全体値は2Cであり、そ
れらの個数は２進点よりも多く形成されるべきである。
というのは最少の静電容量値が二重に生じるからであ
る。静電容量は一端をそれぞれコンパレータＫの入力端
に接続されていると共に、スイッチSBを介して基準電位
に接続されている。静電容量の各他端はスイッチS1,S2,
…,Sn,Sn＋１を介してそれぞれ基準電位か共通線かのい
ずれかに接続され、共通線は付加的なスイッチを介して
測定すべきアナログ電位VXか比較電位Vrefのいずれかに
接続される。第３図による実施例においてはコンパレー
タＫはスイッチSRを介して投入可能な帰還結合回路を備
えているが、しかしこれは他を接続してもよい。コンパ
レータの出力端はアナログ−ディジタル変換器のディジ
タル出力端DAをなしている。
第３図によれば、全体の静電容量は直接にコンパレー
タＫの入力端と接続されている。したがって、コンパレ
ータのオフセット補償の場合には、まず全体の静電容量
回路網が充電されなければならず、それによってアナロ
グ−ディジタル変換器は比較的緩慢に動作する。差動形
アナログ−ディジタル変換器の実施のためには対称化の
理由からコンパレータの第２の入力端に同様に静電容量
回路網が接続されなければならない。
タＫの入力端と接続されている。したがって、コンパレ
ータのオフセット補償の場合には、まず全体の静電容量
回路網が充電されなければならず、それによってアナロ
グ−ディジタル変換器は比較的緩慢に動作する。差動形
アナログ−ディジタル変換器の実施のためには対称化の
理由からコンパレータの第２の入力端に同様に静電容量
回路網が接続されなければならない。
本発明の目的は、改善された時間特性を持ち、僅かな
費用でもって差動構成の実施に適した重み付けされた静
電容量回路網を備えた電荷分布原理によるアナログ−デ
ィジタル変換器を提供することにある。
費用でもって差動構成の実施に適した重み付けされた静
電容量回路網を備えた電荷分布原理によるアナログ−デ
ィジタル変換器を提供することにある。
上記の目的を達成するため、本発明によれば、静電容
量回路網を備え、静電容量値が２進で重み付けされ、最
小静電容量値が２重に実行され、静電容量がそれぞれ一
端でコンパレータの第１の入力端に接続され且つ基準ス
イッチを介して基準電位（大地電位）に置かれ、静電容
量の各地端はそれぞれ別のスイッチを介して入力・アナ
ログ電位、比較電位または基準電位（大地電位）に接続
されているような電荷分布原理によるアナログ−ディジ
タル変換器において、一方ではそれぞれ静電容量の端子
が、他方ではコンパレータの第１の入力端が結合コンデ
ンサの端子に固定的に接続され、コンパレータの第２の
入力端に共通の電位（大地電位）と結合された第２の結
合コンデンサが固定的に接続され、第２の結合コンデン
サの値は主として第１の結合コンデンサと静電容量路網
との直列回路の静電容量値によって決められる。
量回路網を備え、静電容量値が２進で重み付けされ、最
小静電容量値が２重に実行され、静電容量がそれぞれ一
端でコンパレータの第１の入力端に接続され且つ基準ス
イッチを介して基準電位（大地電位）に置かれ、静電容
量の各地端はそれぞれ別のスイッチを介して入力・アナ
ログ電位、比較電位または基準電位（大地電位）に接続
されているような電荷分布原理によるアナログ−ディジ
タル変換器において、一方ではそれぞれ静電容量の端子
が、他方ではコンパレータの第１の入力端が結合コンデ
ンサの端子に固定的に接続され、コンパレータの第２の
入力端に共通の電位（大地電位）と結合された第２の結
合コンデンサが固定的に接続され、第２の結合コンデン
サの値は主として第１の結合コンデンサと静電容量路網
との直列回路の静電容量値によって決められる。
また本発明によれば、静電容量回路網を備え、静電容
量値が２進で重み付けされ、最小静電容量値が２重に実
行され、静電容量がそれぞれ一端でコンパレータの第１
の入力端に接続され且つ基準スイッチを介して基準電位
（大地電位）に置かれ、静電容量の各他端はそれぞれ別
のスイッチを介して入力・アナログ電位、比較電位また
は基準電位（大地電位）に接続されているような電荷分
布原理によるアナログ−ディジタル変換器において、一
方ではそれぞれ静電容量の端子が、他方ではコンパレー
タの第１の入力端が結合コンデンサの端子に固定的に接
続され、コンパレータの第２の入力端にはシミュレーシ
ョン回路装置を介して基準電位（大地電位）と結合され
た第２のコンデンサが固定的に接続される。
量値が２進で重み付けされ、最小静電容量値が２重に実
行され、静電容量がそれぞれ一端でコンパレータの第１
の入力端に接続され且つ基準スイッチを介して基準電位
（大地電位）に置かれ、静電容量の各他端はそれぞれ別
のスイッチを介して入力・アナログ電位、比較電位また
は基準電位（大地電位）に接続されているような電荷分
布原理によるアナログ−ディジタル変換器において、一
方ではそれぞれ静電容量の端子が、他方ではコンパレー
タの第１の入力端が結合コンデンサの端子に固定的に接
続され、コンパレータの第２の入力端にはシミュレーシ
ョン回路装置を介して基準電位（大地電位）と結合され
た第２のコンデンサが固定的に接続される。
以下、図面の第１図および第２図を参照しながら本発
明を実施例について詳細に説明する。
明を実施例について詳細に説明する。
第１図は本発明によるアナログ−ディジタル変換器の
要部を示し、第２図は本発明による差動形アナログ−デ
ィジタル変換器の実施例の要部を示す。
要部を示し、第２図は本発明による差動形アナログ−デ
ィジタル変換器の実施例の要部を示す。
第１図は第３図の対応する部分回路と、コンパレータ
Ｋの入力側に本発明にしたがって結合コンデンサCkが前
置されている点で相違している。結合コンデンサは一方
では本発明によるアナログ−ディジタル変換器の時間特
性改善を可能にする。というのはコンパレータのオフセ
ット補償の際に全体の静電容量回路網が充電される必要
がなく、結合コンパレータCkが静電容量回路網に直列に
接続されればよいからである。静電容量の直列接続の場
合に、よく知られているように、最少の単位静電容量に
よりも小さい等価静電容量が得られ、本実施例で静電容
量回路網がそれぞれ一つの静電容量として、例えば全静
電容量2Cとして考慮されなければならない。
Ｋの入力側に本発明にしたがって結合コンデンサCkが前
置されている点で相違している。結合コンデンサは一方
では本発明によるアナログ−ディジタル変換器の時間特
性改善を可能にする。というのはコンパレータのオフセ
ット補償の際に全体の静電容量回路網が充電される必要
がなく、結合コンパレータCkが静電容量回路網に直列に
接続されればよいからである。静電容量の直列接続の場
合に、よく知られているように、最少の単位静電容量に
よりも小さい等価静電容量が得られ、本実施例で静電容
量回路網がそれぞれ一つの静電容量として、例えば全静
電容量2Cとして考慮されなければならない。
他方では結合コンパレータCkは、部分回路で第２図に
よる実施例に示されているように、差動形構成の簡単な
実施可能性をもたらす。その場合に一方の入力端でコン
パレータＫに第１図による部分回路にしたがって接続が
行われる。コンパレータＫの他方の入力端には本発明に
従って同様に別の結合コンデンサCk1が前置され、この
結合コンデンサCk1の自由端はシミュレーション回路装
置を介して共通電位、特にアナログ−ディジタル変換器
の基準電位に接続されている。スイッチSD1〜SDiを持っ
たこのシミュレーション回路装置は、コンパレータの他
方の入力端における静電容量回路網と共に複雑な回路分
岐の模擬に役立つ。例えばシミュレーション回路装置お
よび別の結合コンデンサCk1により、全体のスイッチ抵
抗または回路分岐の個々のスイッチング経過がコンデン
サの第２の入力端における静電容量回路網と共に模擬さ
れる。この別の結合コンパレータCk1がなければ、対称
性の理由からコンパレータの第２の入力端に同様に静電
容量回路網を接続されなければならない。コンパレータ
の第２の入力端に前置された結合コンデンサCk1にとっ
ては、それに比べて著しく小さい静電容量で十分であ
り、したがってこの差動構成の実施のための費用は著し
く僅かですむ。
よる実施例に示されているように、差動形構成の簡単な
実施可能性をもたらす。その場合に一方の入力端でコン
パレータＫに第１図による部分回路にしたがって接続が
行われる。コンパレータＫの他方の入力端には本発明に
従って同様に別の結合コンデンサCk1が前置され、この
結合コンデンサCk1の自由端はシミュレーション回路装
置を介して共通電位、特にアナログ−ディジタル変換器
の基準電位に接続されている。スイッチSD1〜SDiを持っ
たこのシミュレーション回路装置は、コンパレータの他
方の入力端における静電容量回路網と共に複雑な回路分
岐の模擬に役立つ。例えばシミュレーション回路装置お
よび別の結合コンデンサCk1により、全体のスイッチ抵
抗または回路分岐の個々のスイッチング経過がコンデン
サの第２の入力端における静電容量回路網と共に模擬さ
れる。この別の結合コンパレータCk1がなければ、対称
性の理由からコンパレータの第２の入力端に同様に静電
容量回路網を接続されなければならない。コンパレータ
の第２の入力端に前置された結合コンデンサCk1にとっ
ては、それに比べて著しく小さい静電容量で十分であ
り、したがってこの差動構成の実施のための費用は著し
く僅かですむ。
以上のように、本発明によれば、コンパレータの入力
側に結合コンデンサを前置することによって、時間特性
の改善と共に、差動構成の実施のための費用が非常に僅
かですむ。
側に結合コンデンサを前置することによって、時間特性
の改善と共に、差動構成の実施のための費用が非常に僅
かですむ。
第１図は本発明によるアナログ−ディジタル変換器の実
施例の要部を示す回路図、第２図は本発明による差動形
構成のアナログ−ディジタル変換器の実施例の要部を示
す回路図、第３図は従来のアナログ−ディジタル変換器
の実施例の要部を示す回路図である。 Ｋ……コンパレータ、Ck……結合コンデンサ（第１の結
合コンデンサ）、Ck1……別の結合コンデンサ（第２の
結合コンデンサ）、Ｃ〜C/2n-1……静電容量回路網、SD
1〜SDi……スイッチ（シミュレーション回路装置）、S1
〜Sn＋１……スイッチ。
施例の要部を示す回路図、第２図は本発明による差動形
構成のアナログ−ディジタル変換器の実施例の要部を示
す回路図、第３図は従来のアナログ−ディジタル変換器
の実施例の要部を示す回路図である。 Ｋ……コンパレータ、Ck……結合コンデンサ（第１の結
合コンデンサ）、Ck1……別の結合コンデンサ（第２の
結合コンデンサ）、Ｃ〜C/2n-1……静電容量回路網、SD
1〜SDi……スイッチ（シミュレーション回路装置）、S1
〜Sn＋１……スイッチ。
Claims (3)
- 【請求項１】静電容量回路網（Ｃ〜C/2n-1）を備え、静
電容量値が２進で重み付けされ、最小静電容量値（C/2
n-1）が２重に実行され、静電容量（Ｃ〜C/2n-1）がそ
れぞれ一端でコンパレータ（Ｋ）の第１の入力端に接続
され且つ基準スイッチ（SB）を介して基準電位（大地電
位）に置かれ、静電容量（Ｃ〜C/2n-1）の各他端はそれ
ぞれ別のスイッチ（S1〜Sn+1）を介して入力・アナログ
電位（Vx）、比較電位（Vref）または基準電位（大地電
位）に接続されているような電荷分布原理によるアナロ
グ−ディジタル変換器において、一方ではそれぞれ静電
容量の端子が、他方ではコンパレータ（Ｋ）の第１の入
力端が結合コンデンサ（Ck）の端子に固定的に接続さ
れ、コンパレータ（Ｋ）の第２の入力端に共通の電位
（大地電位）と結合された第２の結合コンデンサ（Ck
1）が固定的に接続され、第２の結合コンデンサ（Ck1）
の値は主として第１の結合コンデンサ（Ck）と静電容量
回路網（Ｃ〜C/2n-1）との直列回路の静電容量値によっ
て決められていることを特徴とするアナログ−ディジタ
ル変換器。 - 【請求項２】静電容量回路網（Ｃ〜C/2n-1）を備え、静
電容量値が２進で重み付けされ、最小静電容量値（C/2
n-1）が２重に実行され、静電容量（Ｃ〜C/2n-1）がそ
れぞれ一端でコンパレータ（Ｋ）の第１の入力端に接続
され且つ基準スイッチ（SB）を介して基準電位（大地電
位）に置かれ、静電容量（Ｃ〜C/2n-1）の各他端はそれ
ぞれ別のスイッチ（S1〜Sn+1）を介して入力・アナログ
電位（Vx）、比較電位（Vref）または基準電位（大地電
位）に接続されているような電荷分布原理によるアナロ
グ−ディジタル変換器において、一方ではそれぞれ静電
容量の端子が、他方ではコンパレータ（Ｋ）の第１の入
力端が結合コンデンサ（Ck）の端子に固定的に接続さ
れ、コンパレータ（Ｋ）の第２の入力端にはシミュレー
ション回路装置（SD1〜SDi）を介して基準電位（大地電
位）と結合された第２のコンデンサ（Ck1）が固定的に
接続されていることを特徴とするアナログ−ディジタル
変換器。 - 【請求項３】シミュレーション回路装置（SD1〜SDi）
は、全体のスイッチ抵抗または変換器分岐のスイッチン
グ経過を静電容量回路網（Ｃ〜C/2n-1）で模擬できるよ
うに構成されていることを特徴とする特許請求の範囲第
２項記載のアナログ−ディジタル変換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3629737.2 | 1986-09-01 | ||
| DE3629737 | 1986-09-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6362416A JPS6362416A (ja) | 1988-03-18 |
| JP2575341B2 true JP2575341B2 (ja) | 1997-01-22 |
Family
ID=6308676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62219000A Expired - Lifetime JP2575341B2 (ja) | 1986-09-01 | 1987-08-31 | アナログ−デイジタル変換器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4922252A (ja) |
| EP (1) | EP0258842B1 (ja) |
| JP (1) | JP2575341B2 (ja) |
| AT (1) | ATE114898T1 (ja) |
| DE (1) | DE3750797D1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5012247A (en) * | 1988-11-21 | 1991-04-30 | Hewlett-Packard Company | Switched-capacitor analog-to-digital converter with autocalibration |
| US5182560A (en) * | 1989-12-22 | 1993-01-26 | Texas Instruments Incorporated | Analog-to-digital converter for high speed low power applications |
| US5248974A (en) * | 1991-06-27 | 1993-09-28 | Texas Instruments Incorporated | Dielectric relaxation correction circuit for charge-redistribution a/d converters |
| US5235335A (en) * | 1992-06-02 | 1993-08-10 | Texas Instruments Incorporated | Circuit and method for tuning capacitor arrays |
| US5276446A (en) * | 1992-07-01 | 1994-01-04 | Northern Telecom Limited | Analog-to-digital converter with error signal compensation and method for its operation |
| IES80452B2 (en) * | 1997-01-22 | 1998-07-29 | Univ Cork | Reduction of comparator power requirement in a switched capacitor adc |
| WO2000038326A1 (en) * | 1998-12-22 | 2000-06-29 | Bishop Innovation Limited | Capacitive flash analog to digital converter |
| DE10307007B3 (de) * | 2003-02-19 | 2004-07-29 | Siemens Ag | Auswerteverfahren für kapazitive Sensoren |
| US9081038B2 (en) * | 2011-10-04 | 2015-07-14 | Analog Devices, Inc. | Voltage monitor |
| US10673455B2 (en) * | 2018-05-11 | 2020-06-02 | Texas Instruments Incorporated | Sample and hold circuit with indefinite holding time |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4200863A (en) * | 1977-10-03 | 1980-04-29 | The Regents Of The University Of California | Weighted capacitor analog/digital converting apparatus and method |
| US4129863A (en) * | 1977-10-03 | 1978-12-12 | Regents Of The University Of California | Weighted capacitor analog/digital converting apparatus and method |
| US4195282A (en) * | 1978-02-01 | 1980-03-25 | Gte Laboratories Incorporated | Charge redistribution circuits |
| US4326192A (en) * | 1979-06-11 | 1982-04-20 | International Business Machines Corporation | Sequential successive approximation analog-to-digital converter |
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