KR100282768B1 - 디지탈-아날로그 신호 변환용 분할 캐패시터 어레이 - Google Patents

디지탈-아날로그 신호 변환용 분할 캐패시터 어레이 Download PDF

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Abstract

캐패시터 어레이 기재의 연속 근사 아날로그-디지탈 신호 변환기는 단위 용량값을 갖는 주 결합 캐패시터 및 그 단위값 용량의 2진수 가중된 용량을 가진 2세트의 입력 결합 캐패시터를 가진 캐패시터 어레이를 포함한다. 샘플링 단계동안에, 입력 결합 캐패시터의 제 1 세트가 접지되는 한편, 입력 결합 캐패시터의 제 2 세트가 아날로그 입력전압에 의해서 구동된다. 유지 또는 변환 단계 동안에, 제 2 세트의 입력 결합 캐패시터들중의 하나가 접지되는 한편, 제 1 세트의 각 입력 결합 캐패시터와 제 2 세트의 나머지 입력 결합 캐패시터의 각각이 일정 기준전압의 각 2진수 배수들에 의해 구동되며, 그 각각의 2진수 배수들은 연속 근사결과의 비트들중의 하나에 대응된다.

Description

디지탈-아날로그 신호 변환용 분할 캐패시터 어레이
본 발명은 연속 근사 아날로그-디지탈 신호 변환기 (SAR ADC) 에 관한 것으로, 더 자세하게는, SAR ADC 의 디지탈-아날로그 변환기 (DAC) 부분을 구성하는 캐패시터 어레이에 관한 것이다.
도 1 을 참조하면, DAC 부가 캐패시터 어레이로 구성된 종래의 SAR ADC 는, 도시된 바와 같이 상호접속된, DAC (12), 전압 비교기 (14) 및 SAR 로직 (16) 을 포함한다. 아날로그 입력 (VIN) 은, DAC (12) 에서 SAR 로직 (16) 으로부터의 디지탈 데이터 비트 (17) 에 따라서 처리 즉, 가중되어진다. 이는 아날로그 전압을 출력단 (13) 에서 발생시키며 비교기 (14) 에 의하여 기준 전압 (VCR) 과 비교되어진다. 비교기 출력 (15) 은, 널리 공지된 원리에 따라서 SAR 로직 (16) 에 의하여 처리되어, 디지탈 출력 데이터 비트 (17) 를 발생시킨다.
저항성 래더망 (resistive ladder network) (그 아날로그 출력이 비교기에 의하여 아날로그 입력 (VIN) 과 비교됨) 과는 반대로, 캐패시터 어레이 기재의 DAC 를 사용하는 경우에, 스위치를 통한 DC 파워 소모 무 (無), 정전류 유출 무 (無), 및 수동 소자 즉, 캐패시터들간의 우수한 정합과 같은, 여러가지 장점을 제공한다.
도 2 를 참조하면, DAC (12) 에서의 종래의 캐패시터 어레이 (12a) 의 구현은 2진수 가중된 캐패시터 값을 사용한다. 샘플링 단계 동안에는, 각 어레이내의 캐패시터 (C0,C1,C2,...,CN-1) 가 아날로그 입력 (VIN) 에 의하여 구동되는 한편, 유지 단계, 즉, 연속 근사 변환 단계 동안에는, 각 캐패시터들이 입력 데이터 비트 (DK) 중의 하나로 가중된 기준 전압 (VREF) 에 의해 개별적으로 구동된다.
도 3 을 참조하면, 종래의 2진 캐패시터 어레이의 동작이 더욱 자세하게 이해될 것이다. DAC (12) 는, 캐패시터 어레이 (12a) 자체 뿐만 아니라, N 개의 스위치 (S0,S1,S2,...,SN-1) (N 은 디지탈 데이터 비트 (17) 의 개수와 동일함) 로 이루어지며 각 캐패시터 (C0,C1,C2,...,CN-1) 의 구동을 제어하는 스위칭 매트릭스 (12b) 를 더 포함한다. 샘플링 단계 동안에는, 샘플 및 유지 제어신호 (S/H) 에 따라서, 비교기 (14) 의 입력을 가로지르는 스위치 (S) 가 닫히며, 입력 스위치 (S0-SN-1) 가 포지션 1 에 위치됨으로써, 캐패시터들이 아날로그 입력 (VIN) 에 의하여 구동되어지도록 한다. 유지 단계 동안에는, 샘플 및 유지 제어신호 (S/H) 에 따라서, 비교기 (14) 의 입력을 가로지르는 스위치 (S) 가 개방되며, 각 입력 스위치 (S0-SN-1) 가 그 각각의 디지탈 데이터 신호 비트 (D0-DN-1) 에 따라서, 포지션 2 또는 3 으로 스위치된다. 예를들어, 첫번째 입력 스위치 (S0) 의 경우에는, 그 데이터 비트 (D0) 가 로직 0 이면, 스위치 (S0) 가 포지션 2 에 위치되는 한편, 데이터 비트 (D0) 가 로직 1 이면, 스위치 (S0) 가 포지션 3 에 위치된다. 따라서, 각 캐패시터 (C0-CN-1) 로의 입력은 기준 전압 (VREF) 의 2진수 가중된 변환값이 되게 된다.
그러나, 이상 설명한 캐패시터 어레이 기재의 DAC 의 장점에도 불구하고, 이러한 구현은 상당한 단점을 갖고 있다. 캐패시터들의 우수한 정합을 제공하기 위하여, 대규모 캐패시터가 선택된 단위 용량의 배수를 이용하여 구성된다. 그러나, 도 2 및 3 에 나타낸 예는, 대규모 캐패시터에 대한 소규모 캐패시터의 비율이 비트수에 따라 지수함수적으로 증가하게 된다. 그 결과, 샘플링 단계 동작 동안의 입력 용량 뿐만 아니라, 캐패시터 어레이에 요구되는 면적을 증대시키게 된다. 예를들어, 샘플링 단계 동안의 이러한 구현을 위한 입력 용량은 모든 입력 캐패시터들 (C0-CN-1) 의 용량의 합 (즉, C+2C+4C+ … +2N-1ㆍC) 이다.
도 4 를 참조하면, 샘플링 단계 동안에 큰 입력 용량을 감소시킬뿐만 아니라, 캐패시터 어레이에 요하는 면적을 감소시키는데 사용되는 종래의 한가지 기술로는 분할 캐패시터 어레이를 사용하는 것이다. 이러한 어레이를 사용하는 DAC (12c) 에서는, 결합 캐패시터 (CC) 가 본질적으로 이 어레이를 2개의 소규모 캐패시터 어레이로 분할시키게 된다. 주 입력 캐패시터 (C0-CK+M) (K+M=N) 를 구동시키는 주 입력 스위치 (S0-SK+M) 의 동작은 도 3 의 DAC (12b) 를 참조하여 위에서 설명한 바와 같다. 또한, 샘플 및 유지 제어 신호 (S/H) 에 의하여 구동되는 하나의 부가적인 입력 캐패시터 (CS) 가, 샘플링 단계 동안에는 포지션 1 로 스위치되며 유지 단계동안에는 포지션 2 로 스위치되는, 대응 스위치 (SS) 와 함께 사용된다. 결합 캐패시터 (CC) 의 어느 일측의 각 소규모 캐패시터 어레이들 내의 최대 캐패시터값이 감소되기 때문에, 필요한 캐패시터 면적이 감소되게 된다.
그러나, 이 기술에서의 주요 단점은 전체 캐패시터 어레이를 분할하는데 이용되는 결합 캐패시터 (CC) 의 아주 작은 값 (fractional value) 에 있다. 이러한 작은 값을 갖기 때문에 결합 캐패시터 (CC) 와 어레이 내의 나머지 개별 캐패시터 (CS, C0-CK, CK+1- CK+M) 사이의 정합을 불량하게 한다. 단위 캐패시터 (CS, C0-CK, CK+1- CK+M) 의 면적 및 페리미터 (perimeter) 에 대한 결합 캐패시터 (CC) 의 면적 및 페리미터의 비율을 적절하게 조절함으로서, 상기 정합을 향상시키는 것이 가능하지만, 이는 어레이의 레이아웃을 더욱 어렵게 만든다. 또한, 아주 작은 결합 캐패시터 (CC) 와 나머지 캐패시터 (CS, C0-CK, CK+1- CK+M) 사이의 어떠한 오정합도 그 미분 비선형성에 대한 변환기 (12c) 의 전체성능에 영향을 미치게 된다.
따라서, 비트수에 따라 부피가 지수함수적으로 증가하는 캐패시터에 관련된 문제를 회피하면서도, 또한 단위 캐패시터와 아주 작은 값의 캐패시터 사이의 정합에 관련된 문제를 회피하는, 캐패시터 어레이 기재의 DAC 를 구현하는 것이 바람직하다.
본 발명에 따르면, 디지탈-아날로그 신호 변환를 수행하는데 이용되는 분할 캐패시터 어레이는, 아주 작은 단위 용량값을 갖는 어떠한 캐패시터를 요함이 없이, 단위 용량값을 정수배한 용량값을 갖는 캐패시터를 이용한다. 따라서, 더 큰 캐패시터를 요하는 경우의 캐패시터의 필요 크기가 상당히 감소되면서도, 단위 용량값과 작은 용량값을 정합시킬 필요가 없으며, 샘플링 단계 동안의 입력 용량이 충분히 감소되게 된다. 본 발명의 다른 실시예에 따르면, 디지탈-아날로그 신호 변환을 수행하는데 이용되는 분할 캐패시터 어레이는 종래 분할 캐패시터 어레이에 비해 샘플링 단계 동안의 입력 용량을 더욱 충분히 감소시킨다.
본 발명의 일 실시예에 따르면, 디지탈 아날로그 신호 변환을 수행하는데 이용되는 분할 캐패시터 어레이는 2 개의 접속 노드, 2세트의 입력 노드, 결합 캐패시터 및 2세트의 입력 캐패시터를 포함한다.
제 2 접속노드는 아날로그 출력 전압을 제공하도록 구성된다. 제 1 세트의 입력 노드는, 시간 다중화 방식으로, 제 1 세트의 디지탈 입력 전압을 포함하는 제 1 세트의 입력 전압의 각 전압을 개별적으로 그리고 선택적으로 수신하도록 구성된다. 제 2 세트의 입력 노드는, 시간 다중화 방식으로, 제 2 세트의 디지탈 입력 전압을 포함하는 제 2 세트의 입력 전압의 각 전압을 개별적으로 그리고 선택적으로 수신하도록 구성된다. 결합 캐패시터는 접속 노드들 사이에 접속되며 단위값의 용량을 갖는다. 제 1 세트의 입력 캐패시터는 제 1 접속 노드와 제 1 세트의 입력 노드사이에 접속된다. 제 1 세트의 입력 캐패시터의 각 캐패시터는 단위 용량값을 각각 정수배한 용량을 가지며 제 1 세트의 입력 노드의 각 노드와 제 1 접속 노드 사이에 접속된다. 제 2 세트의 입력 캐패시터는 제 2 접속 노드와 제 2 세트의 입력 노드 사이에 접속된다. 제 2 세트의 입력 캐패시터의 각 캐패시터들은 단위값 용량을 각각 정수배한 용량을 가지며, 제 2 접속 노드와 제 2 세트의 입력 노드의 각 입력노드 사이에 접속된다.
본 발명의 또 다른 실시예에 따르면, 디지탈-아날로그 신호 변환을 행하는데 이용되는 분할 캐패시터 어레이는 2 개의 접속 노드, 2 세트의 입력 노드, 결합 캐패시터 및 2 세트의 입력 캐패시터를 포함한다. 제 2 접속 노드는 아날로그 출력 전압을 제공하도록 구성된다. 제 1 세트의 입력 노드는 제 1 세트의 디지탈 입력 전압을 포함하는 제 1 세트의 입력 전압의 각 전압을 개별적으로 그리고 선택적으로 수신하도록 구성된다. 제 2 세트의 입력 노드는 제 2 세트의 디지탈 입력 전압을 포함하는 제 2 세트의 입력 전압의 각 전압을 개별적으로 그리고 선택적으로 수신하도록 구성된다. 결합 캐패시터는 접속 노드들 사이에 접속된다. 제 1 세트의 입력 캐패시터는 제 1 접속 노드와 제 1 세트의 입력 노드 사이에 접속된다. 제 1 세트의 입력 캐패시터의 각각의 캐패시터는 제 1 세트의 입력 노드의 각 노드와 제 1 접속 노드 사이에 접속된다. 제 2 세트의 입력 캐패시터는 제 2 접속 노드와 제 2 세트의 입력 노드 사이에 접속된다. 제 2 세트의 입력 캐패시터의 각 캐패시터들은 제 2 세트의 입력 노드의 각 노드와 제 2 접속 노드 사이에 접속된다.
제 1 시간 주기 동안에, 제 1 세트의 입력 노드의 각 노드들은 제 1 세트의 입력 전압의 각 전압으로서 제 1 일정 기준 전압을 수신하고, 제 2 세트의 입력 노드의 각 노드들은 제 2 세트의 입력 전압으로서 입력 신호 전압을 수신한다.
제 2 시간 주기 동안에, 제 2 세트의 입력 노드 중 일부분의 각 노드들은 제 2 세트의 입력 전압 중 일부분의 각 전압으로서 제 1 일정 기준 전압을 수신하고, 제 1 세트의 입력 노드의 각 노드들은 제 1 세트의 입력 전압의 각 전압으로서 제 2 일정 기준 전압의 2배수 (binary multiples) 들의 세트 중 일부분의 각 전압을 수신하고, 제 2 세트의 입력 노드 중 다른 부분의 각 노드들은 제 2 세트의 입력 전압 중 다른 부분의 각 전압으로서 제 2 일정 기준 전압의 2배수들의 세트 중 일부의 각 전압을 수신한다.
또한, 본 발명의 또 다른 실시예에 따르면, 캐패시터 어레이 기재의 연속 근사 아날로그-디지탈 신호변환기는 아날로그 전압비교회로, 연속근사회로 및 디지탈-아날로그 신호변환회로를 갖는다. 아날로그 전압비교회로는 아날로그 입력전압과 아날로그 피드백전압을 수신하여 비교하고 그에 따라 아날로그 입력전압이 아날로그 피드백전압보다 큰 지의 여부를 나타내는 디지탈 비교결과신호를 제공하도록 구성된다. 연속근사회로는 아날로그 전압비교회로에 결합되어 디지탈 비교결과신호를 수신하고 그에 따라 아날로그 입력전압의 근사적인 2진값을 함께 나타내는 디지탈 데이터신호 세트를 제공하도록 구성된다. 디지탈-아날로그 신호변환회로는 연속근사회로와 아날로그 전압비교회로에 결합되어 디지탈 데이터신호 세트를 수신하여 아날로그 피드백전압으로 변환하도록 구성된다. 디지탈-아날로그 신호변환회로는 2 개의 접속노드, 2 세트의 입력노드, 결합 캐패시터, 2 세트의 입력 캐패시터 및 2 세트의 스위치회로를 갖는다. 제 2 접속노드는 아날로그 피드백전압을 제공하도록 구성된다. 제 1 세트의 입력노드는, 시간다중화 방식으로, 제 1 세트의 디지탈 입력전압을 포함하는 제 1 세트의 입력전압 중의 각 입력전압을 개별적으로 그리고 선택적으로 수신하도록 구성된다. 제 2 세트의 입력노드는, 시간다중화 방식으로, 제 2 세트의 디지탈 입력전압을 포함하는 제 2 세트의 입력전압 중의 각 입력전압을 개별적으로 그리고 선택적으로 수신하도록 구성된다. 결합 캐패시터는 접속노드 사이에 접속되며 단위값 용량을 갖는다. 제 1 세트의 입력 캐패시터는 제 1 접속노드와 제 1 세트의 입력노드 사이에 접속된다. 제 1 세트의 입력 캐패시터 중의 각 입력 캐패시터는 단위값 용량의 개개의 정수배인 용량을 가지며 제 1 접속노드와 제 1 세트의 입력노드 중의 각 입력노드 사이에 접속된다. 제 2 세트의 입력 캐패시터는 제 2 접속노드와 제 2 세트의 입력노드 사이에 접속된다. 제 2 세트의 입력 캐패시터 중의 각 입력 캐패시터는 단위값 용량의 개개의 정수배인 용량을 가지며 제 2 접속노드와 제 2 세트의 입력노드 중의 각 입력노드 사이에 접속된다. 제 1 세트의 스위치회로는 제 1 세트의 입력노드에 결합되며, 디지탈 데이터신호 세트를 수신하고, 그에 따라, 시간다중화 방식으로 제 1 세트의 입력전압을 제공하도록 구성된다. 제 2 세트의 스위치회로는 제 2 세트의 입력노드에 결합되며, 디지탈 데이터신호 세트를 수신하고, 그에 따라, 시간다중화 방식으로 제 2 세트의 입력전압을 제공하도록 구성된다.
또한, 본 발명의 또다른 실시예에 따르면, 캐패시터 어레이 기재의 연속근사 아날로그-디지탈 신호변환기는 아날로그 전압비교회로, 연속근사회로 및 디지탈-아날로그 신호변환회로를 갖는다. 아날로그 전압비교회로는, 아날로그 입력전압과 아날로그 피드백전압을 수신하여 비교하고, 그에 따라 아날로그 입력전압이 아날로그 피드백전압보다 더 큰 지의 여부를 나타내는 디지탈 비교결과신호를 제공하도록 구성된다.
연속근사회로는, 아날로그 전압비교회로에 결합되어 디지탈 비교결과신호를 수신하고, 그에 따라, 근사적인 아날로그 입력전압의 2진값을 함께 나타내는 디지탈 데이터신호 세트를 제공하도록 구성된다. 디지탈-아날로그 신호변환회로는 연속근사회로와 아날로그 전압비교회로에 결합되어 디지탈 데이터신호 세트를 수신하여 아날로그 피드백전압으로 변환하도록 구성된다. 디지탈-아날로그 신호변환회로는 2 개의 접속노드, 2 세트의 입력노드, 결합 캐패시터, 2 세트의 입력 캐패시터 및 2 세트의 스위치회로를 갖는다. 제 2 접속노드는 아날로그 피드백전압을 제공하도록 구성된다. 제 1 세트의 입력노드는, 제 1 세트의 디지탈 입력전압을 포함하는 제 1 세트의 입력전압 중의 각 입력전압을 개별적으로 그리고 선택적으로 수신하도록 구성된다. 제 2 세트의 입력노드는 제 2 세트의 디지탈 입력전압을 포함하는 제 2 세트의 입력전압 중의 각 입력전압을 개별적으로 그리고 선택적으로 수신하도록 구성된다. 결합 캐패시터는 접속노드들 사이에 접속된다. 제 1 세트의 입력 캐패시터는 제 1 접속노드와 제 1 세트의 입력노드 사이에 접속된다. 제 1 세트의 입력 캐패시터 중의 각 입력 캐패시터는 제 1 접속노드와 제 1 세트의 입력노드 중의 각 입력노드 사이에 접속된다. 제 2 세트의 입력 캐패시터는 제 2 접속노드와 제 2 세트의 입력노드 사이에 접속된다. 제 2 세트의 입력 캐패시터 중의 각 입력 캐패시터는 제 2 접속노드와 제 2 세트의 입력노드 중의 각 입력노드 사이에 접속된다. 제 1 세트의 스위치회로는, 제 1 세트의 입력노드에 결합되며, 디지탈 데이터 신호 세트를 수신하고, 그에 따라서 제 1 시간주기 동안에는 제 1 세트의 입력전압 중의 각 입력전압으로서 제 1 일정 기준전압을 제공하고, 제 2 시간주기 동안에는 제 1 세트의 입력전압 중의 각 입력전압으로서 제 2 일정 기준전압의 2배수 세트의 일부분 중의 각각의 2배수를 제공하도록 구성된다. 제 2 세트의 스위치회로는, 제 2 세트의 입력노드에 결합되며 디지탈 데이터 신호 세트를 수신하고, 그에 따라서 제 1 시간주기 동안에는 제 2 세트의 입력전압 중의 각 입력전압으로서 아날로그 입력전압을 제공하고, 제 2 시간주기 동안에 제 2 세트의 입력전압중의 일부의 각 입력전압으로서 제 1 일정 기준전압을 출력하며 제 2 시간주기 동안에는 제 2 세트의 입력전압중의 다른 일부분의 각 입력전압으로서 제 2 일정 기준전압의 2배수 세트의 다른 일부분 중의 각 2배수를 제공하도록 구성된다.
본 발명의 이들 및 다른 특징과 이점은 다음의 본 발명에 대한 상세한 설명과 첨부도면을 참조하면 알 수 있다.
도 1 은 종래의 캐패시터 어레이 기재의 연속 근사 아날로그-디지탈 변환기의 기능 블록도.
도 2 는 도 1 의 디지탈-아날로그 변환기용의 종래 캐패시터 어레이의 개략도.
도 3 은 도 2 의 캐패시터 어레이를 사용한 도 1 의 디지탈-아날로그 변환기의 개략도.
도 4 는 종래의 분할 (split) 캐패시터 어레이 기재의 디지탈-아날로그 변환기의 개략도.
도 5a 는 본 발명의 일 실시형태에 따른 분할 캐패시터 어레이 기재의 디지탈-아날로그 신호 변환기의 개략도.
도 5b 및 5c 는 각각 샘플링 (sample) 및 유지 (hold) 모드에서 동작하는 경우 도 5a 의 분할 캐패시터 어레이의 개략도.
도 6 은 도 5a 의 회로에서의 최하위 캐패시터에 의하여 주입된 보상 전하를 계산하기 위한 등가회로를 나타낸 도면.
도 7a 및 7b 는 도 5a 의 회로에서의 미분 선형성을 판정하기 위한 등가회로부를 나타낸 도면.
※ 도면의 주요부분에 대한 부호의 설명
112 : 디지탈-아날로그 신호 변환회로
112a, 112b : 캐패시터 어레이
13 : 비교기 입력노드
도 5a 를 참조하면, 본 발명의 한 실시예에 따른 분할 캐패시터 어레이 기재의 디지탈-아날로그 신호 변환 회로 (112) 는, 도 4 에 나타낸 바와 같은 종래의 회로보다 더 많은 장점을 갖는다. 결합 캐패시터 (CC) 는 전체 어레이를 2개의 소규모 캐패시터 어레이 (112a 및 112b) 로 분할하는 단위값 용량 (C) 을 갖는다. 이 소규모 캐패시터 어레이 (112a) 중의 하나는 K 개의 캐패시터를 가지는 한편, 다른 소규모 어레이 (112b) 는 M+1 개의 캐패시터를 갖는다. 주 입력 스위치 (S0-SK+M) 는 각각의 디지탈 데이터 비트 (D0-DK+M) 에 의하여 제어되는 한편, 보조 입력 스위치 (SS) 는 샘플 및 유지 제어 신호 (S/H) 에 의하여 제어된다. 이들 스위치 (S0-SK+M및 SS) 는 다음과 같이 제어된다. 샘플 단계동안에, 모든 스위치 (S0-SK+M및 SS) 는 그 스위치 포지션 1 에 위치되며, 유지 단계동안에는, 보조 스위치 (SS) 는, 대응 데이터 비트 (D0-DK+M) 가 각각 로직 0 또는 로직 1 인가에 따라서, 그 스위치 포지션 2 에 위치되는 한편, 주 스위치 (S0-SK+M) 가 그 각각의 스위치 포지션 2 또는 3 에 위치하도록 제어된다. 따라서, 샘플 단계의 동작동안, 제 1 캐패시터 서브-어레이 (112a) 의 캐패시터 (C0-CK) 는 접지되는 한편, 캐패시터 (CK+1-CK+M및 CS) 가 아날로그 입력 전압 (VIN) 에 의하여 구동되며, 유지 단계동안에는, 보조 캐패시터 (CS) 가 접지되는 한편, 나머지 각 캐패시터 (C0-CK및 CK+1-CK+M) 들은 기준 전압 (VREF) 의 2진수 가중된 변환값에 의하여 구동된다.
도 5b 와 5c 를 참조하면, 각종 캐패시터의 접속에 대한 이러한 2 개 모드의 동작결과, 즉 샘플과 유지 동작은 4+4 분할 캐패시터 어레이를 갖는 8-비트 변환기로 표현된다. 따라서, 샘플 단계 동안에, 첫 번째 4 개 캐패시터 (C0-C3) 가 접지되는 한편, 나머지 캐패시터 (C4-C7) 및 보조 캐패시터 (CS) 는 아날로그 입력 (VIN) 에 의해 구동된다. 유지 또는 변환 단계동안에는, 보조 캐패시터 (CS) 가 접지되는 반면에, 나머지 캐패시터 (C0-C7) 는, 연속적인 근사 알고리즘에 따라서, 그들 각각의 데이터 비트 (D0-D7) 가 논리값 0 또는 논리값 1 이냐에 의존하여, 회로 접지단이나 기준 전압 (VREF) 중의 어느 하나에 접속된다.
다시, 도 5a 를 참조하면, 이러한 분할 캐패시터 어레이 기재의 디지탈-아날로그 신호 변환 회로 (112) 의 다른 장점은 샘플 단계의 동작 동안의 입력 용량이 상당히 감소된다는 것이다. 이러한 구성 (112) 으로 부터, 샘플 단계 동안의 전체 입력 용량이 다음과 같이,
CIN=2M·C
로서 표현됨을 알수 있다.
이러한 입력 용량 (CIN) 의 값은 입력 캐패시턴스가 다음과 같이,
CIN=2K·C+(2M-1)·C
으로 표현되는 종래 분할 캐패시터 어레이를 기초로 한 디지탈-아날로그 변환기 (12c, 도 4 참조) 에 대한 입력 용량에 (즉, 만약 M=K 이면, 거의 절반) 상당한다.
일반적으로, 캐패시터 어레이 (112) 가 아날로그 입력 (VIN) 에 의해 구동되어 접지될 때 까지 스위치될 때, 비교기 입력 노드 (13) 로부터 감산한 전체 전하 (Q) 는 다음과 같이,
Q=2M·C·VIN
으로 표현된다.
유지 단계 동안에, 이 전하 (Q) 는 어레이 (112) 내의 캐패시터 (C0-CK+M,CS) 에 의해 주입된 전하에 의해 보상된다. 처음 M 개의 최상위비트 (DK+M-DK+1) 는 진정한 2진수 분포를 가진다. 비교기 입력 노드 (13) 가 그 초기값으로 되돌아가기 때문에 (연속적인 근사 변환 동안에 나머지가 최소화된다), 가상적인 접지가 고려될 수 있다. 따라서, 최하위비트 캐패시터 (CK-C0) 에 의해 주입된 보상 전하가 아래와 같은, 도 6 의 등가회로를 사용하여 계산될 수 있다.
(여기서, m 은 첫번째 M 비트, 즉 M 개의 최상위비트 (DK+M-DK+1) 의 2 진 값이며, 또한 J 는 최종 K 비트, 즉 K 개의 최하위비트 (DK-D1) 의 2 진 값이다.)
수학식 3 과 5 를 결합하면, 입력 전압의 디지탈 표현은 분할에 대해 적당한 가중치를 가지며, 다음과 같이,
으로 표현될 수 있다.
도 7a 와 7b 를 참조하면, 미분 선형성을 고려하기 위하여 등가 분석은 행해질 수 있다. 최하위비트 캐패시터 (CK-C0) 의 2 진 값이 비교기 입력 노드 (13) 에서 출력 전압에 2 진수 가중된 분포를 제공하며, 선형성이 캐패시터 정합에 의해만 영향을 받는다. 도 7a 및 7b 는 K 비트 (DK) 전이에서 등가회로부를 도시한 것이다. 등가 용량을 사용하면, DKDK-1DK-2...D0= 011...1 과 같은 디지탈 데이터 비트 (17) 패턴으로부터의 전하 기여가, DKDK-1DK-2...D0= 100...0 과 같은 디지탈 데이터 비트 (17) 패턴으로부터의 전하 기여의 (2K-1)/2K이다. 즉, 2개의 코드간 차이는 정확하게 1개의 최하위비트이다. 따라서, 전이점에서의 선형성이 아주 우수하다.
본 발명의 구조 및 동작 방법의 다양한 다른 변경과 변형은 본 발명의 범위와 정신을 일탈함이 없이 당해기술분야의 전문가들에게는 명백할 것이다. 비록 본 발명을 특정의 바람직한 실시예와 결합하여 설명하였지만, 청구된 본 발명은 그러한 특정 실시예에 부당하게 제한되지 않는 것으로 이해되어야 한다. 다음의 청구항은 본 발명의 범주를 정하지만 이에 의해 이러한 청구항의 범위내의 구성과 방법 및 그 등가물을 포함시키려는 것이다.
이상 설명한 바와 같이, 본 발명에 따르면, 디지탈-아날로그 신호 변환를 수행하는데 이용되는 분할 캐패시터 어레이는, 아주 작은 단위 용량값을 갖는 어떠한 캐패시터를 요함이 없이, 단위 용량값을 정수배한 용량값을 갖는 캐패시터를 이용함으로써, 더 큰 캐패시터를 요하는 경우의 캐패시터의 필요 크기가 상당히 감소되면서도, 단위 용량값과 작은 용량값을 정합시킬 필요가 없으며, 샘플링 단계 동안의 입력 용량이 충분히 감소되는 효과가 있다.

Claims (5)

  1. 디지탈-아날로그 신호 변환을 수행하는데 사용하기 위한 분할 캐패시터 어레이를 포함하는 장치로서,
    제 1 접속노드;
    아날로그 출력전압을 제공하도록 구성된 제 2 접속노드;
    시간 다중화 방식으로 제 1 복수 디지탈 입력전압을 포함하는 제 1 복수 입력전압들중의 각 전압을 개별적으로 그리고 선택적으로 수신하도록 구성된 제 1 복수 입력노드;
    시간 다중화 방식으로 제 2 복수 디지탈 입력전압을 포함하는 제 2 복수 입력전압들중의 각 전압을 개별적으로 그리고 선택적으로 수신하도록 구성된 제 2 복수 입력노드;
    상기 제 1 접속노드와 상기 제 2 접속노드 사이에 접속되어, 단위 용량값을 갖는 결합 캐패시터;
    상기 제 1 접속노드와 상기 제 1 복수 입력노드에 접속된 제 1 복수 입력 캐패시터; 및
    상기 제 2 접속노드와 상기 제 2 복수 입력노드 사이에 접속된 제 2 복수 입력 캐패시터를 구비하고,
    상기 제 1 복수 입력 캐패시터들 각각이 상기 단위값 용량의 각각의 정수배인 용량을 갖고 상기 제 1 접속노드와 상기 제 1 복수 입력노드의 각 노드의 사이에 접속되며,
    상기 제 2 복수 입력 캐패시터들 각각이 상기 단위값 용량의 각각의 정수배인 용량을 갖고 상기 제 2 접속노드와 상기 제 2 복수 입력노드의 각 노드의 사이에 접속되는 것을 특징으로 하는 분할 캐패시터 어레이를 구비한 장치.
  2. 제 1 항에 있어서,
    상기 각 정수배의 각각은 2진수 가중되는 것을 특징으로 하는 분할 캐패시터 어레이를 구비한 장치.
  3. 제 1 항에 있어서,
    상기 제 1 복수 입력노드에 접속되어, 제 1 복수 스위치 제어신호를 수신하고, 그에 따라서, 상기 시간 다중화 방식으로 상기 제 1 복수 입력전압을 제공하도록 구성된 제 1 복수 스위치 회로; 및
    상기 제 2 복수 입력노드에 접속되어, 제 2 복수 스위치 제어신호를 수신하고, 그에 따라서, 상기 시간 다중화 방식으로 상기 제 2 복수 입력전압을 제공하도록 구성된 제 2 복수 스위치 회로를 구비하는 것을 특징으로 하는 분할 캐패시터 어레이를 구비한 장치.
  4. 디지탈-아날로그 신호 변환을 수행하는데 사용하기 위한 분할 캐패시터 어레이를 포함하는 장치로서,
    제 1 접속노드;
    아날로그 출력전압을 제공하도록 구성된 제 2 접속노드;
    제 1 복수 디지탈 입력전압을 포함하는 제 1 복수 입력전압들중의 각 전압을 개별적으로 그리고 선택적으로 수신하도록 구성된 제 1 복수 입력노드;
    제 2 복수 디지탈 입력전압을 포함하는 제 2 복수 입력전압들중의 각 전압을 개별적으로 그리고 선택적으로 수신하도록 구성된 제 2 복수 입력노드;
    상기 제 1 접속노드와 상기 제 2 접속노드 사이에 접속된 결합 캐패시터;
    상기 제 1 접속노드와 상기 제 1 복수 입력노드에 접속된 제 1 복수 입력 캐패시터; 및
    상기 제 2 접속노드와 상기 제 2 복수 입력노드 사이에 접속된 제 2 복수 입력 캐패시터를 구비하고,
    상기 제 1 복수 입력 캐패시터들 각각이 상기 제 1 접속노드와 상기 제 1 복수 입력노드의 각각마다의 사이에 접속되며,
    상기 제 2 복수 입력 캐패시터들 각각이 상기 제 2 접속노드와 상기 제 2 복수 입력노드의 각각마다의 사이에 접속되고,
    제 1 시간주기 동안에,
    상기 제 1 복수 입력노드들 각각이 제 1 일정 기준전압을 상기 제 1 복수 입력전압들중의 각각의 하나로서 수신하며,
    상기 제 2 복수 입력노드들 각각이 입력신호전압을 상기 제 2 복수 입력전압들중의 각각의 하나로서 수신하며,
    제 2 시간주기 동안에,
    상기 제 2 복수 입력노드들중 일부분의 각각이 상기 제 1 일정 기준전압을 일부 상기 제 2 복수 입력전압들중의 각각의 하나로서 수신하며,
    상기 제 1 복수 입력노드들중의 각각이 제 2 일정 기준전압의 복수의 2진 배수의 일부들중의 각각을 상기 제 1 복수 입력전압들중의 상기 각각의 하나로서 수신하고,
    상기 제 2 복수 입력노드들중 다른 부분의 각각이 상기 제 2 일정 기준전압의 상기 복수의 2진 배수의 또다른 부분의 각각을 상기 제 2 복수 입력전압의 또다른 부분의 상기 각각으로서 수신하는 것을 특징으로 하는 분할 캐패시터 어레이를 구비한 장치.
  5. 제 4 항에 있어서,
    상기 제 1 복수 입력노드에 접속되어, 제 1 복수 스위치 제어신호를 수신하며, 그에 따라서, 상기 제 1 및 제 2 시간주기 동안에, 상기 제 1 복수 입력전압을 제공하도록 구성되는 제 1 복수 스위치 회로; 및
    상기 제 2 복수 입력노드에 접속되어, 제 2 복수 스위치 제어신호를 수신하며, 그에 따라서, 상기 제 1 및 제 2 시간주기 동안에, 상기 제 2 복수 입력전압을 제공하도록 구성되는 제 2 복수 스위치 회로를 더 구비하는 것을 특징으로 하는 분할 캐패시터 어레이를 구비한 장치.
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