DE19840401A1

DE19840401A1 - Vorrichtung mit einer geteilten Kondensatorenanordnung für die Digital-Analog-Signalwandlung und Verfahren zur Digital-Analog-Signalwandlung

Info

Publication number: DE19840401A1
Application number: DE19840401A
Authority: DE
Inventors: Ion E Opris; Bill C Wong
Original assignee: National Semiconductor Corp
Current assignee: National Semiconductor Corp
Priority date: 1997-09-18
Filing date: 1998-09-04
Publication date: 1999-03-25
Also published as: US5889486A; KR19990029304A; KR100282768B1

Description

Die vorliegende Erfindung betrifft Analog-Digital-Signal wandler, die nach dem Prinzip der sukzessiven Näherung ar beiten, (SAR ADC; successive approximation analog-to-digital signal converter) und spezieller Kondensatoranordnungen zum Aufbauen des Digital-Analog-Wandlerteiles (DAC; digital-to analog converter) eines SAR ADCs.

In Fig. 1 ist ein herkömmlicher SAR ADC gezeigt, der mit ei ner Anordnung aus Kondensatoren für den DAC-Teil aufgebaut ist und einen DAC 12, einen Spannungskomperator 14 und eine SAR- Logik 16 umfaßt, die wie gezeigt miteinander verbunden sind. Der analoge Eingang V_IN wird in dem DAC 12 abhängig von den di gitalen Datenbits 17 von der SAR-Logik 16 verarbeitet, d. h. gewichtet. Dadurch wird am Ausgang 13 eine analoge Spannung erzeugt, die von dem Komperator 14 mit einer Bezugsspannung VCR verglichen wird. Der Komperatorausgang 15 wird von der SAR- Logik 16 in Übereinstimmung mit allgemein bekannten Grund sätzen verarbeitet, um digitale Ausgangsdatenbits 17 zu erzeu gen.

Die Verwendung eines DACs, der sich auf eine Kondensatoranord nung im Gegensatz zu einem Widerstandsteilernetz (dessen ana loges Ausgangssignal von dem Komperator mit dem analogen Ein gangssignal V_IN verglichen wird) stützt, bietet mehrere Vor teile, wie die fehlende Gleichstrom-Verlustleistung, keine statische Stromentnahme durch Schalter sowie eine gute Anpas sung unter den passiven Komponenten, d. h. den Kondensatoren.

In Fig. 2 ist eine übliche Realisierungsform der Kondensator anordnung 12a in dem DAC 12 gezeigt, die binär gewichtete Kon densatorwerte verwendet. Während der Abtastphase wird jeder der Kondensatoren C₀, C₁, C₂,. . .,C_N-1 in der Anordnung durch das analoge Eingangssignal V_IN angesteuert, während während der Haltephase, d. h. der Wandlungsphase durch sukzessive Näherung jeder Kondensator von einer Bezugsspannung V_REF, die mit einem der Eingangsdatenbits D_K gewichtet wird, einzeln angesteuert wird.

Mit bezug auf Fig. 3 kann man den Betrieb der herkömmlichen binären Kondensatoranordnung besser verstehen. Zusätzlich zu der Kondensatoranordnung 12a selbst umfaßt der DAC 12 auch ei ne Schaltmatrix 12b, die N Schalter S₀, S₁, S₂,. . ., S_N-1 umfaßt (wobei N gleich der Anzahl der digitalen Datenbits 17 ist) und die Ansteuerung der einzelnen Kondensatoren C₀, C₁ C₂,. . .,C_N-1 steuert. Während der Abtastphase wird der Schalter S über den Eingängen des Vergleichers 14 abhängig von einem Abtast- und Halte-Steuersignal S/H geschlossen, und die Eingangsschalter S₀ bis S_N-1 sind in der Stellung 1, so daß die Kondensatoren von dem analogen Eingangssignal V_IN angesteuert werden. Während der Haltephase sind die Schalter S über den Eingängen des Verglei chers 14 abhängig von dem Steuersignal S/H geöffnet, und jeder der einzelnen Eingangsschalter S₀ bis S_N-1 wird abhängig von dem zugehörigen Datensignalbit D₀ bis D_N-1 in die Stellung 2 oder 3 umgeschaltet. Der erste Eingangsschalter S₀ wird z. B. dann, wenn sein Datenbit D₀ eine logische 0 ist, in die Stellung 2 geschaltet, wenn das Datenbit D₀ jedoch eine logische 1 ist, wird der Schalter S₀ in die Stellung 3 geschaltet. Die Ein gangssignale für jeden der Kondensatoren C₀ bis C_N-1 sind somit eine binär gewichtete Version der Bezugsspannung V_REF.

Trotz der zuvorgenannten Vorteile eines DAC, der sich auf Kon densatoranordnungen stützt, hat diese Ausführungsform jedoch auch einen erheblichen Nachteil. Um eine gute Anpassung der Kondensatoren zu erreichen, werden die größeren Kondensatoren als Vielfache einer ausgewählten Einheitskapazität aufgebaut.

Bei der in den Fig. 2 und 3 gezeigten Ausführungsform nimmt jedoch das Verhältnis des größten Kondensators zu dem klein sten Kondensator mit der Anzahl der Bits exponentiell zu. Da durch erhöht sich die für die Kondensatoranordnung benötigte Fläche sowie für die Eingangskapazität während der Abtastphase im Betrieb. Die Eingangskapazität für eine solche Ausführungs form ist während der Abtastphase z. B. gleich der Summe aus den Kapazitäten aller Eingangskondensatoren C₀ bis C_N-1 (d. h. C + 2.C + 4.C +. . .+ 2^N+1.C).

In Fig. 4 ist eine übliche Technik zum Reduzieren der für die Kondensatoranordnung notwendigen Fläche sowie zum Reduzieren der großen Eingangskapazität während der Abtastphase gezeigt, bei der eine geteilte Kondensatoranordnung verwendet wird. In einem solchen DAC 12c, mit einer solchen Anordnung, teilt ein Kopplungskondensator C_C im wesentlichen die Anordnung in zwei kleinere Kondensatoranordnungen. Der Betrieb der primären Ein gangsschalter S₀ bis S_K+M zum Ansteuern der primären Eingangs kondensatoren C₀ bis C_K+M (wobei K + M = N) erfolgt wie oben in Verbindung mit dem DAC 12c der Fig. 3 beschrieben. Ein zu sätzliche Eingangskondensator C_S, der von dem Abtast-Halte- Steuersignal S/H angesteuert wird, arbeitet zusammen mit einem entsprechenden Schalter S_S, der während der Abtastphase in die Stellung 1 und während der Haltephase in die Stellung 2 umge schaltet wird. Die für die Kondensatoren notwendigen Flächen werden aufgrund des kleineren maximalen Kondensatorwertes in nerhalb jeder der kleineren Kondensatoranordnungen auf beiden Seiten des Kopplungskondensators C_C geringer.

Ein erheblicher Nachteil dieser Technik liegt jedoch in dem anteiligen Wert des Kopplungskondensators C_C, der zum Aufteilen der Gesamtkondensatoranordnung verwendet wird. Ein solcher an teiliger Wert führt zu einer schlechten Anpassung zwischen dem Kopplungskondensator C_C und den verbleibenden einzelnen Konden satoren C_S, C₀ bis C_K, C_K+3 bis C_K+M innerhalb der Anordnung. Während es möglich ist, diese Anpassung zu verbessern, indem die Fläche und der Umfang des Kopplungskondensators C_C zu der Fläche und dem Umfang der Einheitskondensatoren C_s, C₀ bis C_K, C_K+1-C_K+M geeignet ins Verhältnis gesetzt werden, macht dies die Realisierung des Layouts der Anordnung schwieriger. Ferner be einflußt jede Fehlanpassung zwischen dem anteiligen Kopp lungskondensator C_C und den verbleibenden Kondensatoren C_s, C₀ bis C_K, C_K+1 bis C_K+M die Gesamtleistung des Wandlers 12c in be zug auf seine differentielle Nichtlinearität.

Es wäre daher wünschenswert, eine Realisierungsmöglichkeit für einen DAC mit Kondensatoranordnung zu haben, die die Probleme in Verbindung mit Kondensatoren vermeidet, welche mit der An zahl der Bits exponentiell zunehmen, während auch die Probleme vermieden werden sollen, die bei der Anpassung zwischen Kon densatoren mit einem Einheitswert und Kondensatoren mit einem anteiligen Wert (Bruchteil) entstehen.

Zur Lösung dieser Aufgabe sieht die Erfindung eine Vorrichtung mit einer geteilten Kondensatoranordnung für die Durchführung einer Digital-Analog-Signalwandlung gemäß Anspruch 1, Anspruch 4, Anspruch 6 bzw. Anspruch 8 sowie ein Verfahren zur Digital- Analog-Signalwandlung gemäß Anspruch 9, Anspruch 10, Anspruch 11 bzw. Anspruch 12 vor.

Eine geteilte Kondensatoranordnung, die erfindungsgemäß zum Durchführen einer Digital-Analog-Signalwandlung eingesetzt werden kann, verwendet Kondensatoren mit Kapazitätswerten, die ganzzahlige Vielfache eines Einheitskapazitätswertes sind, oh ne daß Kondensatoren benötigt würden, die einen anteiligen Wert (Bruchteil) dieser Einheitskapazität haben. Die notwendi gen Größen der erforderlichen größeren Kondensatoren werden daher deutlich reduziert, es muß keine Anpassung von Kapazitä ten mit Bruchteilswerten und Einheitswerten erfolgen, und die Eingangskapazität während der Abtastphase wird deutlich redu ziert. Die geteilte Kondensatoranordnung, die erfindungsgemäß zur Durchführung der Digital-Analog-Signalwandlung gemäß einer weiteren Ausführungsform der Erfindung verwendet wird, redu ziert im Vergleich zu herkömmlichen geteilten Kondensatoran ordnungen die Eingangskapazität während der Abtastphase deut lich.

Bei einer Ausführungsform der vorliegenden Erfindung umfaßt eine geteilte Kondensatoranordnung, die bei der Durchführung der Digital-Analog-Signalwandlung eingesetzt wird, zwei Ver bindungsknoten, zwei Gruppen aus Eingangsknoten, einen Kop plungskondensator und zwei Gruppen aus Eingangskondensatoren. Der zweite Verbindungsknoten ist so konfiguriert, daß er eine analoge Ausgangsspannung vorsieht. Die erste Gruppe aus Ein gangsknoten ist so konfiguriert, daß sie einzeln und selektiv jeweils eine Spannung aus einer ersten Gruppe aus Eingangs spannungen empfangen, die eine erste Gruppe aus digitalen Ein gangsspannungen in einem Zeit-Multiplex-Verfahren umfaßt. Die zweite Gruppe aus Eingangsknoten ist so konfiguriert, daß sie einzeln und selektiv jeweils eine Spannung aus einer zweiten Gruppe aus Eingangsspannungen empfangen, die eine zweite Grup pe aus digitalen Eingangsspannungen im Zeit-Multiplex-Verfah ren umfaßt. Der Kopplungskondensator ist zwischen den Verbin dungsknoten angeschlossen und hat einen Einheitskapazitäts wert. Die erste Gruppe aus Eingangskondensatoren ist zwischen dem ersten Verbindungsknoten und der ersten Gruppe aus Ein gangsknoten angeschlossen. Jeder Kondensator aus der ersten Gruppe aus Eingangskondensatoren hat eine Kapazität, die je weils ein ganzzahliges Vielfaches des Einheitskapazitätswertes ist, und ist zwischen dem ersten Verbindungsknoten und jeweils einem Knoten aus der ersten Gruppe aus Eingangsknoten ange schlossen. Die zweite Gruppe aus Eingangskondensatoren ist zwischen dem zweiten Verbindungsknoten und der zweiten Gruppe aus Eingangsknoten angeschlossen. Jeder Kondensator aus der zweiten Gruppe aus Eingangskondensatoren hat eine Kapazität, die jeweils ein ganzzahliges Vielfaches des Einheitskapazi tätswertes ist, und ist zwischen dem zweiten Verbindungsknoten und jeweils einem Knoten aus der zweiten Gruppe aus Eingangs knoten angeschlossen.

Bei einer Ausführungsform der vorliegenden Erfindung umfaßt eine geteilte Kondensatoranordnung, die bei der Durchführung der Digital-Analog-Signalwandlung eingesetzt wird, zwei Ver bindungsknoten, zwei Gruppen aus Eingangsknoten, einen Kop plungskondensator und zwei Gruppen aus Eingangskondensatoren. Der zweite Verbindungsknoten ist so konfiguriert, daß er eine analoge Ausgangsspannung vorsieht. Die erste Gruppe aus Ein gangsknoten ist so konfiguriert, daß sie einzeln und selektiv jeweils eine Spannung aus einer ersten Gruppe aus Eingangs spannungen empfangen, die eine erste Gruppe aus digitalen Ein gangsspannungen umfaßt. Die zweite Gruppe aus Eingangsknoten ist so konfiguriert, daß sie einzeln und selektiv jeweils eine Spannung aus einer zweiten Gruppe aus Eingangsspannungen emp fangen, die eine zweite Gruppe aus digitalen Eingangsspannun gen umfaßt. Der Kopplungskondensator ist zwischen den Verbin dungsknoten angeschlossen. Die erste Gruppe aus Eingangskon densatoren ist zwischen dem ersten Verbindungsknoten und der ersten Gruppe aus Eingangsknoten angeschlossen. Jeder Konden sator aus der ersten Gruppe aus Eingangskondensatoren hat eine Kapazität, die jeweils ein ganzzahliges Vielfaches des Ein heitskapazitätswertes ist, und ist zwischen dem ersten Verbin dungsknoten und jeweils einem Knoten aus der ersten Gruppe aus Eingangsknoten angeschlossen. Die zweite Gruppe aus Eingangs kondensatoren ist zwischen dem zweiten Verbindungsknoten und der zweiten Gruppe aus Eingangsknoten angeschlossen. Jeder Kondensator aus der zweiten Gruppe aus Eingangskondensatoren ist zwischen dem zweiten Verbindungsknoten und jeweils einem Knoten aus der zweiten Gruppe aus Eingangsknoten angeschlos sen. Während einer ersten Zeitspanne empfängt jeder Knoten aus der ersten Gruppe aus Eingangsknoten eine erste feste Bezugs spannung als jeweils eine Eingangsspannung aus der ersten Gruppe; und jeder Knoten aus der zweiten Gruppe aus Eingangs knoten empfängt eine Eingangssignalspannung als jeweils eine Eingangsspannung aus der zweiten Gruppe. Während einer zweiten Zeitspanne empfängt jeder Knoten aus einem Teil der zweiten Gruppe aus Eingangsknoten die erste feste Bezugsspannung als jeweils eine Spannung aus einem Teil der zweiten Gruppe aus Eingangsspannungen; jeder Knoten aus der ersten Gruppe aus Eingangsknoten empfängt jeweils ein Vielfaches aus einem Teil einer Gruppe aus binären Vielfachen einer zweiten festen Be zugsspannung als jeweils eine Spannung aus der ersten Gruppe aus Eingangsspannungen; und jeder Knoten aus einem weiteren Teil der zweiten Gruppe aus Eingangsknoten empfängt jeweils ein Vielfaches aus einem weiteren Teil der Gruppe aus binären Vielfachen der zweiten festen Bezugsspannung als jeweils eine Spannung aus einem weiteren Teil der zweiten Gruppe aus Ein gangsspannungen.

Gemäß noch einer weiteren Ausführungsform der vorliegenden Er findung umfaßt ein Analog-Digital-Signalwandler mit Konden satoranordnung, der nach dem Prinzip der sukzessiven Näherung arbeitet, eine Analogspannungs-Vergleicherschaltung, eine suk zessive Näherungsschaltung und eine Digital-Analog-Signal wandlerschaltung. Die Analogspannungs-Vergleicherschaltung ist so konfiguriert, daß sie ein analoges Eingangssignal und eine analoge Rückführspannung empfängt und vergleicht und abhängig davon ein digitales Vergleichsergebnissignal liefert, das an gibt, ob die analoge Eingangsspannung größer als die analoge Rückführspannung ist. Die sukzessive Näherungsschaltung ist mit der Analogspannungs-Vergleicherschaltung gekoppelt und so konfiguriert, daß sie das digitale Vergleichsergebnissignal empfängt und abhängig davon eine Gruppe aus digitalen Daten signalen vorsieht, die zusammen einen genäherten binären Wert der analogen Eingangsspannung darstellen. Die Digital-Analog- Signalwandlerschaltung ist mit der sukzessiven Näherungsschal tung und der Analogspannungs-Vergleicherschaltung gekoppelt und so konfiguriert, daß sie die Gruppe aus digitalen Daten signalen empfängt und in die analoge Rückführspannung umwan delt. Die Digital-Analog-Signalwandlerschaltung umfaßt zwei Verbindungsknoten, zwei Gruppen aus Eingangsknoten, einen Kopplungskondensator, zwei Gruppen aus Eingangskondensatoren und zwei Gruppen aus Schalterstromkreisen. Der zweite Verbin dungsknoten ist so konfiguriert, daß er die analoge Rückführ spannung vorsieht. Die erste Gruppe aus Eingangsknoten ist so konfiguriert, daß sie einzeln und selektiv jeweils eine Span nung aus einer ersten Gruppe aus Eingangsspannungen empfangen, die eine erste Gruppe aus digitalen Eingangsspannungen in ei nem Zeit-Multiplex-Verfahren umfaßt. Die zweite Gruppe aus Eingangsknoten ist so konfiguriert, daß sie einzeln und selek tiv jeweils eine Spannung aus einer zweiten Gruppe aus Ein gangsspannungen im Zeit-Multiplex-Verfahren empfangen, die ei ne zweite Gruppe aus digitalen Eingangsspannungen umfaßt. Der Kopplungskondensator ist zwischen den Verbindungsknoten ange schlossen und hat einen Einheitskapazitätswert. Die erste Gruppe aus Eingangskondensatoren ist zwischen dem ersten Ver bindungsknoten und der ersten Gruppe aus Eingangsknoten ange schlossen. Jeder Kondensator aus der ersten Gruppe aus Ein gangskondensatoren hat eine Kapazität, die jeweils ein ganz zahliges Vielfaches des Einheitskapazitätswertes ist, und ist zwischen dem ersten Verbindungsknoten und jeweils einem Knoten aus der ersten Gruppe aus Eingangsknoten angeschlossen. Die zweite Gruppe aus Eingangskondensatoren ist zwischen dem zwei ten Verbindungsknoten und der zweiten Gruppe aus Eingangskno ten angeschlossen. Jeder Kondensator aus der zweiten Gruppe aus Eingangskondensatoren hat einen Kapazitätswert, der je weils ein ganzzahliges Vielfaches des Einheitskapazitätswertes ist, und ist zwischen dem zweiten Verbindungsknoten und je weils einem Knoten aus der zweiten Gruppe aus Eingangsknoten angeschlossen. Die erste Gruppe aus Schalterstromkreisen ist mit der ersten Gruppe aus Eingangsknoten verbunden und so kon figuriert, daß sie die Gruppe aus digitalen Datensignalen emp fängt und abhängig davon die erste Gruppe aus Eingangs spannungen im Zeit-Multiplex-Verfahren vorsieht. Die zweite Gruppe aus Schalterstromkreisen ist mit der ersten Gruppe aus Eingangsknoten verbunden und so konfiguriert, daß sie die Gruppe aus digitalen Datensignalen empfängt und abhängig davon die zweite Gruppe aus Eingangsspannungen im Zeit-Multiplex- Verfahren vorsieht.

Gemäß noch einer weiteren Ausführungsform der vorliegenden Er findung umfaßt ein Analog-Digital-Signalwandler mit Konden satoranordnung, der nach dem Prinzip der sukzessiven Näherung arbeitet, eine Analogspannungs-Vergleicherschaltung, eine suk zessive Näherungsschaltung und eine Digital-Analog-Signalwand lerschaltung. Die Analogspannungs-Vergleicherschaltung ist so konfiguriert, daß sie ein analoges Eingangssignal und eine analoge Rückführspannung empfängt und vergleicht und abhängig davon ein digitales Vergleichsergebnissignal liefert, das an gibt, ob die analoge Eingangs-Spannung größer als die analoge Rückführspannung ist. Die sukzessive Näherungsschaltung ist mit der Analogspannungs-Vergleicherschaltung gekoppelt und so konfiguriert, daß sie das digitale Vergleichsergebnissignal empfängt und abhängig davon eine Gruppe aus digitalen Daten signalen vorsieht, die zusammen einen genäherten binären Wert der analogen Eingangsspannung darstellen. Die Digital-Analog- Signalwandlerschaltung ist mit der sukzessiven Näherungs schaltung und der Analogspannungs-Vergleicherschaltung gekop pelt und so konfiguriert daß sie die Gruppe aus digitalen Da tensignalen empfängt und in die analoge Rückführspannung um wandelt. Die Digital-Analog-Signalwandlerschaltung umfaßt zwei Verbindungsknoten, zwei Gruppen aus Eingangsknoten, einen Kopplungskondensator, zwei Gruppen aus Eingangskondensatoren und zwei Gruppen aus Schalterstromkreisen. Der zweite Verbin dungsknoten ist so konfiguriert, daß er die analoge Rückführ spannung vorsieht. Die erste Gruppe aus Eingangs-knoten ist so konfiguriert, daß sie einzeln und selektiv jeweils eine Span nung aus einer ersten Gruppe aus Eingangsspannungen empfangen, die eine erste Gruppe aus digitalen Eingangsspannungen umfaßt. Die zweite Gruppe aus Eingangsknoten ist so konfiguriert, daß sie einzeln und selektiv jeweils eine Spannung aus einer zwei ten Gruppe aus Eingangsspannungen empfangen, die eine zweite Gruppe aus digitalen Eingangsspannungen umfaßt. Der Kopplungs kondensator ist zwischen den Verbindungsknoten angeschlossen. Die erste Gruppe aus Eingangskondensatoren ist zwischen dem ersten Verbindungsknoten und der ersten Gruppe aus Eingangs knoten angeschlossen. Jeder Kondensator aus der ersten Gruppe aus Eingangskondensatoren ist zwischen dem ersten Verbin dungsknoten und jeweils einem Knoten aus der ersten Gruppe aus Eingangsknoten angeschlossen. Die zweite Gruppe aus Ein gangskondensatoren ist zwischen dem zweiten Verbindungsknoten und der zweiten Gruppe aus Eingangsknoten angeschlossen. Jeder Kondensator aus der zweiten Gruppe aus Eingangskondensatoren ist zwischen dem zweiten Verbindungsknoten und jeweils einem Knoten aus der zweiten Gruppe aus Eingangsknoten angeschlos sen. Die erste Gruppe aus Schalterstromkreisen ist mit der ersten Gruppe aus Eingangsknoten verbunden und so konfigu riert, daß sie die Gruppe aus digitalen Datensignalen empfan gen und abhängig davon folgende Signale vorsehen: eine erste feste Bezugsspannung als eine Spannung aus der ersten Gruppe aus Eingangsspannungen während einer ersten Zeitspanne; und jeweils ein Vielfaches aus einem Teil einer Gruppe aus binären Vielfachen einer zweiten festen Bezugsspannung als jeweils ei ne Spannung aus der ersten Gruppe aus Eingangsspannungen wäh rend einer zweiten Zeitspanne. Die zweite Gruppe aus Schalter stromkreisen ist mit der ersten Gruppe aus Eingangsknoten ver bunden und so konfiguriert, daß sie die Gruppe aus digitalen Datensignalen empfängt und abhängig davon folgende Signale vorsieht: die analoge Eingangsspannung als jeweils eine Span nung aus der zweiten Gruppe aus Eingangsspannungen während der ersten Zeitspanne; die erste feste Bezugsspannung als jeweils eine Spannung aus einem Teil der zweiten Gruppe aus Eingangs spannungen während der zweiten Zeitspanne; und jeweils ein Vielfaches aus einem anderen Teil der Gruppe aus binären Viel fachen der zweiten festen Bezugsspannungen als jeweils eine Spannung aus einem anderen Teil der zweiten Gruppe aus Ein gangsspannungen während der zweiten Zeitspanne.

Diese und weitere Merkmale und Vorteile der vorliegenden Er findung ergeben sich deutlicher aus der Betrachtung der fol genden detaillierten Beschreibung der Erfindung in Verbindung mit der Zeichnung. In den Figuren zeigt:

Fig. 1 ein Funktionsblockdiagramm eines üblichen Analog- Digital-Signalwandlers, der gestützt auf eine Kon densatoranordnung nach dem Prinzip der sukzessiven Näherung arbeitet;

Fig. 2 zeigt eine schematische Darstellung einer herkömm lichen Kondensatoranordnung für den Analog-Digital- Wandler der Fig. 1;

Fig. 3 zeigt eine schematische Darstellung des Digital-Ana log-Wandlers der Fig. 1 mit der Kondensatoranord nung der Fig. 2;

Fig. 4 ist eine schematische Darstellung eines üblichen Di gital-Analog-Wandlers mit geteilter Kondensator anordnung;

Fig. 5 ist eine schematische Darstellung einer Digital-Ana log-Signalwandlerschaltung mit geteilter Kondensa toranordnung gemäß einer Ausführungsform der vorlie genden Erfindung;

Fig. 5A und 5B sind schematische Darstellungen der geteilten Kon densatoranordnung der Fig. 5 im Abtast- bzw. im Halte-Modus;

Fig. 6 zeigt Ersatzschaltbilder zum Berechnen der Aus gleichsladung, welche durch den dem niedrigstwerti gen Bit entsprechenden Kondensator in der Schaltung der Fig. 5 eingebracht wird; und

Fig. 7A und 7B zeigen Teile eines Ersatzschaltbildes zum Bestimmen der differentiellen Linearität der Schaltung der Fig. 5.

In Fig. 5 ist eine Digital-Analog-Signalwandlerschaltung 120 mit geteilter Kondensatoranordnung gemäß einer Ausführungsform der vorliegenden Erfindung gezeigt, die zahlreiche Vorteile gegenüber herkömmlichen Versionen solcher Schaltkreise, wie dem in Fig. 4 gezeigten haben. Der Kopplungskondensator C_C hat einen Einheitskapazitätswert C, der die Gesamtanordnung in zwei kleinere Kondensatoranordnungen 112a und 112b teilt. Eine der kleineren Kondensatoranordnungen 112a umfaßt K Kondensato ren, während die andere kleinere Anordnung 112b M+1 Kondensa toren umfaßt. Die Haupteingangsschalter S₀ bis S_K+M werden je weils von einem der digitalen Datenbits D₀ bis D_K+M gesteuert, während der Hilfseingangsschalter S_S von dem Abtast- und Halte- Steuersignal S/H gesteuert wird. Diese Schalter S₀ bis S_K+M und S_S werden wie folgt gesteuert: während der Abtastphase sind al le Schalter S₀ bis S_K+M und S_S in ihrer Schaltstellung 1; und während der Haltephase ist der Hilfsschalter S_S in seiner Schaltstellung 2, während die Haupteingangsschalter S₀ bis S_K+M in ihren jeweiligen Schaltstellung 2 oder 3 sind, abhängig da von, ob das entsprechende Datenbit D₀ bis D_K+M logisch 0 oder logisch 1 ist. Während der Abtastphase des Betriebs sind somit die Kondensatoren C₀ bis C_K der ersten Kondensatorunter anordnung 112a geerdet, während die Kondensatoren C_K+1 bis C_K+M und C_S von der analogen Eingangsspannung V_IN angesteuert wer den; und während der Haltephase ist der Hilfskondensator C_S ge erdet, während alle übrigen Kondensatoren C₀ bis C_K und C_K+1 bis C_K-1 von einer binär gewichteten Version der Bezugsspannung V_REF angesteuert werden.

In den Fig. 5A und 5B sind die Effekte dieser beiden Be triebsmodi, d. h. Abtasten und Halten, auf die Verbindung der verschiedenen Kondensatoren bei einem 8 Bit-Wandler mit einer geteilten Kondensatoranordnung von 4 + 4 Kondensatoren darge stellt. Während der Abtastphase sind also die ersten 4 Konden satoren C₀ bis C₃ geerdet, während die übrigen Kondensatoren C₄ bis C₇ und der Hilfskondensator C_S durch die analoge Ein gangsspannung V_IN angesteuert werden. Während der Halte- oder Wandlungsphase ist der Hilfskondensator C_S geerdet, während die übrigen Kondensatoren C₀ bis C₇ mit ihrer jeweiligen Schal tungsmasse oder der Bezugsspannung V_REF verbunden sind, abhän gig davon, ob ihre jeweiligen Datenbits D₀ bis D₇ logisch 0 oder logisch 1 sind, was von dem sukzessiven Näherungsal gorithmus abhängt.

Wie man wieder in Fig. 5 erkennen kann, ist ein weiterer Vor teil dieser Digital-Analog-Signalwandlerschaltung 112 mit ge teilter Kondensatoranordnung die erheblich verringerte Ein gangskapazität während der Abtastphase im Betrieb. Bei dieser Ausführungsform 112 kann gezeigt werden, daß die gesamte Ein gangskapazität während der Abtastphase wie folgt wiedergegeben werden kann:

C_IN = 2^M.C (1).

Dieser Wert der Eingangskapazität C_IN schneidet bei einem Ver gleich der Eingangskapazität eines herkömmlichen Digital-Ana log-Wandlers 12c mit geteilter Kondensatoranordnung (Fig. 4), für den die Eingangskapazität wie folgt wiedergegeben werden kann:

C_IN = 2^K.C + (2^M - 1).C (2)

vorteilhaft ab; d. h. er ist fast halb so groß, wenn M = K.

Im allgemeinen wird die Gesamtladung Q, die von dem Kompera toreingangsknoten 13 subtrahiert wird, wenn die Kondensator anordnung 112 zwischen dem analogen Eingang V_IN und Masse (am Anfang der Haltephase) umgeschaltet wird, wie folgt ausge drückt:

Q = 2^M.C.V_IN (3).

Während der Haltephase wird diese Ladung Q durch die Ladung kompensiert, die von den Kondensatoren C₀ bis C_K+M und C_S in der Anordnung 112 injiziert wird. Die ersten M höchstwertigen Bits D_K+M bis D_K+1 liefern einen direkten binären Beitrag. Da der Komperatoreingangsknoten 13 auf seinen anfänglichen Wert zu rückgeht (der Rest wird während der Wandlung durch sukzessive Näherung minimiert), kann er als eine virtuelle Masse betrach tet werden. Die Ausgleichsladung, die von den den nied rigstwertigen Bits entsprechenden Kondensatoren C_K bis C₀ in jiziert wird, kann unter Verwendung des Ersatzschaltkreises der Fig. 6 wie folgt berechnet werden:

wobei m der binäre Wert der ersten M Bits ist, d. h. der M höchstwertigen Bits D_K+M bis D_K+1, und J ist der binäre Wert der letzten K Bits, d. h. der K niedrigstwertigen Bits D_K bis D₁.

Bei Kombinationen der Gleichungen 3 und 5 erhält die digitale Darstellung der Eingangsspannung die richtigen Gewichte für die Aufteilung und kann wie folgt ausgedrückt werden:

Anhand der Fig. 7B und 7B kann eine äquivalente Analyse zur Berücksichtigung der differenziellen Linearität durchgeführt werden. Die binären Werte der den niedrigstwertigen Bits ent sprechenden Kondensatoren C_K bis C₀ liefern binär gewichtete Beiträge zur Ausgangsspannung an dem Komperatoreingangsknoten 13, wobei die Linearität nur durch die Kondensatoranpassung beeinflußt wird. Die Fig. 7A und 7B zeigen Teile des Er satzschaltbildes bei dem Übergang, der dem K-ten Bit ent spricht (D_K). Bei Verwendung von Ersatzkondensatoren kann ge zeigt werden, daß der Ladungsbeitrag eines Musters aus digi talen Datenbits 17, bei dem D_K D_K-1 D_K-2. . .D₀ gleich 011. . .1 ist, gleich (2^K-1)/2^K des Ladungsbeitrags des Musters aus den digitalen Datenbits 17 ist, bei dem D_K D_K-1 D_K-2. . .D₀ gleich 100. . .0 ist. Mit anderen Worten ist die Differenz zwischen den Beiträgen der beiden Codes genau gleich einem niedrigstwerti gen Bit. Die Linearität an den Übergangspunkten ist daher ziemlich gut.

Zahlreiche andere Modifikationen und Abwandlungen der Struktur und des Verfahrens gemäß dieser Erfindung ergeben sich dem Fachmann auf diesem Gebiet ohne den Bereich der Erfindung zu verlassen. Obwohl die Erfindung in bezug auf bestimmte bevor zugte Ausführungsformen beschrieben wurden, muß man verstehen, daß die beanspruchte Erfindung durch diese Ausführungsformen nicht unangemessen beschränkt werden darf. Die folgenden An sprüche sollen den Bereich der Erfindung definieren, und die Strukturen und Verfahren innerhalb des Bereiches der Ansprüche und deren Äquivalente sollen durch die Erfindung abgedeckt sein.

Claims

1. Vorrichtung mit einer geteilten Kondensatoranordnung zur Durchführung einer Digi tal-Analog-Signalwandlung, mit
einem ersten Verbindungsknoten;
einem zweiten Verbindungsknoten, der eine analoge Ausgangsspannung vorsieht;
einer ersten Vielzahl von Eingangsknoten, die einzeln und selektiv jeweils eine Span nung aus einer ersten Vielzahl von Eingangsspannungen empfangen, die eine erste Vielzahl von digitalen Eingangsspannungen in einem Zeitmultiplexverfahren umfas sen;
einer zweiten Vielzahl von Eingangsknoten, die einzeln und selektiv jeweils eine Spannung aus einer zweiten Vielzahl von Eingangsspannungen empfangen, die eine zweite Vielzahl von digitalen Eingangsspannungen in dem Zeitmultiplexverfahren umfassen;
einem Kopplungskondensator, der zwischen dem ersten und dem zweiten Verbin dungsknoten angeschlossen ist und einen Einheitskapazitätswert hat;
einer ersten Vielzahl von Eingangskondensatoren, die zwischen dem ersten Verbin dungsknoten und der ersten Vielzahl von Eingangsknoten angeschlossen sind, wobei jeder Kondensator aus der ersten Vielzahl von Eingangskondensatoren eine Kapazität hat, die jeweils ein
ganzzahliges Vielfaches des Einheitskapazitätswertes ist, und zwischen dem ersten Verbindungsknoten und jeweils einem Knoten aus der ersten Vielzahl von Eingangs knoten angeschlossen ist; und
einer zweiten Vielzahl von Eingangskondensatoren, die zwischen dem zweiten Ver bindungsknoten und der zweiten Vielzahl von Eingangsknoten angeschlossen sind, wobei jeder Kondensator aus der zweiten Vielzahl von Eingangskondensatoren eine Kapazität hat, die jeweils ein ganzzahliges Vielfaches des Einheitskapazitätswertes ist, und zwischen dem zweiten Verbindungsknoten und jeweils einem Knoten aus der zweiten Vielzahl von Eingangsknoten angeschlossen ist.

2. Vorrichtung nach Anspruch 1, bei der jedes der ganzzahligen Vielfachen binär ge wichtet ist.

3. Vorrichtung nach Anspruch 1 oder 2, mit
einer ersten Vielzahl von Schalterstromkreisen, die mit der ersten Vielzahl von Ein gangsknoten verbunden und so konfiguriert sind, daß sie eine erste Vielzahl von Schaltsteuersignalen empfangen und abhängig davon die ersten Vielzahl von Ein gangsspannungen im Zeitmultiplexverfahren vorsehen; und
einer zweiten Vielzahl von Schalterstromkreisen, die mit der zweiten Vielzahl von Eingangsknoten verbunden und so konfiguriert sind, daß sie eine zweite Vielzahl von Schaltsteuersignalen empfangen und abhängig davon die zweite Vielzahl von Ein gangsspannungen in dem Zeitmultiplexverfahren vorsehen.

4. Vorrichtung mit einer geteilten Kondensatoranordnung zur Durchführung einer Digi tal-Analog-Signalwandlung, mit
einem ersten Verbindungsknoten;
einem zweiten Verbindungsknoten, der eine analoge Ausgangsspannung vorsieht;
einer ersten Vielzahl von Eingangsknoten, die einzeln und selektiv jeweils eine Span nung aus einer ersten Vielzahl von Eingangsspannungen empfangen, die eine erste Vielzahl von digitalen Eingangsspannungen umfassen;
einer zweiten Vielzahl von Eingangsknoten, die einzeln und selektiv jeweils eine Spannung aus einer zweiten Vielzahl von Eingangsspannungen empfangen, die eine zweite Vielzahl von digitalen Eingangsspannungen umfassen;
einem Kopplungskondensator, der zwischen dem ersten und dem zweiten Verbin dungsknoten angeschlossen ist;
einer ersten Vielzahl von Eingangskondensatoren, die zwischen dem ersten Verbin dungsknoten und der ersten Vielzahl von Eingangsknoten angeschlossen sind, wobei jeder Kondensator aus der ersten Vielzahl von Eingangskondensatoren zwischen dem ersten Verbindungsknoten und jeweils einem Knoten aus der ersten Vielzahl von Ein gangsknoten angeschlossen ist; und
einer zweiten Vielzahl von Eingangskondensatoren, die zwischen dem zweiten Ver bindungsknoten und der zweiten Vielzahl von Eingangsknoten angeschlossen sind, wobei jeder Kondensator aus der zweiten Vielzahl von Eingangskondensatoren eine Kapazität hat, die jeweils ein ganzzahliges Vielfaches des Einheitskapazitätswertes ist,
und zwischen dem zweiten Verbindungsknoten und jeweils einem Knoten aus der zweiten Vielzahl von Eingangsknoten angeschlossen ist,
wobei während einer ersten Zeitspanne:
jeder Knoten aus der ersten Vielzahl von Eingangsknoten eine erste feste Be zugsspannung als jeweils eine Spannung aus der ersten Vielzahl von Eingangs spannungen empfängt, und
jeder Knoten aus der zweiten Vielzahl von Eingangsknoten eine Eingangs signalspannung als jeweils eine Spannung aus der Vielzahl von Eingangsspan nungen empfangt; und
wobei während einer zweiten Zeitspanne:
jeder Knoten aus einem Teil der zweiten Vielzahl von Eingangsknoten die er sten feste Bezugsspannung als jeweils eine Spannung aus einem Teil der zweiten Vielzahl von Eingangsspannungen empfängt,
jeder Konten aus der ersten Vielzahl von Eingangsknoten jeweils ein Vielfa ches aus einem Teil einer Vielzahl von binären Vielfachen einer zweiten festen Bezugsspannung als jeweils eine Spannung aus der ersten Vielzahl von Ein gangsspannungen empfängt, und
jeder Knoten aus einem anderen Teil der zweiten Vielzahl von Eingangsknoten jeweils ein Vielfaches aus einem anderen Teil der Vielzahl von binären Vielfa chen der zweiten festen Bezugsspannung als jeweils eine Spannung aus einem anderen Teil der zweiten Vielzahl von Eingangsspannungen empfängt.

5. Vorrichtung nach Anspruch 4, mit einer ersten Vielzahl von Schalterstromkreisen, die mit der ersten Vielzahl von Ein gangsknoten verbunden und so konfiguriert sind, daß sie eine erste Vielzahl von Schaltsteuersignalen empfangen und abhängig davon die ersten Vielzahl von Ein gangsspannungen während der ersten und der zweiten Zeitspanne vorsehen; und einer zweiten Vielzahl von Schafterstromkreisen, die mit der zweiten Vielzahl von Eingangsknoten verbunden und so konfiguriert sind, daß sie eine zweite Vielzahl von Schaltsteuersignalen empfangen und abhängig davon die zweite Vielzahl von Ein gangsspannungen während der ersten und der zweiten Zeitspanne vorsehen.

6. Vorrichtung mit einem Analog-Digital-Signalwandler, der gestützt auf eine Konden satoranordnung eine sukzessive Näherung durchführt, mit
einer Analogspannungs-Vergleicherschaltung, die eine analoge Eingangsspannung und eine analoge Rückführspannung empfängt und vergleicht und abhängig davon ein digitales Vergleichsergebnissignal vorsieht, das angibt, ob ein Wert der analogen Ein gangsspannung größer als ein entsprechender Wert der analogen Rückführspannung ist;
einer sukzessiven Näherungsschaltung, die mit der Analogspannungs- Vergleicherschaltung verbunden ist, um das digitale Vergleichsergebnissignal zu emp fangen und abhängig davon eine Vielzahl von digitalen Datensignalen vorzusehen, die zusammen einen genäherten binären Wert der analogen Eingangsspannung darstellen; und
einer Digital-Analog-Signalwandlerschaltung, die mit der sukzessiven Näherungs schaltung und der Analogspannungs-Vergleicherschaltung verbunden ist und die Viel zahl von digitalen Datensignalen empfängt und in die analoge Rückführspannung umwandelt, wobei die Digital-Analog-Signalwandlerschaltung folgende Merkmale aufweist:
einen ersten Verbindungsknoten;
einen zweiten Verbindungsknoten, der eine analoge Ausgangsspannung vor sieht;
eine erste Vielzahl von Eingangsknoten, die einzeln und selektiv jeweils eine Spannung aus einer ersten Vielzahl von Eingangsspannungen empfangen, die eine erste Vielzahl von digitalen Eingangsspannungen in einem Zeitmultiplex verfahren umfassen;
eine zweite Vielzahl von Eingangsknoten, die einzeln und selektiv jeweils eine Spannung aus einer zweiten Vielzahl von Eingangsspannungen empfangen, die eine zweite Vielzahl von digitalen Eingangsspannungen in dem Zeitmul tiplexverfahren umfassen;
einen Kopplungskondensator, der zwischen dem ersten und dem zweiten Ver bindungsknoten angeschlossen ist und einen Einheitskapazitätswert hat;
eine erste Vielzahl von Eingangskondensatoren, die zwischen dem ersten Ver bindungsknoten und der ersten Vielzahl von Eingangsknoten angeschlossen sind, wobei jeder Kondensator aus der ersten Vielzahl von Eingangskondensa toren eine Kapazität hat, die jeweils ein ganzzahliges Vielfaches des Ein heitskapazitätswertes ist, und zwischen dem ersten Verbindungsknoten und jeweils einem Knoten ans der ersten Vielzahl von Eingangsknoten angeschlos sen ist;
eine zweite Vielzahl von Eingangskondensatoren, die zwischen dem zweiten Verbindungsknoten und der zweiten Vielzahl von Eingangsknoten angeschlos sen sind, wobei jeder Kondensator aus der zweiten Vielzahl von Ein gangskondensatoren eine Kapazität hat, die jeweils ein ganzzahliges Vielfa ches des Einheitskapazitätswertes ist, und zwischen dem zweiten Verbin dungsknoten und jeweils einem Knoten aus der zweiten Vielzahl von Ein gangsknoten angeschlossen ist;
eine erste Vielzahl von Schalterstromkreisen, die mit der ersten Vielzahl von Eingangsknoten verbunden und so konfiguriert sind, daß sie die Vielzahl von digitalen Datensignalen empfangen und abhängig davon die ersten Vielzahl von Eingangsspannungen im Zeitmultiplexverfahren vorsehen; und
eine zweite Vielzahl von Schalterstromkreisen, die mit der zweiten Vielzahl von Eingangsknoten verbunden und so konfiguriert sind, daß sie die Vielzahl von digitalen Datensignalen empfangen und abhängig davon die zweite Viel zahl von Eingangsspannungen in dem Zeitmultiplexverfahren vorsehen.

7. Vorrichtung nach Anspruch 6, bei der jedes der ganzzahligen Vielfachen binär ge wichtet ist.

8. Vorrichtung mit einem Analog-Digital-Signalwandler, der gestützt auf eine Konden satoranordnung eine sukzessive Näherung durchführt, mit
einer Analogspannungs-Vergleicherschallung, die eine analoge Eingangsspannung und eine analoge Rückführspannung empfängt und vergleicht und abhängig davon ein digitales Vergleichsergebnissignal vorsieht, das angibt, ob ein Wert der analogen Ein gangsspannung größer als ein entsprechender Wert der analogen Rückführspannung ist;
einer sukzessiven Näherungsschaltung, die mit der analogen Spannungsvergleicher schaltung verbunden ist, um das digitale Vergleichsergebnissignal zu empfangen und abhängig davon eine Vielzahl von digitalen Datensignalen vorzusehen, die zusammen einen genäherten binären Wert der analogen Eingangsspannung darstellen; und
einer Digital-Analog-Signalwandlerschaltung, die mit der sukzessiven Näherungs schaltung und der Analogspannungs-Vergleicherschaltung verbunden ist und die Viel zahl von digitalen Datensignalen empfangt und in die analoge Rückführspannung umwandelt, wobei die Digital-Analog-Signalwandlerschaltung folgende Merkmale aufweist:
einen ersten Verbindungsknoten;
einen zweiten Verbindungsknoten, der eine analoge Ausgangsspannung vor sieht;
eine erste Vielzahl von Eingangsknoten, die einzeln und selektiv jeweils eine Spannung aus einer ersten Vielzahl von Eingangsspannungen empfangen, die eine erste Vielzahl von digitalen Eingangsspannungen umfassen;
eine zweite Vielzahl von Eingangsknoten, die einzeln und selektiv jeweils eine Spannung aus einer zweiten Vielzahl von Eingangsspannungen empfangen, welche eine zweite Vielzahl von digitalen Eingangsspannungen umfassen;
einen Kopplungskondensator, der zwischen dem ersten und dem zweiten Ver bindungsknoten angeschlossen ist; eine erste Vielzahl von Eingangskonden satoren, die zwischen dem ersten Verbindungsknoten und der ersten Vielzahl von Eingangsknoten angeschlossen sind, wobei jeder Kondensator aus der er sten Vielzahl von Eingangskondensatoren zwischen dem ersten Verbin dungsknoten und jeweils einem Knoten aus der ersten Vielzahl von Eingangs knoten angeschlossen ist;
eine zweite Vielzahl von Eingangskondensatoren, die zwischen dem zweiten Verbindungsknoten und der zweiten Vielzahl von Eingangsknoten angeschlos sen sind, wobei jeder Kondensator aus der zweiten Vielzahl von Ein gangskondensatoren zwischen dem zweiten Verbindungsknoten und jeweils einem Knoten aus der zweiten Vielzahl von Eingangsknoten angeschlossen ist,
eine erste Vielzahl von Schalterstromkreisen, die mit der ersten Viel zahl von Eingangsknoten verbunden sind und die Vielzahl von digita len Datensignalen empfangen und abhängig davon:
während einer ersten Zeitspanne eine erste feste Bezugsspannung als jeweils eine Spannung aus der ersten Vielzahl von Eingangsspannungen vor sehen, und
während einer zweiten Zeitspanne jeweils ein Vielfaches aus einem Teil einer Vielzahl von binären Vielfachen einer zweiten festen Bezugsspannung als jeweils eine Spannung aus der ersten Vielzahl von Eingangsspannungen vorsehen, und
eine zweite Vielzahl von Schalterstromkreisen, die mit der zweiten Vielzahl von Eingangsknoten verbunden sind und die zweite Vielzahl von digitalen Datensignalen empfangen und abhängig davon:
während der ersten Zeitspanne die analoge Eingangsspannung als je weils eine Spannung aus der zweiten Vielzahl von Eingangsspannungen vore hen,
während der zweiten Zeitspanne die erste feste Bezugsspannung als jeweils eine Spannung aus einem Teil der zweiten Vielzahl von Eingangsspannungen vorsehen, und
während der zweiten Zeitspanne jeweils ein Vielfaches aus einem ande ren Teil der Vielzahl von binären Vielfachen der zweiten festen Bezugs spannung
als jeweils eine Spannung aus einem anderen Teil der zweiten Vielzahl von Eingangsspannungen vorsehen.

9. Verfahren zur Digital-Analog-Signalwandlung mit folgenden Verfahrensschritten:
Koppeln eines ersten und eines zweiten Verbindungsknotens über einen Kopplungs kondensator mit einem Einheitskapazitätswert;
Koppeln des ersten Verbindungsknotens und einer ersten Vielzahl von Eingangskno ten über eine erste Vielzahl von Eingangskondensatoren, wobei jeder Kondensator der ersten Vielzahl von Eingangskondensatoren eine Kapazität hat, die jeweils ein ganz zahliges Vielfaches des Einheitskapazitätswertes ist, und zwischen dem ersten Ver bindungsknoten und jeweils einem Knoten aus der ersten Vielzahl von Eingangskno ten angeschlossen ist;
Koppeln des zweiten Verbindungsknotens und einer zweiten Vielzahl von Eingangs knoten über eine zweite Vielzahl von Eingangskondensatoren, wobei jeder Konden sator aus der zweiten Vielzahl von Eingangskondensatoren eine Kapazität hat, die ein ganzzahliges Vielfaches des Einheitskapazitätswertes ist, und zwischen dem zweiten Verbindungsknoten und jeweils einem Knoten aus der zweiten Vielzahl von Ein gangsknoten angeschlossen ist;
einzelnes und selektives Eingeben von jeweils einer Spannung aus einer ersten Viel zahl von Eingangsspannungen, die eine erste Vielzahl von digitalen Eingangsspan nungen in einem Zeitmultiplexverfahren umfaßt, in die erste Vielzahl von Eingangs knoten;
einzelnes und selektives Eingeben jeweils einer Spannung aus einer zweiten Vielzahl von Eingangsspannungen, die eine zweite Vielzahl von digitalen Eingangsspannungen in dem Zeitmultiplexverfahren umfaßt, in die zweite Vielzahl von Eingangsknoten; und
Ausgeben einer analogen Spannung über den zweiten Verbindungsknoten.

10. Verfahren zur Digital-Analog-Signalwandlung mit folgenden Verfahrensschriften: Koppeln eines ersten und eines zweiten Verbindungsknoten über einen Kopplungs kondensator;
Koppeln des ersten Verbindungsknotens und einer ersten Vielzahl von Eingangskno ten über eine erste Vielzahl von Eingangskondensatoren, wobei jeder Kondensator aus der ersten Vielzahl von Eingangskondensatoren zwischen dem ersten Verbindungs knoten und jeweils einem Knoten aus der ersten Vielzahl von Eingangsknoten ange schlossen ist;
Koppeln des zweiten Verbindungsknotens und einer zweiten Vielzahl von Eingangs knoten über eine zweite Vielzahl von Eingangskondensatoren, wobei jeder Konden sator aus der zweiten Vielzahl von Eingangskondensatoren zwischen dem zweiten Verbindungsknoten und jeweils einem Knoten aus der zweiten Vielzahl von Ein gangsknoten angeschlossen ist;
einzelnes und selektives Eingeben jeweils einer Spannung aus einer ersten Vielzahl von Eingangsspannungen, die eine ersten Vielzahl von digitalen Spannungen umfaßt, in die ersten Vielzahl von Eingangsknoten, so daß
während einer ersten Zeitspanne jeder Knoten aus der ersten Vielzahl von Ein gangsknoten eine erste feste Bezugsspannung als jeweils eine Spannung aus der ersten Vielzahl von Eingangsspannungen empfängt; und
während einer zweiten Zeitspanne jeder Knoten aus der ersten Vielzahl von Eingangsknoten jeweils ein Vielfaches aus einem Teil einer Vielzahl von binä ren Vielfachen der zweiten festen Bezugsspannung als jeweils eine Spannung aus der ersten Vielzahl von Eingangsspannungen empfängt; und
einzelnes und selektives Eingeben jeweils einer Spannung aus einer zweiten Vielzahl von Eingangsspannungen, die eine zweite Vielzahl von digitalen Eingangsspannungen umfaßt, in die zweite Vielzahl von Eingangsknoten, so daß
während einer ersten Zeitspanne jeder Knoten aus der zweiten Vielzahl von Eingangsknoten ein Eingangsspannungssignal als jeweils eine Spannung aus der zweiten Vielzahl von Eingangsspannungen empfängt und
während einer zweiten Zeitspanne jeder Knoten aus einem Teil der zweiten Vielzahl von Eingangsknoten die erste feste Bezugsspannung als eine Spannung aus einem Teil der zweiten Vielzahl von Eingangsspannungen empfängt, und
jeder Knoten ans einem anderen Teil der zweiten Vielzahl von Ein gangsknoten jeweils ein Vielfaches aus einem anderen Teil der Vielzahl von binären Vielfachen der zweiten festen Bezugsspannung als eine Spannung aus einem anderen Teil der zweiten Vielzahl von Eingangsspannungen empfängt; und
Ausgeben einer Analogspannung über den zweiten Verbindungsknoten.

11. Verfahren zur Analog-Digital-Signalwandlung mittels sukzessiver Aproximation, mit folgenden Verfahrensschritten:
Empfangen und Vergleichen einer analogen Eingangsspannung und einer analogen Rückführspannung und abhängig davon Erzeugen eines digitalen Vergleichsergeb nissignals, das angibt, ob ein Wert der analogen Eingangsspannung größer ist als ein entsprechender Werte einer analogen Rückführspannung;
Durchführen einer sukzessiven Näherung mit dem digitalen Vergleichsergebnissignal und abhängig davon Erzeugen einer Vielzahl von digitalen Datensignalen, die zu sammen einen genäherten binären Wert der analogen Eingangsspannung darstellen;
und Umwandeln der Vielzahl von digitalen Datensignalen in die analoge Rückführspan nung durch Durchführung der folgenden Schritte:
Koppeln eines ersten und eines zweiten Verbindungsknotens über einen Kopplungskondensator mit einem Einheitskapazitätswert;
Koppeln des ersten Verbindungsknoten und einer ersten Vielzahl von Ein gangsknoten über eine ersten Vielzahl von Eingangskondensatoren, wobei je der Kondensator aus der ersten Vielzahl von Eingangskondensatoren eine Ka pazität hat, die ein ganzzahliges Vielfaches des Einheitskapazitätswertes ist, und zwischen dem ersten Verbindungsknoten und jeweils einem Knoten aus der ersten Vielzahl von Eingangsknoten angeschlossen ist,
Koppeln des zweiten Verbindungsknotens und einer zweiten Vielzahl von Eingangsknoten über eine zweite Vielzahl von Eingangskondensatoren, wobei jeder Kondensator aus der zweiten Vielzahl von Eingangskondensatoren eine Kapazität hat, die ein ganzzahliges Vielfaches des Einheitskapazitätswertes ist, und zwischen dem zweiten Verbindungsknoten und jeweils einem Konten aus der zweiten Vielzahl von Eingangsknoten angeschlossen ist;
Empfangen der Vielzahl von digitalen Datensignalen und abhängig davon ein zelnes und selektives eingeben jeweils einer Spannung aus einer ersten Viel zahl von Eingangsspannungen, die eine erste Vielzahl von digitalen Ein gangsspannungen in einem Zeitmultiplexverfahren umfaßt, in die erste Viel zahl von Eingangsknoten,
Empfangen der Vielzahl von digitalen Datensignalen und abhängig davon ein zelnes und selektives Eingeben jeweils einer Spannung aus einer zweiten Viel zahl von Eingangsspannungen, die eine zweite Vielzahl von digitalen Ein gangsspannungen in dem Zeitmultiplexverfahren umfaßt, in die zweite Viel zahl von Eingangsknoten, und
Ausgeben der analogen Rückführspannung über den zweiten Verbindungs knoten.

12. Verfahren zur Analog-Digital-Signalwandlung mittels sukzessiver Näherung, mit fol genden Verfahrensschritten:
Empfangen und Vergleichen einer analogen Eingangsspannung und einer analogen Rückführspannung und abhängig davon Erzeugen eines digitalen Vergleichsergeb nissignals, das angibt, ob ein Wert der analogen Eingangsspannung größer ist als ein entsprechender Werte einer analogen Rückführspannung;
Durchführung einer sukzessiven Näherung mit dem digitalen Vergleichsergebnissignal und abhängig davon Erzeugen einer Vielzahl von digitalen Datensignalen, die zu sammen einen genäherten binären Wert der analogen Eingangsspannung darstellen; und
Umwandeln der Vielzahl von digitalen Datensignalen in die analoge Rückführspan nung durch Durchführung der folgenden Schritte:
Koppeln des ersten und des zweiten Verbindungsknotens über einen Kopp lungskondensator;
Koppeln des ersten Verbindungsknoten und einer ersten Vielzahl von Ein gangsknoten über eine ersten Vielzahl von Eingangskondensatoren, wobei je der Kondensator aus der ersten Vielzahl von Eingangskondensatoren zwischen dem ersten Verbindungsknoten und jeweils einem Knoten aus der ersten Viel zahl von Eingangsknoten angeschlossen ist,
Koppeln des zweiten Verbindungsknotens und einer zweiten Vielzahl von Eingangsknoten über eine zweite Vielzahl von Eingangskondensatoren, wobei jeder Kondensator aus der zweiten Vielzahl von Eingangskondensatoren zwi schen dem zweiten Verbindungsknoten und jeweils einem Konten aus der zweiten Vielzahl von Eingangsknoten angeschlossen ist;
Empfangen der Vielzahl von digitalen Datensignalen und abhängig davon ein zelnes und selektives Eingeben jeweils einer Spannung aus einer ersten Viel zahl von Eingangsspannungen, die eine erste Vielzahl von digitalen Ein gangsspannungen umfaßt, in die erste Vielzahl von Eingangsknoten, so daß
während einer ersten Zeitspanne jeder Knoten aus der ersten Vielzahl von Eingangsknoten eine erste feste Bezugsspannung als jeweils eine Span nung aus der ersten Vielzahl von Eingangsspannungen empfängt, und
während einer zweiten Zeitspanne jeder Knoten aus der ersten Vielzahl von Eingangsknoten jeweils ein Vielfaches aus einem Teil einer Vielzahl von binären Vielfachen einer zweiten festen Bezugsspannung als jeweils eine Spannung aus der ersten Vielzahl von Eingangsspannungen empfängt, Empfangen der Vielzahl von digitalen Datensignalen und abhängig davon ein zelnes und selektives Eingeben jeweils einer Spannung aus einer zweiten Viel zahl von Eingangsspannungen, die eine zweite Vielzahl von digitalen Ein gangsspannungen umfaßt, in die zweite Vielzahl von Eingangsknoten, so daß während einer ersten Zeitspanne jeder Knoten aus der zweiten Vielzahl von Eingangsknoten einer Eingangssignalspannung als jeweils eine Spannung aus der zweiten Vielzahl von Eingangsspannungen empfängt,
während einer zweiten Zeitspanne
jeder Knoten aus einem Teil der zweiten Vielzahl von Eingangsknoten die zweite feste Bezugsspannung als jeweils eine Eingangsspannung aus einem Teil der zweiten Vielzahl von Eingangsspannungen emp fangt, und
jeder Knoten aus einem anderen Teil der zweiten Vielzahl von Ein gangsknoten jeweils ein Vielfaches aus einem anderen Teil der Viel zahl von binären Vielfachen der zweiten festen Bezugsspannung als jeweils eine Spannung aus einem
anderen Teil der zweiten Vielzahl von Eingangsspannungen empfängt, und
Ausgeben der analogen Rückführspannung über den zweiten Verbindungs knoten.