JPS6362416A - アナログ−デイジタル変換器 - Google Patents

アナログ−デイジタル変換器

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JPS6362416A
JPS6362416A JP62219000A JP21900087A JPS6362416A JP S6362416 A JPS6362416 A JP S6362416A JP 62219000 A JP62219000 A JP 62219000A JP 21900087 A JP21900087 A JP 21900087A JP S6362416 A JPS6362416 A JP S6362416A
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  • Theoretical Computer Science (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、静電容量回路網を備え、静電容量値が２進で
重み付けされ、最少静電容量値が２重に実行され、静電
容量がそれぞれ一端でコンパレータの第１の入力端に接
続され且つ基準スイッチを介して基準電位に置かれ、静
電容量の各他端はそれぞれ別のスイッチを介して入力・
アナログ電位、比較電位または基準電位に接続されてい
るような電荷分布原理によるアナログ−ディジタル変換
器に関する。
〔従来の技術〕
重み付けされた静電容量回路網を備えた電荷分布原理に
よるこの種のアナログ−ディジタル変換器は、例えば文
献ディー、サイッ７−　（ｐ、５ｅｉｔｚｅｒ）著「電
子式アナログ・ディジタル変換器シュプリンガ・フエア
ラーク（Ｓｐｒｉｎｇｅｒ−Ｖｅｒｌａｇ）発行、ベル
リン、ハイデルベルク、二ニーヨーク、１９７７年、（
Ｅｌｅｋｔｒｏｎｉｓｃｈｅ　Ａｎａｌｏｇ　　−Ｄｔ
ｇｉｔａｌ−Ｕ＊５ｅｔｚｅｒ）　Ｊの第５５頁以下か
ら知られている。
上記文献においては、アナログ値の変換が３つの動作の
順序で行われる。走査モードでは静電容量が測定すべき
アナログ電圧に比例した電荷で充電され、保持モードで
はコンパレータ入力端に大きさ的に測定すべきアナログ
電位が加わるようにスイッチが切り換えられ、配分モー
ドでは静電容量が順次比較電位に接続されてコンパレー
タ出力端ぐステップ状に変換すべきアナログ電圧に対応
したディジタル値のビットが意のま−になる。
この種の回路装置の実施例が第３図に示されている。静
電容量は、それらの２進重みによって、Ｃ，Ｃ／２．・
・・、Ｃ／２’−’で示されている。静電容量の全体値
は２Ｃであり、それらの個数は２進点よりも多く形成さ
れるべきである。というのは最少の静電容量値が二重に
生じるからである。
静電容量は一端をそれぞれコンパレータにの入力端に接
続されていると共に、スイッチＳＢを介して基準電位に
接続されている。静電容量の各他端はスイッチＳＬ、Ｓ
２．　・・・、Ｓｎ、Ｓｎ＋１を介してそれぞれ基準電
位か共通線かのいずれかに接続され、共通線は付加的な
スイッチを介して測定すべきアナログ電位Ｖｘか比較電
位Ｖｒｅｆのいずれかに接続される。第３図による実施
例においてはコンパレータにはスイッチＳＲを介して投
入可能な帰還結合回路を備えているが、しかしこれは他
を接続してもよい、コンパレータの出力端はアナログ−
ディジタル変換器のディジタル出力端ＤＡをなしている
。
（発明が解決しようとする問題点〕 第３図によれば、全体の静電容量は直接にコンパレータ
にの入力端と接続されている。したがって、コンパレー
タのオフセット補償の場合には、まず全体の静電容量回
路網が充電されなければならず、それによってアナログ
−ディジタル変換器は比較的緩慢に動作する。差動形ア
ナログーディジタル変換器の実施のためには対称化の理
由からコンパレータの第２の入力端に同様に静電容量回
路網が接続されなければならない。
本発明の目的は、改善された時間特性を持ち、僅かな費
用でもって差動構成の実施に適した重み付けされた静電
容量回路網を備えた電荷分布原理によるアナログ−ディ
ジタル変換器を提供することにある。
〔問題点を解決するための手段〕
上記目的は、本発明によれば、コンパレータの入力側に
結合コンデンサを前置することにより達成される。
〔実施例〕
以下、図面の第１図および第２図を参照しながら本発明
を実施例について詳細に説明する。
第１図は本発明によるアナログ−ディジタル変換器の要
部を示し、第２図は本発明による差動形アナログーディ
ジタル変換器の実施例の要部を示す。
第１図は第３図の対応する部分回路と、コンパレータに
の入力側に本発明にしたがって結合コンデンサＣｋが前
置されている点で相違している。
結合コンデンサは一方で本発明によるアナログ−ディジ
タル変換器の時間特性改善を可能にする。
というのはコンパレータのオフセット補償の際に全体の
静電容量回路網が充電される必要がなく、結合コンパレ
ータＣｋが静電容量回路網に直列に接続されればよいか
らである。静電容量の直列接続の場合に、よく知られて
いるように、最少の単位静電容量よりも小さい等価静電
容量が得られ、本実施例では静電容量回路網がそれぞれ
一つの静電容量として、例えば全静電容量２Ｃとして考
慮されなければならない。
他方では結合コンパレータＣｋは、部分回路で第２図に
よる実施例に示されているように、差動形構成のａｍな
実施可能性をもたらす。その場合に一方の入力端でコン
パレータＫに第１図による部分回路にしたがって接続が
行われる。コンパレータにの他方の入力端には本発明に
従って同様に別の結合コンデンサＣｋｌが前置され、こ
の結合コンデンサＣｋｌの自由端はシミュレーション回
路装置を介して共通電位、特にアナログ−ディジタル変
換器の基準電位に接続されている。スイッチＳＤ１〜Ｓ
Ｄｉを持ったこのシミュレーション回路装置は、コンパ
レータの他方の入力端における静電容量回路網と共に複
雑な回路分岐の模擬に役立つ０例えばシミュレーション
回路装置および別の結合コンデンサＣｋｌにより、全体
のスイッチ抵抗または回路分岐の個々のスイッチング経
過がコンデンサの第２の入力端における静電容量回路網
と共に模擬される。この別の結合コンパレータＣｋｌが
なければ、対称性の理由からコンパレータの第２の入力
端に同様に静電容量回路網を接続されなければならない
。コンパレータの第２の入力端に前置された結合コンデ
ンサＣｋｌにとっては、それに比べて著しく小さい静電
容量で十分であり、したがってこの差動構成の実施のた
めの費用は著しく僅かですむ。
〔発明の効果〕
以上のように、本発明によれば、コンパレータの入力端
に結合コンデンサを前置することによって、時間特性の
改善と共に、差動構成の実施のための費用が非常に僅か
ですむ。
【図面の簡単な説明】
第１図は本発明によるアナログ−ディジタル変換器の実
施例の要部を示す回路図、第２図は本発明による差動形
構成のアナログ−ディジタル変換器の実施例の要部を示
す回路図、第３図は従来のアナログ−ディジタル変換器
の実施例の要部を示す回路図である。 Ｋ・・・コンパレータ、Ｃｋ・・・結合コンデンサ（第
１の結合コンデンサ）、Ｃｋｌ・・・別の結合コンデン
サ（第２の結合コンデンサ）、Ｃ−Ｃ／２”−’・・・
静電容量回路網、ＳＤＩ〜ＳＤｉ・・・スイッチ（シミ
ュレーション回路袋Ｍ）、Ｓｌ〜Ｓｎ＋１・・・スイッ
チ。

Claims (1)

  1. 【特許請求の範囲】 １）静電容量回路網を備え、静電容量値が２進で重み付
    けされ、最少静電容量値が２重に実行され、静電容量が
    それぞれ一端でコンパレータの第１の入力端に接続され
    且つ基準スイッチを介して基準電位に置かれ、静電容量
    の各他端はそれぞれ別のスイッチを介して入力・アナロ
    グ電位、比較電位または基準電位に接続されているよう
    な電荷分布原理によるアナログ−ディジタル変換器にお
    いて、前記コンパレータ（Ｋ）の入力側に第１の結合コ
    ンデンサ（Ｃｋ）が前置されていることを特徴とするア
    ナログ−ディジタル変換器。 ２）前記コンパレータ（Ｋ）の第２の入力端に第２の結
    合コンデンサ（Ｃｋ１）が前置されていることを特徴と
    する特許請求の範囲第１項に記載のアナログ−ディジタ
    ル変換器。 ３）前記第２の結合コンデンサ（Ｃｋ１）の値は主とし
    て前記第１の結合コンデンサ（Ｃｋ）と静電容量回路網
    （Ｃ〜Ｃ／２＾ｎ＾−＾１）との直列回路の静電容量値
    によって決められていることを特徴とする特許請求の範
    囲第１項または第２項に記載のアナログ−ディジタル変
    換器。 ４）前記コンパレータ（Ｋ）の第２の入力端は第２の結
    合コンデンサ（Ｃｋ１）およびシミュレーション回路装
    置（ＳＤ１〜ＳＤｉ）を介して制御されることを特徴と
    する特許請求の範囲第１項ないし第３項のいずれか１項
    に記載のアナログ−ディジタル変換器。 ５）前記シミュレーション回路装置（ＳＤ１〜ＳＤｉ）
    は、全体のスイッチ抵抗または変換器分岐のスイッチン
    グ経過を静電容量回路網（Ｃ〜Ｃ／２＾ｎ＾−＾１）で
    模擬できるように構成され、そのために該回路装置（Ｓ
    Ｄ１〜ＳＤｉ）はある電位、特に変換器の基準電位に接
    続されていることを特徴とする特許請求の範囲第４項に
    記載のアナログ−ディジタル変換器。
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