JPS6035830A - スイツチ付きコンデンサ回路アナログ‐デジタル変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、アナログデジタル変換器（ＡＤＣ）装置、更
に詳細には、スイッチ付コンデンサ回路ＡＤＣ装置に関
する。

スイッチ付コンデンサ（ＳＣ）回路技術は、特にアナロ
グデジタル変換の名称のデータ取得の技術分野の文献に
見出すことができる。例えば、マクチャーレス（ＭｃＣ
ｈａｒｌｅｓ）等の＠Ａｎ　Ａｌｇｏｒｉ−ｔｈｍｉｃ
　Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ　Ｃｏｎｖｅｒ
ｔｏｒ”ＰＰ９６．９７において、ＳＣ回路技術を用い
る反復型Ａ／Ｄ変換器が記載されている。マクチャーレ
ス等によるこの装置は、アナログ電圧を多数ビットデジ
タルワードに変換するための遂次近似化アルゴリズムを
実現するために必要な２倍”フ　１８− アンクションを提供するために、所定の比を有するコン
デンサを用いる。コンデンサ比の誤差は、変換器によっ
て生成されるデジタルワードからアナログ信号を再生す
る際に移送ファンクション中に非線ハリゆがみを生せし
める。もちろん、非線型ゆがみは変換器の変換リゾリュ
ージョン（ｒｅｓｏ−１ｕｔｉｏｎ）を制限する。

本発明は、改良されたスイッチ付コンデンサアナログデ
ジタル変換器装置を提供する。アナログデジタル変換は
反復型遂次近似化アルゴリズムに従ってなされる。アル
ゴリズムは、使用した電圧を乗算しで、先のビットを２
倍すること、先の電圧の極性に応じて基準電圧の加算又
は減算を含む。

先の電圧の２倍の電圧を得るための先の電圧の処理は、
°１２倍（ｔｉｒｒ＋ｅｓ　ｔｗｏ）”７’７ンクシヨ
ンとしてか照される。

本発明に従うと、２倍ファンクションは先の電圧にそれ
自体を加簀することによって実現される。

即ち、先の電圧の２倍電圧が、先の電圧の１プラス１加
算を行なうことによって得られる。

更に、本発明に従うと、先に存在する出力電圧レベルの
２倍である出力電圧レベルが、積分器回路を使用するこ
とによって達成される。先に存在する出力電圧レベルに
対応する電圧を受け取り且つ記憶するだめの第１の手段
が積分器回路に接続される。第２の手段が積分器回路出
力にアクセスして、出力電圧レベルを得て、先に存在し
ている電圧レベルと同じものを記憶する。追加的な手段
は、積分器回路に移送されるべき第１の手段内に記憶さ
れた電圧を生ぜしめ、第１の手段から移送された電圧に
加算するために積分器回路に移送されるべき第２の手段
の電圧を生せしめるために設けられている。

好ましくは、積分器回路は、出力電圧レベルを提供する
演算増幅器、及び増幅器によって出力されるべき電圧を
生成するための、増幅器の入力及び出力の間のフィード
バックループ内に接続し得る積算コンデンサを含むスイ
ッチ付コンデンサ回路である。先に存在する増幅器出力
電圧レベルに対応する電圧を記憶する手段は、好ましく
は、積算コンデンサに接続された記憶コンデンサである
。

先に存在する増幅器出力電圧レベルとして出力電圧レベ
ルを記憶するために、増幅器出力にアクセスする手段は
、好−ましくけ、サンプルホールド回路又はリサイクリ
ング単位利得バッファーである。

積算コンデンサに移送すべき記憶コンデンサの電圧を生
成し且つ記憶コンデンサから移送された電圧に加えるた
めの積算コンデンサに移送し戻すべき、電圧記憶手段の
電圧を生ぜしめる手段は、好ましくは、制御されたアナ
ログスイッチ装置の構造体である。

２１− アナログデジタル変換器は、更に記憶コンデンサ及び出
力電圧記憶手段から移送された電圧に従って積算コンデ
ンサに置くべき基準電圧レベルを生せしめるための積算
器回路に接続された手段を含むことによって実現される
。基準電圧は、選択的に、変換の際の先の二進デジット
を実現するために使用された電圧の符号を基礎とした極
性である。

先に存在した出力電圧レベルの符号の決定は、好ましく
は、積算増幅器出力に接続し得る比較器回路による。

本発明の他の観点において、演算増幅器回路のための入
力オフセット（ずれ）電圧補償が実行される。本発明の
この観点によると、第１及び第２のコンデンサが増幅器
入力に接続されて、各コンデンサがフィードバックルー
プの増幅器出力又は接地に個々に接続される。手段、好
ましくは、制御されたアナログスイッチ装置の構造体が
、入力２２− 電圧信号レベルを第１のコンデンサに加えて、入力電圧
マイナス増幅器オフセット電圧に等しい電圧をこれに確
立し、且つ第２のコンデンサ上にもオフセット電圧を確
立する。アナログスイッチ装置を使用する回路の再構成
によって、第２のコンデンサに移送されるべき第１のコ
ンデンサの電圧を生成して、これにオフセット電圧を加
算する。

これが、Ｖ”＝　（Ｍｉｎ　Ｖｏｆｆ）＋Ｖｏｆｆ＝Ｖ
ｉｎ　Ｏ補償′亀圧を形成する。この第２のコンデンサ
の複合電圧が、第１のコンデンサに移送されて戻され、
演算増幅器が第１のコンデンサ上の電圧による出力電圧
を生成する。

本発明を実行するための現在わかっている最良の方式、
その実行及び使用の方式を、添付図面を参照した好適具
体例の次の詳細な説明によって、説明する。

■、アルゴリズム　アナログ−ディジタル変換器のため
の動作フローチャート 第１図において、反復アナログ−ディジタル変換器（ｉ
ｔｅｒａｔｉｖｅ　ａｎａｌｏｇ−ｔｏ−ｄｉｇｉｔａ
ｌｃｏｎｖｅｒｔｅｒ）のためのアルゴリズムのフロー
チャートが示される。第１図のフローチャートに示され
ているのはアナログ−ディジタル変換の遂次近似化方法
（ｓｕｃｃｅｓｓｉｖｅ−ａｐｐｒｏｘｉｍａｔｉｏｎ
ｓｃｈｅｍｅ）を遂行する際の基本的動作である。

遂次近似化によるアナログ−ディジタル変換を遂行する
に際し、１つの基本的動作は、先の電圧の２倍である新
らしい電圧が形成され、そして先の電圧のサイン（十又
は−）に依存して基準電圧を加えたり引いたりするアナ
ログ処理ファンクションである。アルゴリズムにおける
他の基本的動作は、それがゼロより大きいか又はＯに等
しいかどうかを決定するために新しい電圧を比較し、そ
して比較の結果に依存してバイナリディジット値出力を
発生することである。Ｎ−ビットＡ／Ｄ変換器に対して
は、アナログ処理及び比較器ファンクションはＮ回繰返
される。

述べた如く、アルゴリズムにおけるアナログ処理動作は
先の出力電圧の２倍である電圧を発生することを含む。

この動作は本明細書中では゛２倍″ファンクションじｔ
ｉｍｅｓ　ｔｗｏ”　ｆｕｎｃｔｉｏｎ）と呼ぶ。

第１図のフローチャートにおいては、変換は記号゛ｖ　
ｔ　ｎＩＩにより表わされた入力電圧についてである。

第１の動作はＶｌｎのサンプリングである。

サンプル（サンプルＶ　ｉ　ｎ　）が得られると、Ｖｉ
ｎがゼロより大きいか又はゼロに等しいかどうかを決定
するだめに比較がなされる。もし比較が入力電圧が正で
ある（即ち、答えはイエス（ＹＥＳ）である）ことを示
すならばビットρはロジック１　（ＢＩ；ｉ３２５− ＝１）としてセットされる。更に、Ｖｉｎのアナログ処
理は、２倍Ｖ　ｉ　ｎマイナスＶＲと各付けられた基準
電圧、に等しい電圧Ｖ１を発生させることを引き受ける
。他方もしＶｉｎが負電圧である（即ち比較の結果はノ
ー（ＮＯ）である）ならばビットψはロジック０として
確立され、そしてＶｉｎのアナログ処理は２倍Ｖｔｎ十
基準電圧ＶＲに等しい新らしい電圧■、を形成すること
を引き受ける。

適当なアナログ処理の後、新らしい電圧Ｖ、の比較がな
される。処理は電圧ＶＮ’−１が最後のバイナリディジ
ット（即ちビットＢＮ−１）に分解される（ｒ６ｓｏｌ
ｖｅｄ）まで続けられる。次いでアルゴリズムは新らし
い入力電圧サンプルが得られることを指令することによ
り始めからやりなおす。

第１し１のフローチャートから、それに従ってアルゴリ
ズムアナログ−ディジタル変換器装置を具現するために
、電圧レベルをバイナリディジット２６一 値に分解する（　ｒｅｓｏｌｖｉｎｇ）ため及びそれを
指示する出力信号を与えるだめの手段が設けられなけれ
ばならないことが観察されるであろう。更に、“２倍″
ファンクションを達成するため及び基準′電圧を加え又
は減じるための手段を設けなければならない。電圧レベ
ルをバイナリディジット値に分解するための手段は比較
器回路によって容易に具現される。本発明に従えば、″
′２倍″ファンクションは先の電圧レベルＶをそれ自身
に加えて２■の電圧レベルを与えることにより実現され
る。

即ち、２倍ファンクションは１＋１加算をすることを含
む。

更に本発明に従えば、先の電圧をそれ自身に繰返して加
えるプロセスは、先の電圧レベルを記憶する（ｓｔｏｒ
ｉｎｇ）ｉ＋めの手段と糾合わせてリサイリング積分器
（ｒｅｃｙｃｌｉｎｇ　ｉｎｔｅｇｒａｔｏｒ）　によ
シ達成される。リサイクリング積分器においては、先の
電圧レベルＶ［Ｎ−Ｘ）はコンデンサ上に確立される。

同一の電圧が電圧レベル記憶手段（ｓｔｏｒｉｎｇ　ｍ
ｅａｎｓ）　ＫＪ：　Ｖ）確立されそしてｍ持される。

記憶された値は次いで積分器に移送される。′２倍”電
圧が積分器上に確立された状態で、基準電圧は正又は負
の電圧を更に積分することによってその電圧に加えられ
又はその電圧から減じられる。新しい電圧Ｖ（Ｎ−Ｘ＋
１）はバイナリディジット値に分解され、次いでリサイ
クリング積分器における処理の目的で“先の”電圧レベ
ルになって、次の新らしい電圧Ｖ（Ｎ−Ｘ＋２）を形成
する。

■　リサイクリング単位利得バッファ（ｉｌｅｃｙ−ｃ
ｌｉｎｇ　［Ｊｎｉｔｙ　Ｑａｉｎ　Ｊ３ｕｆｆｅｒ）
リサイクリング積分器ファンクションは好ましくは第２
図に図示されたリサイクリング単位利得バッファ回路（
ｒｅｃｙｃｌｉｎｇ　ｕｎｉｔ　ｇａｉｎ　ｂｕｆｆｅ
ｒｃｉｒｃｕ目）を使用して具現される。この回路の理
解は第７図及び１０図に図示されたアナログ−ディジタ
ル変換器回路の説明を容易にする。

笛２図を参照すると、第２図に図示された回路は演算増
幅器１００を含まれる。演算増幅器１００の非反転入力
（ｎｏｎ−ｉｎｖｅｒｔｉｎｇ　１ｎｐｕｔ）は接地さ
れる。反転入力と出力との間に接続されているのけコン
デンサ及びスイッチの配列である。第２図に示された如
く、入力電圧ＶｉｎはスイッチＳ１を介して前記回路に
カップリングされる。

第３図に示されたタイミング線図は第２図のリサイクリ
ング単位利得バッファ回路の動作の１つのシーケンスを
示す。第４．５．６図においては、動作ノ種々の段階に
おいてバッフ７回路の構成に相当する回路が示される。

第２図乃至６図を考察すると、リサイクリング単位利得
バッファ回路の動作は、スイッチＳ１が２９− 閉じられて入力電圧をコンデンサＣＩＫ印加している状
態で進行する。同時に、スイッチＳ５及びＳ６は閉じら
れる。これは第４図に示された回路を構成する。スイッ
チＳ５が閉じているという理由で、コンデンサＣ２は演
算増幅器のオフセット電圧にチャージされる。

スイッチ付きコンデンサ回路（Ｂｗｉ　ｔｃｈｅｄ　−
ｃａｐａｃｉｔｏｒ　ｃｉｒｃｕｉｔ）においては、チ
ャージの保存が基礎的原理である。従って８１が開いて
後の第４図の回路の全チャージは式 ％式％（） （式中演算増幅器１００出力電圧Ｖ。＝ＤＣ，開ループ
利得でありそしてＶ。ｆｆは演算増幅器オフセット電圧
である） によシ得られる。

動作の次の段階においては、スイッチ８１、Ｓ５３０− 及びＳ６が開かれると、スイッチＳ３及びＳ４は閉じら
れる。これは第５図に示された回路を構成する。この構
成においては、コンデンサＣ１上のチャージはコンデン
サＣ２に移送される。

この点で回路における全チャージは、式％式％（） ） により与えられる。

電荷保存の法則に従って、Ｑｔ　４＝Ｑｔ　ｓである。

故に、式（１）及び（２）を装置し、代数操作により変
形すると下記式（３）が得られる。

れる。

もしＣＩ″：′Ｃ２であるならば、下記式が（４）から
導かれる。

もしＡがｉ　ｏ　ｏ　ｏ、又はそれより大きいオーダで
あるならば、式（５）は によシ得られるものと見なすことができる。

動作の次の状態においてはスイッチＳ２及びＳ５は閉じ
られて、第６図に示された如き回路を構成する。この回
路配列においては、コンデンサＣ２上の電圧はコンデン
サＣＩＫ移送して戻される。

コンデンサＣ１上の電圧、従って出力電圧Ｖ　は下記式 によシ与えられる。

故に、コンデンサ比（ｃａｐａｃｉｔｏｒ　ｒａｔｉｏ
ｓ）はりサイクリングプロセスによシ約すれ（ｃａｎｃ
ｅｌ）、これはもとの入力電圧に等しい出力電圧を残す
。

更に、演算増幅器１００のオフセット電圧に対する補償
（ｃｏｍｐｅｎｓａｔｉｏｎ）がなされている。故に第
２図に示された回路により入力電圧に印加された完全な
単位利得（ｐｅｒｆｅｃｔ　ｕｎｉｔｙ　ｇａｉｎ）が
与えられる。

Ｌ　スイッチ付きコンデンサＡ／Ｄｉ換器装置嬉７図を
参照すると、第１図にフローチャート３３− −１６゜ で示されたアルゴリズムに従って動作するアナログ−デ
ィジタル変換器を具現するための回路機構が示される。

更に、Ａ／Ｄ変換器は先の電圧をそれ自体に加える、本
発明の′２倍”ファンクション観点を具体化する。更に
、第７図に示された装置はリサイクリング積分器として
第２図のリサイクリング単位利得バッファ回路を使用す
る。

第７図においては、入力電圧源は手段２０２によってア
クセスされて入力電圧サンプルを与える。

入力電圧源はサンプルホールド回路（ｓａｍｐｌｅ−ａ
ｎｄ−ｈｏｌｄ　ｃｉｒｃｕｉｔ）であることができ又
は、連続的アナログ信号を搬送する（ｃａｒｒｙｉｎｇ
）導体であることができ石。スイッチＳ１は入力電圧源
信号を導体２０４にカップリングさせ（ｃｏｕｐｌｅｓ
）、それはリサイクリング積分器（ｒｅｃｙｃｌｉｎｇ
ｉｎｔｅｇｒａｔｏｒ）　２０６への入力として作用す
る。

リサイクリング積分器は、演算増幅器２１０、コ３４− （− ンデンサＣ１及びＣ２、スイッチＳ４、Ｓ５、Ｓ６、Ｓ
７、Ｓ８を含む。リサイクリング積分器２０６の出力は
、それぞれ導体２０７及び２０９を通って比較器２０８
及び遅延回路２１０に印加される。

Ａ／Ｄ変換器２００は十又は−極性の基準′電圧レベル
ＶＲを与える手段を更に含む。基準電圧源２１２は基準
電圧をコンデンサＣ４に選択的にカップリングするスイ
ッチを含む。更にファンクションブロック２１２けコン
デンサＣ４を接地電位に選択的に接続するだめのスイッ
チＳ３を含む。

第８図を参照すると、アナログ−ディジタル変換を実現
するために第７図の回路機構を動作するのに必要なスイ
ッチ作動を示すタイミングダイアグラムが示される。第
９図を参照すると、スイッチ作動信号を発生するための
ディジタルロジック回路機構が線図で示されている。

第７図及び第８図を考察すると、Ａ／Ｄｉ換器２００の
動作にお−ては、スイッチＳ１は閉じられて入力電圧サ
ンプルをリサイクリング積分器２０６に与える。第８図
のタイミングダイアグラムで示された通り、スイッチＳ
１が閉じているときは、スイッチＳ７及びＳ８も閉じて
いる。これはコンデンサＣ１を入力電圧マイナス演算増
幅器２１０のオフセット電圧に等しい電圧レベルにチャ
ージせしめる。コンデンサＣ２はオフセット電圧レベル
にチャージされる。次にスイッチｓ５及びＳ６は閉じら
れそして他のすべては開かれる。

この結果コンデンサＣ１の電圧はコンデンサｃ２に移行
される。動作の次のステップにおいて、演算増幅器２１
０の入力におけるオフセット電圧をリフレッシュするた
めに８８のみが閉じられる。

次いでスイッチＳ４及びＳ７が閉じられてコンデンサＣ
２の電圧をコンデンサＣ１に送シ戻す。演算増幅器２１
０からライン２０７を逼って比較器２０８に利用できる
及びライン２０９を通って遅延回路２１０に利用できる
出力電圧は完全な単位利得（ｐｅｒｆｅｃｔ　ｕｎｉｔ
ｙ　ｇａｉｎ）増幅された入力′電圧である。史に該電
圧はコンデンサ比及び演算増幅器オフセット電圧（ｏｐ
−ａｍｐ　ｏｆｆｓｅｔｖｏｉｔａｇｅ）とは荊関係で
ある。

演軽増幅器２１０の出力において利用できる電圧は次い
で連焼回路２１０に記憶される（ｓｔｏｒｅｄ）。

卯、７図に示された遅延回路２１０は、スイッチＳ９、
記憶コンデンサ（ｓｔｏｒａｇｅ　ｃａｐａｃｉｔｏｒ
）Ｃ３，Ｍび緩衝増幅器２１３より成るサンプルホール
ド回路である。電圧はスイッチＳ９の閉によりサンプル
ホールド回路に記憶され、演舞＃１幅器出力電圧をＣ３
に置く。サンプルホールド遅延回路に記憶された電圧は
スイッチＳＩＯにより及び導体２１１を通ってリサイク
リング積分器回路の導３７− ＡＩ 体２０４に選択的に利用６ｆ能とされる。

演算増幅器１００の出力電圧は更にスイッチＳｌｌの閉
により比較器２０８に印加され、これは該電圧をコンデ
ンサＣ５に置く。第８図のタイミングダイアグラムに示
された通り、比較器２０８のスイッチＳ１１が開いて後
、スイッチＳ１２及びＳ１３は閉じられる。これは演算
増幅器２１５を比較器として構成する。コンデンサＣ５
に記憶された電圧は大地電位と比較されてその電圧が正
であるか又は負であるかと決定する。ロジック１又はロ
ジック０として示される比較の結果は導体。

２１６を通ってフリップフロップ２１８に利用可能とさ
れる。フリップフロップ２１８のクロック入力釦印加さ
れた適切にタイミングされたビットクロックパルスＢＣ
は比較のビット値（ｂｉｔｖａｌｕ６）を記憶する。フ
リップフロップ２１８のＱ及びＱ出力から利用可能なの
は信号Ｃ及びＣで３８− めり、これらｔま第９図に示さ扛た論理回路′４洩構に
おいて使用される。比較器２０８の出力は、更に、導体
２１７全Ｊつて、ビット値決矩を記憶するためのシフト
レジスタ又は他の手段２１９〔ビット記憶（ｂｉｔ　５
ｔｏｒｅ））へのエントリーに対して利用可能とされる
。

同時に比較器２０８は動作中にあす、リサイクリング積
分器のスイッチＳ７及びＳ８は再び閉じられる。これら
２つのスイッチの閉の結果キャパシタＣ１の電圧は演算
増幅器オフセット電圧により減じられる。七［７てコン
デンサＣ２はオフセット電圧レベルにチャージされる。

タイミングダイアダラムに示された如きスイッチＳ５及
びＳ６のその後の閉はコンデンサＣ１の電圧にコンデン
サＣ２に移行七仁しめる。スイッチＳ８は閉じられてオ
フ七ット亜圧をリフレッシュする。同時に、遅延回路２
１０のスイッチＳ１０は閉じられる。この結果コンデン
サＣ１はコンデンサＣ３に記憶された（ｓｔｏｒｅｄ）
　電圧レベルまでのチャージを積の電圧をＣ１に移行す
る。これは、もちろん先の電圧の２倍であるＣ１の電圧
をもたらす。先の電圧はｖｉｎに等しかったのであるか
ら、　コンデンサＣ１の新たな電圧は２Ｖｉｎである。

従って″′２倍″ファンクション（”ｔｉｍｅｓ　ｔｗ
ｏ”ｆｕｎｃｔｉｏｎ）が達成されたのである。

二連デジット値への先の電圧の比較器２０８のりゾリュ
ーション（ｒｅｓｏｌｕｔｉｎｎ）を基礎として、第１
図にフローチャートで示した遂次近似化アルゴリズムに
よって更に必要なものとして、基準電圧を、コンデンサ
Ｃ１の「新」電圧に加算又はこれから減算しなければな
らない。リサイクリング積分器からの先の電圧出力が正
であったとすると、比較器２０８の出力はロジック１に
なる。従って基準電圧Ｖｌ（は、コンデンサＣ１の″２
倍″電圧から減算しなければならない。

ＶＲの加算又は減算は、スイッチＳ２及びＳ３の切換開
閉のシーケンスによって制御される。Ｃ１の電圧からＶ
Ｒを減算するために、スイッチＳ３はまず閉じられる。

同時にスイッチＳ８が閉じられる。これがコンデンサＣ
４をクリアする。その後、Ｓ３が開けられ、スイッチＳ
２が閉じられる。これが、２ＶｉｎからＶＲを減算する
コンデンサＣ１に積分された負の基準電圧を結果として
生ぜしめる。

コンデンサＣ１の″２倍″電圧に基準電圧を加算するた
めに、スイッチＳ２及びＳ３の切換開閉のシーケンスが
逆にされる。即ち、スイッチＳ２がまず閉じられて、基
準電圧レベルにコンデンサＣ４を充電する。続いて、ス
イッチＳ３が閉じら４１− れる。これによって、コンデンサＣ１に移送されるコン
デンサＣ４の正の基準電圧が結果として生ずる。有効に
、基準電圧は、コンデンサＣ１の″′２倍″倍圧電圧算
される。

コンデンサＣ１の電圧は、次いで、比較器２０８及び遅
延回路２０９に加えられ、次のビット決定のために、こ
れが、リサイクリング積分器２０６内ｐでの゛２倍″処
理を受ける先の電圧になる。

上記検討が、２ビツトのみ、最も重要なビット（ＭＳＢ
）及び次の下方順序ビットのりゾリューションによるＡ
／Ｄ変換器装置２００の作動を行なう。アナログ処理及
び比較作動が、分解すべき最後のビットが得られるまで
くシ返し続けられる。

その後、スイッチＳ１が作動せしめられて、変換のため
新たな入力電圧サンプルを生せしめる。また、第８図に
示したスイッチＳ２及びＳ３の閉止パターン局ｔ゛、出
力ビットＢφ乃至Ｂ３のシーケンス４２− が”１０１０　”である作動を表わしている。

第９図を参照すると、第７図にて使用するための、必要
なスイッチ作動信号を生成するためのデジタルロジック
を示している。示した如（、ＭＣＬＫで示されたマスタ
ークロック信号が、参照番号２３０．２４０．２５０．
２６０．２７０及び２８０で示されたクリップフロップ
の絹に加えられる。フリップフロップ２３０及び２４０
の出力ＮＡＮＤ　ゲート２３２．２３４．２３６及び２
：う８に加えられるｒｌこれらのゲートへの付加的な入
力が、抵抗２４１及びコンデンサ２４３のＲＣ調時回路
を利用する調時ワンショット装置として形成されるＯＲ
ゲート２４２の出力である。ＮＡＮＤゲートの出力が非
重複クロック信号Ｔ、　、Ｔ、　、Ｔ３及びＴ４を提供
する。加えて、フリップフロップ２４０のＱ出力が、第
７図のフリップフロップ２１８に加えられるピットクロ
ック信号を提供する。フリップフロップ２５０．２６０
及び２８０の出力がＮＯＲゲート２９０の入力として加
えられてロード（Ｌｏａｄ）信号を生成する。インバー
タ２９２が：　ＮＯＲゲート２９０の出力を反転せしめ
て、反転ロード（Ｌｏａｄ）信号を提供する。

種々のＴクロック信号、Ｌｏａｄ及びし几１信号が、入
力信号として、散多くのゲートを備えたロジックに加え
られて、スイッチ作動信号を生成する。

ＮＯＲゲート３００がスイッチ８１作動信号を生成する
。インバータ３０２が、スイッチｓ５、Ｓ６、Ｓ１２及
びＳ１３のための作動信号を生成する。インバータ３０
４がスイッチ作動信号をＳ４、Ｓ７、Ｓ９及び８１１に
提供する。ＮＯＲゲー）３０６がスイッチＳ８作動信号
を提供する。

更に、インバータによる反転の後、ＮＯＲゲート３０６
の信号の出力が、入力としてＮＯＲゲート３１０に加え
られて、スイッチＳ１０作動信号を提供する。ＮＯＲゲ
ート３１４．３１６．３１８．３２０．３２２．３２４
．３２６及び３２８を備えたロッジツクがスイッチＳ２
及びＳ３のための作動信号を提供する。注意すべきこと
は、第７図の７リツプフロツプ２１８からの信号Ｃ及び
Ｃが入力としてＮＯＲゲー）３１４．３１６．３２２及
び３２４に加えられることである。

＋Ｖ、Ｖサイクリング単位利得バッファー遅延回路を利
用する切換コンデンサＡ／Ｄ変換器装置 第７図の装置の遅延回路２１０を慢性するサンプルホー
ルド回路が、演算増幅器２１３０重要ずれ電圧を有する
。ずれ（オフセット）電圧の影替は、゛デッドバンド（
ｄｅａｄ　ｂｉｎｄ）”がＡ／Ｄ変換器装置の移送関数
に生せしめられることである。

デッドバンドが、アナロクデジタル変換器内のダイナミ
ックレンジを制限する非線型ゆがみを生ぜ４５− しめる。デッドバンドを取り除くために、遅延関数が、
前記したリサイクリング単位利得バッファー回路を使用
することで、満足される。

リサイクリング単位利得バッファー回路は、リサイクル
し、従って遅延し１つ記憶するので、遅延回路として作
動し、その電圧レベルは先のピットリゾリュージョンに
使用される。遅延回路としてリサイクリング単位利得バ
ッファ回路を利用するＡ／Ｄ変換器装Ｗ４００が第１０
図に示されている。サンプルホールド回路のためのリサ
イクリング単位利得バッファー回路の代用以外、装置４
００は第７図の装置２００と同一である。

第１１図には、第１０図に示したＡ／Ｄ変換器装置のた
めの調時ダイアグラムが示されている。

第１２図に、デジタルロジック回路が、調時ダイアグラ
ムに示されたスイッチ作動信号を生成するものとして示
されている。

４６− 第１１図の調時夕゛イアグラムによって示されている如
く、Ａ／Ｄ装置４００の全作動は、第７図の装置１２０
０のものと同じである。従って、遅延回路４１０の作動
のみ記述することが必要である。

遅延回路４１０の作動け、比較器４０８のりゾリューシ
ョンのための新たな電圧が、リサイクリング単位利得積
分器４０６から利用可能になった時に、開始する。新た
な電圧は、導体４０９を越えて且つスイッチＳ９の閉に
よって遅延回路４１０に利用可能にする。調時ダイアグ
ラムに示した如く、スイッチＳ１７及び８１８の閉は、
スイッチＳ９の閉と同時に発生する。これが、積分器４
０６の出力電圧マイナスコンデンサＣ３に記憶された演
算増幅器４１３のずれ電圧を、生せしめる。更に、演算
増１ｖ、１器ずれ電圧がコンデンサＣ６に記憶される。

次に、スイッチＳ１５及びＳ１６が閉じられる。ぞの結
果、コンデンサＣ３の電圧がコンデンサＣ６に移送され
る。コンデンサＣ３及びＣ６の値は同一である。従って
、増大コンデンサ率は１である。更に、演算増幅器ずれ
電圧が０６に記憶されているので、これによって、補償
が行なわれる。コンデンサＣ６に次いで確立された電圧
は、積分器４０６からの出力であった電圧に正確に等し
い。回路４１０の作動が続き、スイッチＳ１４．８１７
及びＳＩＯが閉じられる。スイッチＳ１４及びＳ１７の
閉が、コンデンサＣ３に移送すべきコンデンサＣ６の電
圧を生せしめる。スイッチＳＩＯの閉が、導体４１１を
越える遅延回。

路４１０からの出力である電圧を結果として生せしめて
、これが電圧を積分器４０６内の導体４０４に加える。

次いで、遅延回路の作動が、スイッチＳ９及び８１８の
閉及びスイッチＳ１７の引き続く閉で、再び開始する。

次に、第１２図を参照して説明すると、第１０図に示し
た回路に使用するスイッチ作動信号を生成するロジック
回路がＭＣＬＫで示しだマスタクロック信号で作動せし
められる。このクロック信号は、ＭＣＬＫを分割するた
めの一連の装置に加えられる。これらの装置は、デバイ
ドーパイー１６装置４３０、デバイドーパイー６装置４
３２、デバイドーパイー２装ｗ４３４を含む。装置４３
０の出力はクロック入力としてフリップフロップ４４０
．４４２．４４４及び４４６に加えられる。

これらのフリップフロップ装置へのＤ入力は、ＮＡＮＤ
ゲート４５０．４５２．４５４及び４５６から得られる
。これらのゲートへの入力は装置４３２及び４３４のＱ
及びＱ出力から得られる。

φ１、φ２、φ３及びφ４で示された非重複クロックは
ＮＯＲゲート４６０．４６２．４６４及び４６６から得
られる。φ１クロックは直接的使用されて、スイッチＳ
Ｉ５及びＳ１６のためのス４９− インチ作動信号を提供する。同様に、φ２クロックは、
スイッチＳ５及びＳ６を作動させるために直接使用され
る。φ３クロックはスイッチ８１２、Ｓ１３及び８１４
を作動させる。φ４クロックは、スイッチＳ４、Ｓ７、
Ｓ９、Ｓ１１及びＳ１８のだめの作動信号を提供する。

スイッチＳ１のための作動信号は、φ１クロック及びＳ
Ｔで示された作動開始パルスを受け取るＡＮＤゲート４
７０から得られる。開始パルスは外部で発生ぜしめられ
る。スイッチＳＩＯのための作動信号は、ＡＮＤゲート
４７２によって、φ３クロックの入力信号及びインバー
タ４７４の出力から生成される。スイッチＳ８の作動信
号はＯＲゲート４７６によって生ぜしめられて、スイッ
チＳ１７のための作動信号はＯＲゲート４７８から得ら
れる。

スイッチＳ２のための作動信号を生成するため５０− に、ＡＮＤゲート４８０及び４８２並びにＯＲゲート４
８４を備え′ｋＡＮＤ１０Ｒロジックが利用される。こ
のロジック回路の出力及び開始パルスＳＴが入力として
ＡＮＤゲート４８６に加えられて、スイッチ８２作動信
号を発生せしめる。スイッチＳ３の作動信号は同様の方
式で生成される。

ＡＮＤｌｏｌもロジックはＡＮＤゲート４９０及び４９
２、ｕｆ２びに（月（ゲート４９４を含む。開始パルス
ＳＴ及びＯＲゲート４９４の出力は入力としてＡＮＤゲ
ート４９６に加えられて、スイッチ８３作動信号を生成
せしめる。

Ｓ２及びＳ３作動信号の発生に使用されるＡＮＤ１０Ｒ
ロジックへの入力は、インバータ（ビット記憶）４１９
の出力によ、つてクロックされるフリップフロップ４１
８から得られるＣ及びＣ信号を含む。フリップフロップ
４１８のＤ入力は、第１０図の比較器４０８からのＣ信
号を受け取る。

フリップフロップ４１８は開始パルスＳＴによってプリ
セットできる。

■、スイッチ付コンデンサＡ／Ｄ変換器装置の他の態様 第７図及び第１０図に示されたＡ／Ｄ変換器装置は、同
時に０１に電圧ｖ（Ｎ−１）及び±ｖＲを積分すること
によって、２Ｖ（Ｎ−、）士鳳のアナログ処理機能を実
行する。Ｃ１が２Ｖ（Ｎ　ｔ）を最初に得て、次いで２
Ｖ（Ｎ〜、）±ｖＲを後に得る可能性がある。これは、
それぞれの導体路における遅延の差による。変換処理に
おける２Ｖ（Ｎ）の最大値は２ＮＲである。リサイクリ
ング積分器の演算増幅器の飽和を防ぐために、２ＶＲは
演算増幅器の線型範囲の半分よシ小さく制限されなけれ
ばならない。第１３図の回路は異なった調時を提供１〜
、従って異なった作動シーケンスを提供し、このため、
Ｃ１は、２Ｖ、ではなく　ｖＲの最大電圧を得る。これ
が、リサイクリング積分器のダイナミックレンジを２倍
にする。第１３図の装置５００の調時は第１４図に示さ
れている。

第１３図の装置も、差異オフセット補償単位利得バッフ
ァー遅延回路５１０を用いる。この回路は、単一のコン
デンサＣ３並びにスイッチｓ９、Ｓ１４及びＳ１５のみ
を備えている。回路ＳＩＯの作動は、第１４図の調時ダ
イアグラムに従う。

示した如く、リゾリュージョンの新たな電圧がリサイク
リング積分器５０６によって得られるようになった場合
、スイッチＳ９は、スイッチＳ１５と同様に、閉じられ
る。この結果、積分器５０６の出力′重圧マイナスコン
デンサＣ３に記憶された演算増幅器５１３のオフセット
電圧を結果として生ぜしめる。コンデンサＣ３は、最初
、開始のパルスＳＴの間スイッチＳ１４の閉によって、
記憶された演諒増幅器電圧を有する。従って、Ｃ３は実
際上リサイクリング積分器出力電圧のみを有す５３− る。次に、スイッチＳ１４は閉じられて、３期間（即ち
、期間φ２、φ３及びφ４）の間、閉じられたままにさ
れる。スイッチＳＩＯは、Ｓ１４が閉じられる中間の期
間の開閉じられ、これによって、Ｃ３の電圧を、導体５
１１を越えて積分器５０６内の導体５０４にて得ること
ができるようにする。

第７図及び第１θ図のものと区別できる第１３図の回路
の第３の観点は、基準電圧ＶＲが提供される方式に関す
る。図示した如く、フリップフロップ５１８のＱ出力、
２つの電圧レベルの１つのレベルの固定電圧レベルが導
体５２０を越えて提供される。スイッチＳ２は、これに
接続されたスイッチＳ３も有する、コンデンサＣ４に電
圧を加えることを制御する。スイッチＳ２及びＳ３は、
第１４図に示した方式で交互に閉じられる。好ましくは
、Ｃ４＝、７Ｃ１である。

５４− 非重機クロックφ１、φ２、φ３及びφ４を生ＩＪＹす
るために、第１５図の回路が使用される。この回路６０
０は°゛トグルｔｏｇｇｌｅ）”に接続されたＤ型フリ
ツプフ１′Ｉッグ６０２を含み、これによって、入力ク
ロックＣＬの周波数の半分でＱ及びＱ出力クロツクを生
成する。入力クロックＣＬはインバータ６０４によって
反転せしめられて、ＮＯＲゲート６（１６７び６０８に
加えられる。クロックＣＬはＮ　ＯＲゲート６１０及び
６１２に直接加えられる。フリップフロップ６０２のＱ
及びＱ出力は、ゲート６０８及び６１２並びにゲート６
０６及び６１０にそれぞれ加えられる。各ゲートの出力
は、更に、次のクロック位相を生成するゲートに入力と
して用いられる。

第２図ハキ第１２図に種々示されたアナログ−デジタル
変換器装置、リサイクリング単位利得積分器回路及びリ
サイクリング単位利得バッファー回路は、好ましくは、
スイッチ付コンデンサ技術を用いる集積回路（カスタム
（（：ｕｓｔｏｍ）　又はセミカスタムチップ）で構成
される。例えば、上記した回路は、本件発明者と同一の
発明者でＲａｃａｌ−Ｖａｄｉｃ　Ｉｎｃ名義の米国出
願第４５１，９５２号（１９８２年１２月２１日出願）
に開示されたアンコミツテツド（ｕｎｃｏｍｍｉ　ｔｔ
ｅｄ）スイッチ付コンデンサ回路組込みブロック列を用
いて集現できる。更に、略図に示された種々のスイッチ
は、好ましくは、例えば、周知のＭＯＳ又はＣＭＯＳス
イッチ装置である、アナログスイッチ装置である。

本件発明の上記記述は、説明及び例示のために特に好ま
しい具体例に関するものである。しかし当業者に明らか
な如く、種々の修正及び変更が本発明の本質を離れるこ
となく可能であることは明らかである。そして、特許請
求の範囲に記載された本件発明は、種々の修正変更を含
むことは明らかである。

【図面の簡単な説明】

第１図は、本発明の作動に従った遂次近似化アナログ−
デジタル変換器（ＡＤＣ）の機能アルゴリズムのフロー
チャート。 第２図は、本発明の１つの観点に従ったリサイクリング
単位利得バッファー装置の手段の簡略図。 第３図は、電圧リサイクリング機能を生成するための、
第２図に示した回路のスイッチ作動の調時図。 第４図、第５図及び第６図は、第３シ１の訴、時夕゛イ
アグラムによって規定された種々の作動段階における第
２図のものと等価な回路の図。 第７Ｍは、２倍”アナログ処理がリサイクリング積分器
によって行なわれる、本発明に従うスイッｆ付コンデン
サ・コンジットＡＤＣの一具体例の略図。 ５７− 第８図は、第１図のフローチャートに従うＡＤＣ機能を
提供する、第７図の回路のスイッチ作動を示す調時図。 第９図は、第８図に示されたスイッチ作動信号を生成す
るデジタルロジック回路の略図。 第１０図は、”２倍″アナログ処理がリサイクリング積
分器により且つ遅延機能がリサイクリング単位利得バッ
ファによって生成される、本発明に従うスイッチ付コン
デンサ回路ＡＤＣの第２の具体例の略図。 第１１図は、第１図のフローチャートに従うＡＤＣ関数
を提供する、第７図の回恥のスイッチ作動を示す調時図
。 第１２図は、第８図に示したスイッチ作動信号を生成ス
るデジタルロジック回路の略図。 第１３図は、リサイクリング積分器のだめの調時が第７
図及び第１０図の回路のためのものから５８− 変えられ肚つ異なったオフセット補償単位利得回路が遅
延機能を提供するために使用される、本発明に従うスイ
ッチ刊コンデンサＡＤＣの第３の具体例の略図。 第１４図は、第１図のフローチャートに従うＡＩ）Ｃ機
能を提供するだめの、第１３図の回路のスイッチ作り助
を示す調時図。 第１５図は、第１４図のスイッチ調時及び作動信号を生
成するのに使用される、非重初４位相クロックφ１、φ
２、φ３及びφ４を提供するデジタルロジック回路の略
図。 １００・・・演算増幅器 ２００・・・Ａ／Ｄ変換器 ２０６・・・リサイクリング積分器 ２０８・・・比較器 ２１０・・・遅延回路 ２１２・・・ファンクションブロック ２１３・・・緩衝増幅器 ２１８・・・フリップフロップ 特許出願人　レイカル・データ・コミュニケイションズ
・インコーポレーテツド ＦＩＧ、　２ ＦＩＧ、　３ ＦＩＧ、　５　ＦＩＧ、　６ テンシタル話 　Ｃ ＦＩＧ、７ ＦＩＧ、　８ ＦＩＧ、、９ ＦＩＧ、１３　デ′イジ９ル１１色 ＦＩＧ、１４ ｉｓ 手　続　補　正　書　（方式） ％式％ １、事件の表示 特願昭５９−８８５４７号 ２、発明の名称 ３、補正をする者 事件との関係　特許出願人 住　所　アメリカ合衆国カリフォルニア用９５０３５ミ
ルピタス・マツカーシイブールバード１５２５ 名　称　レイカル◆データ・コミュニケイションズ・イ
ンコーホレーテッド ４、代理人　〒１０７ 住　所　東京都港区赤坂１丁目９番１５号６、補正の対
象 願書の特許出願人の欄、図面、委任状及びその訳文。 ７、補正の内容

Claims (1)

1. 【特許請求の範囲】 １、入力オフセット電圧補償を有する増幅器回路であっ
   て、 入力及び出力を有する演算増幅器、該入力は仮想接地に
   対してオフセット電圧レベルにある、と、該増幅器に接
   続された第１コンデンサ及び第２コンデンサと、大刀電
   圧信号レベルを第１コンデ。 ンサに印加して入力電圧マイナス増幅器オフセット電圧
   に等しい電圧をそれに確立するため及び第２コンデンサ
   上に該オフセット電圧レベルヲ確立するための第１手段
   と、 第２コンデンサに確立されたオフセット電圧に加えられ
   るように第１コンデンサの電圧を第２コンデンサに移送
   せしめるための第２手段と、第２コンデンサの電圧を第
   １コンデンサに移送させるための第３手段とを具備して
   成り、該演算増幅器は、前記入力電圧信号レベルに関数
   的関係があり且つ前記増幅器入力オフセット電圧とは無
   関係である出力電圧レベルを生じるようにした上記増幅
   器回路。 ２、第１コンデンサ及び第２コンデンサは実質的に等し
   いキャパシタンス値を有する特許請求の範囲第１項記載
   の増幅器回路。 ３、演算増幅器入力及び出力間に帰還ループを確立して
   演算増幅器をバッファ増幅器として構成するための手段
   を更に含む特許請求の範囲第１又は２項記載の増幅器回
   路。 ４、前記第１手段は第１コンデンサと入力電圧源との間
   に接続された第１スイツチ装置及び第２コンデンサと接
   地電位との間に接続された第２スイッチ装置ｕとを具備
   し、 前記第２手段は第１コンデンサと接地との間に接続され
   た第３スイツチ装置及び第２コンデンサと増幅器出力と
   の間に接続された第４スイツチ装置を具備し、 前記第３手段は第１コンデンサと増幅器出力との間に接
   続された第５スイツチ装置及び第２コンデンサと接地′
   電位との間に接続された第６スイツチ装置とを具備する
   特許請求の範囲第１又は２項記載の増幅器回路。 ５、先に存在する出力電圧レベルの２倍である電圧出力
   レベルを発生するための装置であって、入力及び出力を
   有し、出力電圧レベルを生成するための積分器回路と、 前記積分器回路入力に接続可能であり、先に存在する出
   力′Ｆｌイ圧レ圧用ベル当する電圧を受け取り且つ記憶
   するだめの第１手段と、 前記積分器回路出力をアクセスして出力電圧レベルを得
   るため及び先に存在する電圧レベルと同じものを記憶す
   るための第２手段と、 該第１手段に記憶された電圧を該積分器回路に移送せし
   めるための第３手段と、 該第２手段の電圧を該積分器回路に移送せしめ、そして
   該第１手段から移送された電圧に加えさせるための第４
   手段とを具備する装置。 ６、先に存在する出力電圧レベルの２倍である出力電圧
   レベルを発生するためのスイッチ付きコンデンサ回路で
   あって、 入力及び出力を有する演算増幅器と、 前記増幅器入力及び出力の間の帰還ループにおいて接続
   可能な積分コンデンサと、 先に存在する増幅器出力電圧レベルに相当する電圧を記
   憶するだめの、該積分コンデンサに接続された記憶コン
   デンサと、 増幅器出力令：アクセスしそして出力電圧レベルを先に
   存在する増幅器出力電圧レベルとして記憶するための手
   段と、 記憶コンデンサの電圧を積分コンデンサに移送せしめる
   ための手段と、 前記電圧記憶手段における電圧を積分コンデンサに移送
   せしめそして前記記憶コンデンサから移送された電圧に
   加えさせるための手段とを具備する、スイッチ利きコン
   デンサ回路。 ７、前記電圧アクセス及び記憶手段が、入力及び出力を
   有するサンプルホールド回路と、サンプルホールド回路
   入力を増幅器を増幅器出力に接続するためのスイッチと
   を特徴する特許請求の範囲第５項記載の回路。 ８、サンプルホールド回路における電圧の移送を引越こ
   すための手段がサンプルホールド回路出力を積分コンデ
   ンサに接続するだめのスイッチ５− 全具備する特許請求の範囲第７項記載の回路。 ９、積分コンデンサ及び記憶コンデンサが等しいキャパ
   シタンス値を有する特許請求の範囲第６項記載の回路。 １０、前記記憶コンデンサ電圧を積分コンデンサに移行
   せしめるだめの手段が、 増幅器帰還ループにおいて積分コンデンサを接続するス
   イッチと、 記憶コンデンサを接地電位に接続するだめのスイッチと
   を具備する特許請求の範囲第６項記載の回路。 １１、先に存在する出力電圧レベルの２倍である出力電
   圧レベルを発生するだめのスイッチ付きコンデンサ回路
   であって、 入力及び出力を有し、出力電圧レベルを生成する演算増
   幅器と、 前記増幅器入力に接続された第１コンデンサと、６− 該増幅器入力に接続されており、先に存在する増幅器出
   力電圧レベルに相当する電圧を記憶するだめの第２コン
   シ１／ザと、 それに印加された電圧レベルを記憶するための手段と、 Ａｔｌ　Ｍ己増幅器人力及び出力の間の帰還ループにお
   いて前記第１コンデンザを接続するための第１スイツチ
   と、 前記第２コンデンサを接地電位に接続するだめの第２ス
   イツチと、 前記電圧レベル記憶手段を前記増幅器出力に接続して、
   増幅器出力電圧レベルを得、そしてそれを先に存在する
   電圧１ノベルとして記憶するための第３スイツチと、 該電圧レベル記憶手段を前記第１コンデンサに接続する
   ための第４スイツチと、 前記のスイッチを制御し７て、 （１）　前記第２コンデンサに記憶された電圧を前記第
   １コンデンサに移送せしめ、 （１１）前記″電圧レベル記憶手段において記憶された
   電圧を前記第１コンデンサに移送せしめそして前記第２
   コンデンサから移送された電圧に加算せしめ ４；Ｏ前記増幅器を前記第１コンデンサの電圧に相当す
   る出力電圧を生成せしめるだめの手段とを具備するスイ
   ッチ付きコンデンサ回路。 １２、該第１及び第２コンデンサが等し７いキャパシタ
   ンス値を有する特許請求の範囲第１１項記載の回路。 １３、入力及び出力を有する演算増幅器積分器回路であ
   って増幅器入力に接続された第１及び第２コンデンサを
   含む演算増幅器積分器回路、該積分器回路は該第１コン
   デンサの電圧に相当する出力電圧レベルを生成する、と
   、 該積分器回路出力′電比レベルをバイナリディジット値
   に分解する（ｒｅｓｏｌｖｉｎｇ）ため及びそれを指示
   する出力信刊を与えるための、該積分器回路出力に接続
   可能な手段と、 前記分解された出力電圧レベルをアクセスしそして記憶
   するだめの、該積分器回路出力に接続可能な手段と、 該第２コンデンサを該増幅器入力及び出力の間の帰還ル
   ープにおいて接続し及び該増幅器入力及び接地の間に該
   第１コンデンサを接続して、該第１コンデンサの電圧を
   該第２コンデンサに移送せ還ループにおいて接続し及び
   該増幅器入力及び接地間に該第２コンデンサを接続して
   該第２コンデンサに記憶された電圧を該第１コンデンサ
   に移送せしめるだめの手段と、 ９− 該出力電圧レベル記憶手段を該積分器回路に接続して、
   それに記憶された電圧を該第１コンデンサに移送せしめ
   そして該第２コンデンサから移送された電圧に加算せし
   めるための手段と、該積分器回路に接続されており、前
   記分解手段（ｒｅｓｏｌｖｉｎｇ　ｍｅａｎｓ）により
   生成されたバイナリディジット値に基づいた選択的に何
   れかの極性である基準電圧レベルを該第２コンデンサ及
   び該出力電圧記憶手段から移送された電圧と共に該第１
   コンデンサ上に置かしめるための手段とを具備するスイ
   ッチ付きコンデンサアナログ−ディジタル変換器。 １４、該分解手段は該出力電圧レベルが正であるか又は
   負であるかどうかを決定するための比較器回路を具備す
   る特許請求の範囲第１３項記載の装置。 １５、該記ｔは手段がサンプルホールド回路を具１０− ＤＩする％許請求の範囲第１３項記載の装置。 １６４　該第１及び第２コンデンサは等しいキャパシタ
   ンス値を有する特許請求の範囲第１３項記載の装置。 １７、基準′醒圧を該第１コンデンサ上に置くだめの手
   段が基準電圧源にカップリングされた第１スイツチと、
   接地電位にカップリングされた第２スイツチとを具備し
   、 前記スイッチは共通回路節に接続されていて核部を基準
   電圧源及び接地に交互に接続するようになっており、更
   に前記手段が、 該回路節と前記積分器回路入力との間に接続されたコン
   デンサと、 前記バイナリディジット値に応答し、所定のシーケンス
   において前ｉ］コスイッチを閉じて正又は負の基準電圧
   を前記第１コンデンサへ積分せしめるだめの手段とを具
   備する特許請求の範囲第１３項記載の装置。 １８、入力及び出力を有する演算増幅器と、前記増幅器
   入力に接続された第１コンデンサと、該増幅器入力に接
   続された第２コンデンサ、該第２コンデンサは該第１コ
   ンデンサに等しいキャパシタンス値を有する、と、 該第１コンデンサに接続されており、表示的ディジタル
   飴（ｒｅｐｒｅｓｅｎｔａｔｉｖｅ　ｄｉｇｉｔａｌｗ
   ｏｒｄ）　に変挨されるべきアナログ入力電圧をそれに
   印加するだめの第１スイツチと、 該第１コンデンサを前記増幅器入力及び出力の間の帰還
   ループにおいて接続するための第２スイツチと、 ＃’ｔ’Ｊ１コンデンサの他のリードを接地するための
   第３スイツチと、 前記増幅器入力及び出力の間の帰還ループにおいて該第
   ２コンデンサを接続するための第４スイツチと、 該第２二１ンデンザの池のリードを接地するための第５
   スイツチと、 該増幅器出力に接続可能な比較器であって、該増ｌｌｖ
   、ｉ器出力において利用Ｊ能な前記電圧レベルを処珪し
   ２て極性を決定するため、及びその決定を指示するバイ
   ナリディジット値の出力信号を生成するだめの比較器と
   、 該１冑幅器出力に接続可能であって、前記比較器により
   受け取られた前記増幅器出力電圧レベルをアクセスしそ
   して記憶するための手段と、前記電圧記憶手段を該第１
   コンデンサに接続するだめの第６スイツチと、 該増幅器入力に接続されており、前記比較器決定の結果
   に基づいた週択的に何れかの極性である基準電圧レベル
   を該第１コンデンサ上に積分せしめるだめの手段と、 １３− Ｎｉｐのシーケンスにおいて前記スイッチを作動させて
   、 （ａ）　該第１コンデンサの電圧に相当する増幅器出力
   電圧レベルを前記比較器によシ処理せしめそして前記記
   憶手段によシ記憶せしめ、 （ｈ）　該第１コンデンサの電圧を該第２コンデンサに
   移送せしめそしてそれに記憶せしめ、（Ｃ）　前記記憶
   手段により記憶された電圧を該第１コンデンサに移送せ
   しめ、 （ｄ）　該第２コンデンサに記憶された電圧を該第１コ
   ンデンサに移送せしめそして該記憶手段からの電圧に加
   算せしめ、 （ｅ）　基準電圧を該嬉１コンデンサへ積分せしめるだ
   めの手段とを具備する、スイッチ付きコンデンサアナロ
   グ−ディジタル変換器。 １９、前記スイッチ作動手段が、スイッチ作動のシーケ
   ンスを、アナログ入力電圧が該第１コ１４− ンデンサに印加されて後Ｎ−１回（式中Ｎは該アナログ
   入力電圧が変換されるディジタル語におけるバイナリデ
   ィジットの数である）繰返えさせる特許請求の範囲第１
   ８項記載の装置。 ２０、該電圧記憶手段が、 入力及び出力を有する第２演算増幅器と、上記増幅器入
   力に接続されそして該第２増幅器入力及び出力間の帰憚
   ルーズにおいて個々に接続可能である、等しいキャパシ
   タンス値を有する第３及び第４コンデンサと、 前記第１演算増幅器の出力を上記第３コンデンサに接続
   して出力電圧レベルをそれに印加するためのスイッチと
   、 該第３コンデンサの電圧を該第４コンデンサに移送せし
   めるための手段と、 該第４コンデンサに記憶された電圧を該第３コンデンサ
   に移送せしめそして前記第２増幅器の出力において利用
   可能とするための手段とを特徴する特許請求の範囲第１
   ３又は１８項記載の装置。 ２１、（ａ）　Ｎバイナリディジットのディジタル語に
   陵換されるべき入力アナログ電圧をサンプリングし、 （ｈ）　得られた電圧サンプルを第１コンデンサに記憶
   し、 （ｃ）　骸第１コンデンサの電圧に相当する出力電圧を
   生成し、 （ｄ）　該出力信号の極性を決定しそしてそれを指示す
   るバイナリ信号を生成し、 （ｅ）　前記出力電圧を記憶し、 （ｆ）　該第１コンデンサの電圧を第２コンデンサに移
   送し、 （ｇ）　前記記憶された出力電圧を該第１コンデンサに
   移送し、 （ｈ）　該第２コンデンサの電圧を該第１コンデンサに
   移送して該電圧をそれに加え、 １）　該バイナリ信号の値に依存する極性の基準電圧を
   該第１コンデンサへ積分せしめ、そして（ｊ）　ステッ
   プ（Ｃ）乃芋０）をＮ−１回繰返えすステップより成る
   アナログ−ディジタル変換の方法。 ２２、先に存在する電圧の２倍である電圧を発生する方
   法であって、 第１コンデンサに電圧を確立し、 該第１コンデンサの電圧に相当する出力電圧を生成１〜
   、 該出力電圧を記憶ｊ２、 該第１コンデンサの電圧を第２コンデンサに移送し、 前記記憶された出力電圧を該第１コンデンサに移送し、 該第２コンデンサの電圧を該第１コンデンサに移送して
   該電圧をそれに加えるステップより成る１７一 方法。