JP2585578B2 - Ａｄ変換器 - Google Patents
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
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- H03M1/365—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider the voltage divider being a single resistor string
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- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、信号変換回路に関し、特に、並列形高速AD
変換器（以下ADCと略称）として使用するのに適したも
のである。
変換器（以下ADCと略称）として使用するのに適したも
のである。
一般に、並列形ADCは、第６図に示すようにｎを出力
ビツト数とすれば、（2n−１）レベルに分圧された参照
電圧Vjのそれぞれとアナログ入力電圧VINを比較する（2
n−１）（オーバーフローを含む場合は2n個）の比較器1
0から成る比較器群１と、これらの比較器からの出力パ
ターンを２進符号に変換する符号変換回路２から成る。
また比較器10は、参照番号Vjと入力信号を比較する部分
11と排他的OR回路12から成る。これらの比較する部分11
の出力は、参照電圧Vjが入力電圧VINより低いところで
は全て高電圧（以下“H"と表示）となり、その逆のとこ
ろではすべて低電位となる。隣接するレベルの参照電圧
を受ける１対の比較器の比較部分11の出力は、排他的OR
回路により一致性が検査される。したがつて、一連の比
較部分11の出力が“L"から“H"に変わる位置に対応する
排他的OR回路12のみが“H"の出力を生じ、他はすべて
“L"を生じる。すなわち、この“H"出力を発生する排他
的OR回路は、入力電圧VINのレベルに対応する。この出
力は符号変換回路２に供給されるが、この出力が対応す
る２進符号の各ビツト線に接続し、ワイヤードORをとる
ことにより符号変換回路２は構成されている。
ビツト数とすれば、（2n−１）レベルに分圧された参照
電圧Vjのそれぞれとアナログ入力電圧VINを比較する（2
n−１）（オーバーフローを含む場合は2n個）の比較器1
0から成る比較器群１と、これらの比較器からの出力パ
ターンを２進符号に変換する符号変換回路２から成る。
また比較器10は、参照番号Vjと入力信号を比較する部分
11と排他的OR回路12から成る。これらの比較する部分11
の出力は、参照電圧Vjが入力電圧VINより低いところで
は全て高電圧（以下“H"と表示）となり、その逆のとこ
ろではすべて低電位となる。隣接するレベルの参照電圧
を受ける１対の比較器の比較部分11の出力は、排他的OR
回路により一致性が検査される。したがつて、一連の比
較部分11の出力が“L"から“H"に変わる位置に対応する
排他的OR回路12のみが“H"の出力を生じ、他はすべて
“L"を生じる。すなわち、この“H"出力を発生する排他
的OR回路は、入力電圧VINのレベルに対応する。この出
力は符号変換回路２に供給されるが、この出力が対応す
る２進符号の各ビツト線に接続し、ワイヤードORをとる
ことにより符号変換回路２は構成されている。
上述した構成によるADCでは、比較器の比較部11はラ
ツチングコンパレータが使用されるが、高速に変化する
入力信号が入力したとき、入力信号が各比較器に到達す
るまでの時間のずれや、ラツチングコンパレータへのク
ロツク信号の時間的ずれにより、本来ただ一つの比較器
の排他的OR回路の出力が“H"となるものが、２つ以上の
排他的OR回路出力が“H"となることがある。符号変換回
路でORをとつているために、この場合デイジタル出力は
全く別の値となり、いわゆるビツト欠を生じる。これは
特に上位ビツトの切り換り点で大きなビツト欠となる。
例えば２進符号で“0111…11"となるところが、これの
次の値を示す比較器出力も“H"となるとデイジタル出力
は“0111…11"と“100…00"のORをとって“111…11"と
なり、フルスケールの２分の１の大きな誤差が生じるこ
とになる。
ツチングコンパレータが使用されるが、高速に変化する
入力信号が入力したとき、入力信号が各比較器に到達す
るまでの時間のずれや、ラツチングコンパレータへのク
ロツク信号の時間的ずれにより、本来ただ一つの比較器
の排他的OR回路の出力が“H"となるものが、２つ以上の
排他的OR回路出力が“H"となることがある。符号変換回
路でORをとつているために、この場合デイジタル出力は
全く別の値となり、いわゆるビツト欠を生じる。これは
特に上位ビツトの切り換り点で大きなビツト欠となる。
例えば２進符号で“0111…11"となるところが、これの
次の値を示す比較器出力も“H"となるとデイジタル出力
は“0111…11"と“100…00"のORをとって“111…11"と
なり、フルスケールの２分の１の大きな誤差が生じるこ
とになる。
この影響を避けるために、従来の装置では特願昭60−
181707に記載のように、上位ビツトの切り換り点を境に
して比較器群のブロツク分けを行い、上位ブロツク中の
いくつかの比較器の出力で下位のブロツク出力をゲート
する方法がとられていた。第５図はこの従来の方法を示
した図である。比較器群はいくつかのブロツクに分けら
れ、上位ブロツク中のいくつかの比較器の出力によつて
下位ブロツクの符号変換回路からの出力がゲートされる
ようになつている。このゲート方法としては、符号変換
回路の第１段のエンコーダ21の各ビツト線にゲート回路
40を設ける方法がとられている。
181707に記載のように、上位ビツトの切り換り点を境に
して比較器群のブロツク分けを行い、上位ブロツク中の
いくつかの比較器の出力で下位のブロツク出力をゲート
する方法がとられていた。第５図はこの従来の方法を示
した図である。比較器群はいくつかのブロツクに分けら
れ、上位ブロツク中のいくつかの比較器の出力によつて
下位ブロツクの符号変換回路からの出力がゲートされる
ようになつている。このゲート方法としては、符号変換
回路の第１段のエンコーダ21の各ビツト線にゲート回路
40を設ける方法がとられている。
上記従来技術では、上位ブロツク中のいくつかの比較
器の出力で作られる禁止信号によつて下位ブロツクのエ
ンコーダ出力をゲートする方法がとられていたため、エ
ンコーダ回路のビツト線にゲート回路を設ける必要があ
り、また禁止信号でゲートされるブロツクの大きさは、
チツプレイアウトの都合で決まる１つのエンコーダに接
続される比較器の数で決まつていた。上位ブロツクから
の禁止信号で下位ブロツクからの出力をゲートする方法
では、同じブロツク内でのデータの２重発生によるビツ
ト欠けを防止することができないため、禁止信号によつ
てゲートされるブロツクの大きさはAD変換器のビツト数
などに応じて任意に選べることが望まれるが、上記従来
技術では、この点についての配慮がなされておらず、ブ
ロツクの大きさが大きい場合には、同一ブロツク内での
データの２重発生による誤りが大きくなるという問題が
あつた。
器の出力で作られる禁止信号によつて下位ブロツクのエ
ンコーダ出力をゲートする方法がとられていたため、エ
ンコーダ回路のビツト線にゲート回路を設ける必要があ
り、また禁止信号でゲートされるブロツクの大きさは、
チツプレイアウトの都合で決まる１つのエンコーダに接
続される比較器の数で決まつていた。上位ブロツクから
の禁止信号で下位ブロツクからの出力をゲートする方法
では、同じブロツク内でのデータの２重発生によるビツ
ト欠けを防止することができないため、禁止信号によつ
てゲートされるブロツクの大きさはAD変換器のビツト数
などに応じて任意に選べることが望まれるが、上記従来
技術では、この点についての配慮がなされておらず、ブ
ロツクの大きさが大きい場合には、同一ブロツク内での
データの２重発生による誤りが大きくなるという問題が
あつた。
本発明の目的は、上位ブロツクからの禁止信号でゲー
トされるブロツクの大きさが、チツプレイアウトなどに
よらず任意に決められるAD変換器の構成を提供すること
にある。
トされるブロツクの大きさが、チツプレイアウトなどに
よらず任意に決められるAD変換器の構成を提供すること
にある。
上記目的は、上位ブロツク中のいくつかの比較器の出
力で下位ブロツクの符号変換回路出力をゲートするので
はなく、上位ブロツク中のいくつかの比較器出力で下位
ブロツク中の比較器出力をゲートすることにより、達成
される。
力で下位ブロツクの符号変換回路出力をゲートするので
はなく、上位ブロツク中のいくつかの比較器出力で下位
ブロツク中の比較器出力をゲートすることにより、達成
される。
上記上位ブロツク中の比較器出力から得られる禁止信
号は下位ブロツク中の比較器の出力を禁止するために、
ブロツク間にわたる比較器出力の二重発生を防止し、そ
れに伴うAD変換器出力の大きなビツト欠けを防止するこ
とができる。
号は下位ブロツク中の比較器の出力を禁止するために、
ブロツク間にわたる比較器出力の二重発生を防止し、そ
れに伴うAD変換器出力の大きなビツト欠けを防止するこ
とができる。
以下、本発明の実施例を第１図により説明する。第１
図において、比較器10は、参照電圧Vjと入力信号を比較
する部分11と排他的OR回路12および論理ラツチ回路13か
ら成る。これらの比較する部分11の出力は、参照電圧Vj
が入力電圧VINより低いところで全て“H"となり、その
逆のところではすべて“L"となる。隣接するレベルの参
照電圧を受ける１対の比較器の比較部分11の出力は、排
他的OR回路により一致性が検査され、一連の比較部分11
の出力が“L"から“H"に変わる位置に対応する排他的OR
回路12のみが“H"の出力を生じ、他はすべて“L"を生じ
る。論理ラツチ回路13の一方の入力には排他的OR回路の
出力が、他方の入力には上位ブロツク中のいくつかの比
較器出力のOR論理をとつて得られた禁止信号が入力され
る。論理ラツチ回路13は、禁止信号が“L"のときには排
他的OR回路12の出力をそのままラツチし、禁止信号が
“H"のときには排他的OR回路12の出力にかかわらず、
“L"レベルをラツチする。上位ブロツクからの禁止信号
を該ブロツク中のすべての論理ラツチ回路13に入力する
ことにより、上位ブロツク中のいくつかの比較器出力で
該ブロツク中の比較器出力をゲートすることができる。
図において、比較器10は、参照電圧Vjと入力信号を比較
する部分11と排他的OR回路12および論理ラツチ回路13か
ら成る。これらの比較する部分11の出力は、参照電圧Vj
が入力電圧VINより低いところで全て“H"となり、その
逆のところではすべて“L"となる。隣接するレベルの参
照電圧を受ける１対の比較器の比較部分11の出力は、排
他的OR回路により一致性が検査され、一連の比較部分11
の出力が“L"から“H"に変わる位置に対応する排他的OR
回路12のみが“H"の出力を生じ、他はすべて“L"を生じ
る。論理ラツチ回路13の一方の入力には排他的OR回路の
出力が、他方の入力には上位ブロツク中のいくつかの比
較器出力のOR論理をとつて得られた禁止信号が入力され
る。論理ラツチ回路13は、禁止信号が“L"のときには排
他的OR回路12の出力をそのままラツチし、禁止信号が
“H"のときには排他的OR回路12の出力にかかわらず、
“L"レベルをラツチする。上位ブロツクからの禁止信号
を該ブロツク中のすべての論理ラツチ回路13に入力する
ことにより、上位ブロツク中のいくつかの比較器出力で
該ブロツク中の比較器出力をゲートすることができる。
さらに詳細な構成例を第２図に示す。
比較器10は参照信号と入力信号を比較する部分（第１
図の11）と、隣接するレベルの参照信号を受ける比較器
の比較部分の出力を受けて一致性を検査するための排他
的OR回路（第１図の12）および上位ブロツク中のいくつ
かの比較器出力のOR論理をとつて得られる禁止信号によ
つてゲートされる論理ラツチ回路（第１図の13）を含
む。したがつて、比較器10の出力は隣接する比較器の比
較部分の出力が異なる部分、すなわち、入力信号がある
参照電圧を超える部分に対応する比較器のみ“H"レベル
になると同時に、上位ブロツクからの禁止信号が“H"レ
ベルの場合には該比較器の含まれるブロツク中のすべて
の比較器出力は“L"レベルになるものとする。第１図に
おいて比較器10の内部に記してある数値はその比較器に
対応する２進コードで、この場合は８ビツトの例として
示してある。また、同図は、８ビツトのADCを例として
掲げ、８つの比較器を１ブロツクとし、８ビツトごとに
符号変換回路の第１段のエンコーダ21を設けた場合につ
いて示してあり、第２番目のエンコーダ付近を示してあ
る。本発明の特徴は上位ブロツク中にいくつかの比較器
（この例では８つすべて）の出力のOR論理をとつて、そ
の出力を禁止信号として下位ブロツク（この例では１つ
下位のブロツクのみ）中のすべて比較器出力を比較器内
部の論理ラツチ回路によりゲートするものである。これ
によつて、クロツクのジツタや、入力信号の遅延ばらつ
きなどによる各比較器の出力が同時に“H"レベルになる
データの２重発生による出力データの大きな誤り、すな
わちビツト欠けを防止することができる。ここで、１ブ
ロツクを構成する比較器の数ｌおよび下位ブロツクへ送
る禁止信号を作るためにOR論理をとる比較器の数ｍ（た
だし０≦ｍ≦ｌ）は任意であるが、クロツクのジツタ
や、入力信号の遅延ばらつきによつて、出力が同時に
“H"レベルになる比較器は近接して比較器間で発生し、
離れた比較器間では発生することは無いから、l,mを大
きくする必要はなく、l,m≦８程度で実用上問題は無
い。同図において、50はバツフアあるいはラツチ回路で
あり、原理的には無くてもよい。
図の11）と、隣接するレベルの参照信号を受ける比較器
の比較部分の出力を受けて一致性を検査するための排他
的OR回路（第１図の12）および上位ブロツク中のいくつ
かの比較器出力のOR論理をとつて得られる禁止信号によ
つてゲートされる論理ラツチ回路（第１図の13）を含
む。したがつて、比較器10の出力は隣接する比較器の比
較部分の出力が異なる部分、すなわち、入力信号がある
参照電圧を超える部分に対応する比較器のみ“H"レベル
になると同時に、上位ブロツクからの禁止信号が“H"レ
ベルの場合には該比較器の含まれるブロツク中のすべて
の比較器出力は“L"レベルになるものとする。第１図に
おいて比較器10の内部に記してある数値はその比較器に
対応する２進コードで、この場合は８ビツトの例として
示してある。また、同図は、８ビツトのADCを例として
掲げ、８つの比較器を１ブロツクとし、８ビツトごとに
符号変換回路の第１段のエンコーダ21を設けた場合につ
いて示してあり、第２番目のエンコーダ付近を示してあ
る。本発明の特徴は上位ブロツク中にいくつかの比較器
（この例では８つすべて）の出力のOR論理をとつて、そ
の出力を禁止信号として下位ブロツク（この例では１つ
下位のブロツクのみ）中のすべて比較器出力を比較器内
部の論理ラツチ回路によりゲートするものである。これ
によつて、クロツクのジツタや、入力信号の遅延ばらつ
きなどによる各比較器の出力が同時に“H"レベルになる
データの２重発生による出力データの大きな誤り、すな
わちビツト欠けを防止することができる。ここで、１ブ
ロツクを構成する比較器の数ｌおよび下位ブロツクへ送
る禁止信号を作るためにOR論理をとる比較器の数ｍ（た
だし０≦ｍ≦ｌ）は任意であるが、クロツクのジツタ
や、入力信号の遅延ばらつきによつて、出力が同時に
“H"レベルになる比較器は近接して比較器間で発生し、
離れた比較器間では発生することは無いから、l,mを大
きくする必要はなく、l,m≦８程度で実用上問題は無
い。同図において、50はバツフアあるいはラツチ回路で
あり、原理的には無くてもよい。
次に第２の実施例を第３図に示す。本実施例は第１の
実施例のように上位ブロツク中のいくつかの比較器出力
のOR論理出力で、下位ブロツクを構成するすべての比較
器の出力を禁止するのではなく、下位ブロツクを構成す
る比較器の中で上位にあるいくつかの比較器のみの出力
を禁止するものである。前述したように、各比較器出力
の二重発生の影響は２進化符号で上位のビツトが変化す
る部分にまたがつて発生することが大きく、下位ビツト
のみが変化する部分では影響は小さい。したがつて、ブ
ロツクは一般に上位にビツトが変化するごとに区切られ
ているので、ブロツクの区切り付近で、ブロツクにまた
がる比較器出力の二重発生を防止すれば良く、上位ブロ
ツクの下位にあるいくつかの比較器出力のOR論理出力
で、下位ブロツクの中の上位にあるいくつかの比較器の
出力を禁止すれば良いことになる。これによつて、禁止
信号線に接続される素子数（具体的には、ワイヤードOR
をとるための上位ブロツク中の比較器の出力トランジス
タおよび、禁止信号を入力する下位ブロツク中の比較器
の入力トランジスタ）が低減し、それに伴つて寄生容量
が低減するために、高速化が図られることになる。
実施例のように上位ブロツク中のいくつかの比較器出力
のOR論理出力で、下位ブロツクを構成するすべての比較
器の出力を禁止するのではなく、下位ブロツクを構成す
る比較器の中で上位にあるいくつかの比較器のみの出力
を禁止するものである。前述したように、各比較器出力
の二重発生の影響は２進化符号で上位のビツトが変化す
る部分にまたがつて発生することが大きく、下位ビツト
のみが変化する部分では影響は小さい。したがつて、ブ
ロツクは一般に上位にビツトが変化するごとに区切られ
ているので、ブロツクの区切り付近で、ブロツクにまた
がる比較器出力の二重発生を防止すれば良く、上位ブロ
ツクの下位にあるいくつかの比較器出力のOR論理出力
で、下位ブロツクの中の上位にあるいくつかの比較器の
出力を禁止すれば良いことになる。これによつて、禁止
信号線に接続される素子数（具体的には、ワイヤードOR
をとるための上位ブロツク中の比較器の出力トランジス
タおよび、禁止信号を入力する下位ブロツク中の比較器
の入力トランジスタ）が低減し、それに伴つて寄生容量
が低減するために、高速化が図られることになる。
以上、第１および第２の実施例において、説明の便宜
上、上位にあるブロツク中の比較器出力で下位ブロツク
中の比較器出力を禁止したが、下位のブロツク中の比較
器出力で上位ブロツクの比較器出力を禁止しても同様な
効果が得られることは明らかである。
上、上位にあるブロツク中の比較器出力で下位ブロツク
中の比較器出力を禁止したが、下位のブロツク中の比較
器出力で上位ブロツクの比較器出力を禁止しても同様な
効果が得られることは明らかである。
第４図に比較器内部の排他的OR回路12と論理ラツチ回
路13の具体例を示す。排他的OR回路12はエミツタフオロ
アー回路で構成されており、入力端子111は該排他的OR
回路の前にある比較部分の反転出力に、入力端子112は
隣接する比較器の比較部分の出力に接続される。これに
より排他的OR回路12は、該排他的OR回路の前にある比較
部分の出力が“H"レベル、すなわち反転出力は“L"レベ
ルになり、かつ、隣接する比較器の比較部分の出力が
“L"レベルになつたときのみ“L"レベルとなり、それ以
外の場合には“H"レベルとなる。この場合の論理は正確
には排他的NORであるが、この出力は次の論理ラツチ回
路13でもう一度反転されるので、結果的には排他的OR論
理となる。論理ラツチ回路は、一般的なラツチ回路の一
方の入力端子側にその入力端子とOR論理をとる第３の入
力端子を設けた回路で構成されている。排他的OR回路12
の出力はこの第３の端子に接続され、第１の入力端子13
1には上位ブロツクからの禁止信号が接続される。また
第２の端子132には、排他的OR回路12の出力の“H"レベ
ルと“L"レベルの中間のレベルVmdが与えられている。
これにより禁止信号が“H"レベルのときは、排他的OR回
路12の出力と無関係に出力端子135は“L"レベルとな
る。また禁止信号が“L"レベルのときは、排他的OR回路
12の出力“L"のときにのみ出力端子135は“H"となる。
出力端子135は符号変換回路の第１段のエンコーダのビ
ツト線に接続される。また出力端子135と同じ電位を持
つ出力端子136は、下位ブロツクへの禁止信号を発生さ
せるために、該比較器の含まれるブロツクの他の比較器
出力端子と相互に接続されワイヤードORを構成する。論
理ラツチ回路13が目的の動作をするためには、禁止信号
の“L"レベルが入力端子132の電位Vmdより低くなければ
ならないが、禁止信号の“L"レベルはVcc−Ro・Ioなの
で、 Vcc−Ro・Io＜Vmd （１） を満足するように各々の値を選べばよい。
路13の具体例を示す。排他的OR回路12はエミツタフオロ
アー回路で構成されており、入力端子111は該排他的OR
回路の前にある比較部分の反転出力に、入力端子112は
隣接する比較器の比較部分の出力に接続される。これに
より排他的OR回路12は、該排他的OR回路の前にある比較
部分の出力が“H"レベル、すなわち反転出力は“L"レベ
ルになり、かつ、隣接する比較器の比較部分の出力が
“L"レベルになつたときのみ“L"レベルとなり、それ以
外の場合には“H"レベルとなる。この場合の論理は正確
には排他的NORであるが、この出力は次の論理ラツチ回
路13でもう一度反転されるので、結果的には排他的OR論
理となる。論理ラツチ回路は、一般的なラツチ回路の一
方の入力端子側にその入力端子とOR論理をとる第３の入
力端子を設けた回路で構成されている。排他的OR回路12
の出力はこの第３の端子に接続され、第１の入力端子13
1には上位ブロツクからの禁止信号が接続される。また
第２の端子132には、排他的OR回路12の出力の“H"レベ
ルと“L"レベルの中間のレベルVmdが与えられている。
これにより禁止信号が“H"レベルのときは、排他的OR回
路12の出力と無関係に出力端子135は“L"レベルとな
る。また禁止信号が“L"レベルのときは、排他的OR回路
12の出力“L"のときにのみ出力端子135は“H"となる。
出力端子135は符号変換回路の第１段のエンコーダのビ
ツト線に接続される。また出力端子135と同じ電位を持
つ出力端子136は、下位ブロツクへの禁止信号を発生さ
せるために、該比較器の含まれるブロツクの他の比較器
出力端子と相互に接続されワイヤードORを構成する。論
理ラツチ回路13が目的の動作をするためには、禁止信号
の“L"レベルが入力端子132の電位Vmdより低くなければ
ならないが、禁止信号の“L"レベルはVcc−Ro・Ioなの
で、 Vcc−Ro・Io＜Vmd （１） を満足するように各々の値を選べばよい。
本発明によれば、禁止信号によつて下位ブロツクの出
力をゲートするためのゲート回路を符号変換回路中に設
ける必要がなくなる。また１ブロツクに含まれる比較器
の数が、符号変換回路の第１段のエンコーダに接続され
る比較器の数とは独立に選べるので、上位ビツトが切り
換わる点のみでなくそれ以外の点を境にしたビツト欠け
防止を行うことができるようになる効果がある。
力をゲートするためのゲート回路を符号変換回路中に設
ける必要がなくなる。また１ブロツクに含まれる比較器
の数が、符号変換回路の第１段のエンコーダに接続され
る比較器の数とは独立に選べるので、上位ビツトが切り
換わる点のみでなくそれ以外の点を境にしたビツト欠け
防止を行うことができるようになる効果がある。
第１図は第１の実施例を示す図、第２図は実施例の詳細
な構成を示す図、第３図は第２の実施例を示す図、第４
図は本発明のADCの構成図、第５図は従来例の図、第６
図は並列形ADCの構成図を示す。 １……比較器群、２……符号変換回路、10……比較器、
21……第１段のエンコーダ、22……第２段のエンコー
ダ、40……ゲート回路、50,51……バツフア。
な構成を示す図、第３図は第２の実施例を示す図、第４
図は本発明のADCの構成図、第５図は従来例の図、第６
図は並列形ADCの構成図を示す。 １……比較器群、２……符号変換回路、10……比較器、
21……第１段のエンコーダ、22……第２段のエンコー
ダ、40……ゲート回路、50,51……バツフア。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 尾野 孝一 国分寺市東恋ヶ窪１丁目280番地 株式 会社日立製作所中央研究所内 (56)参考文献 特開 昭58−142622（ＪＰ，Ａ) 特開 昭56−58323（ＪＰ，Ａ) 特開 昭62−43217（ＪＰ，Ａ)
Claims (2)
- 【請求項１】アナログ入力信号と複数の基準電圧とを比
較する複数の比較器と、 上記複数の比較器の出力パターンを２進化符号に変換す
る符号変換器とを具備してなり、 上記複数の比較器を、2n（ｎ＝1,2…）個に分割して複
数の比較器群を構成し、 上記複数の比較器群のひとつの群に含まれる複数の比較
器のいずれかひとつの比較器が特異の出力を発生する
時、該特異の出力を発生する比較器を含む群の基準電圧
より低い基準電圧とアナログ入力信号とを比較する複数
の比較器を含む比較器群へ上記特異の出力を禁止信号と
して供給せしめ、 上記禁止信号が供給された上記比較器群に含まれる上記
複数の比較器の出力を強制的に所定のレベルに制御する
ことを特徴とするAD変換器。 - 【請求項２】上記複数の比較器は、上記アナログ入力信
号と上記基準電圧とを比較する比較部分と、１対の比較
部分の出力の一致性を検査する排他的OR回路と、該排他
的OR回路の出力をラッチする論理ラッチ回路とからな
り、 上記特異のハイレベルの出力を発生する比較器を含む上
記群の複数の比較器の出力としての複数の論理ラッチ回
路の複数の出力はOR論理を取られ、該OR論理信号は上記
第２のレジスタに設定された上記特異のハイレベルの出
力を発生する比較器を含む群の基準電圧より低い基準電
圧とアナログ入力信号とを比較する上記比較器群の上記
複数の比較器の複数の論理ラッチ回路をゲートすること
を特徴とする特許請求の範囲第１項に記載のAD変換器。
Priority Applications (3)
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|---|---|---|---|
| JP62063783A JP2585578B2 (ja) | 1987-03-20 | 1987-03-20 | Ａｄ変換器 |
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Applications Claiming Priority (1)
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|---|---|---|---|
| JP62063783A JP2585578B2 (ja) | 1987-03-20 | 1987-03-20 | Ａｄ変換器 |
Publications (2)
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Family
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Family Applications (1)
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|---|---|---|---|
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- 1988-02-09 US US07/154,086 patent/US4866444A/en not_active Expired - Lifetime
- 1988-02-12 KR KR1019880001356A patent/KR900008054B1/ko not_active IP Right Cessation
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|---|---|---|---|
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