KR900008054B1 - Ad 변환기 - Google Patents

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Abstract

내용 없음.

Description

AD 변환기
제1도는 제1의 실시예를 도시한 도면.
제2도는 실시예의 상세한 구성을 도시한 도면.
제3도는 제2의 실시예를 도시한 도면.
제4도는 본 발명의 ADC의 구성도.
제5도는 종래의 병렬형 ADC의 구성도.
본 발명은 부호변환 회로에 관한 것으로서, 특히 모노리식 IC로 형성한 고속의 병렬형 AD 변환기(이하 ADC라 약칭한다)에 관한 것이다.
병렬형 AD 변환기는 입력신호의 레벨을 판정하기 위한 여러개의 병렬로 동작하는 비교기를 가지며, 이 비교기군의 출력패턴을 바라는 코드 신호로 변환한다. 이형의 AD 변환기는 변환속도가 수십 MHz에서 수백 MHz까지 미치는 것이 있지만, 입력주파수 대역의 한계는 이것보다 훨씬 낮은 주파수에 머무는 것이 많다. 그 한계를 초과한 주파수의 신호를 입력하면 각각의 비교기의 응답속도의 편차에 기인하는 비트결손이 발생하므로 출력 디지탈 신호의 값을 보증할 수 없게 된다.
이와 같이 비트결손의 발생을 방지하는 수단을 갖는 AD 변환기의 일예는 일본국 특허공개 공보 소화59-107629호(1984)에 기재되어 있다. 여기에 개시된 AD 변환기에서는 비교기의 출력패턴을 2진 신호로 변환하는 엔코더로서 소정하위 비트를 이루는 2진 신호를 발생하는 여러개의 초단 엔코더와 이들의 초단 엔코더의 출력을 받아서 전체 비트의 2진 신호를 발생하는 하나의 종단 엔코더를 마련하고, 또 비트 결손 발생의 방지수단으로서 종단 엔코더에 이르는 각각의 초단 엔코더의 출력선의 도중에 게이트 회로를 마련하여 한층 상위의 초단 엔코더의 2진 출력의 각 비트선의 OR 출력을 게이트 회로의 금지신호로 한다. 따라서, 여러개의 초단 엔코더가 동시에 출력을 발생하는 것이 방지되어 초단 엔코더의 단위의 회로블럭끼리의 동시 2중 출력에 의한 비트 결손의 발생이 방지된다.
이 비트결손 방지회로에서는 금지 신호로 게이트 되는 회로블럭의 크기는 칩배치의 경우에서 결정되는 1개의 초단 엔코더에 접속되는 비교기의 수로 결정되고 있었다.
입력신호 주파수가 매우 높게되면 이 회로블럭내의 여러개의 비교기의 동시 2중 출력도 발생하므로, 상기 회로에서는 입력 주파수 대역의 한계를 높이는 효과에 한계가 있었다. 또 OR 출력을 얻는 OR 게이트를 마련할 필요가 있는 것등, 비트결손 방지회로의 칩상의 점유면적도 어느정도 필요하였다.
본 발명의 하나의 목적은 보다 높은 주파수에 미치는 입력 주파수 대역이 얻어지는 병렬형 AD 변환기를 제공하는데 있다.
본 발명의 다른 목적은 비트결손 발생의 방지회로의 칩상의 점유면적을 작게한 병렬형 AD 변환기를 제공하는데 있다.
본 발명의 목적은 상위블럭에서의 금지신호로 게이트 되는 블럭의 크기가 칩배치등에 의하지 않고 임의로 결정되는 AD 변환기의 구성을 제공하는데 있다.
본 발명의 다른 목적은 낮은 전원전압에서도 동작가능한 병렬형 AD 변환기를 제공하는데 있다.
본 발명의 하나의 특징은 초단 엔코더의 출력 2진 비트선이 아니고, 비교기의 출력에서 어떤 회로블럭 출력을 게이트하기 위한 금지신호롤 얻도록 한점에 있다.
본 발명의 다른 특징은 초단 엔코더마다 회로블럭 뿐만 아니라 보다 작은 단위의 회로 블럭을 구성하고, 상위의 레벨에 대응하는 비교기군을 포함하는 회로블럭의 몇개인가의 비교기 출력의 OR 출력에 의해 하위의 레벨에 대응하는 비교기군을 포함하는 회로블럭의 비교기의 출력을 금지하도록 한점에 있다.
본 발명의 이해를 용이하게 하기 위하여 먼저 종래의 일반적인 병렬형 ADC에 대해서 기술한다.
일반적으로 병렬형 ADC는 제5도에 도시한 바와 같이 n을 출력비트수로 하면(2n-1) 레벨로 분압된 참조전압 Vj의 각각과 아날로그 입력전압 VIN을 비교하는 (2n-1)(오버플로우를 포함하는 경우는 2n개)의 비교기(10)으로 이루어지는 비교기군(1)과 이들의 비교기에서의 출력패턴을 2진 부호로 변환하는 부호 변환회로(2)로 이루어진다. 또 비교기(10)은 참조전압 Vj와 입력신호를 비교하는 부분(11)과 배타적 OR 회로(12)로 이루어진다. 이들의 비교하는 부분(11)의 출력은 참조전압 Vj가 입력전압 VIN보다 낮을때에는 모두 고전압(이하 "H"라고 표시함)으로 되고, 그 반대일 때에는 모두 저전위로 된다. 인접하는 레벨의 참조전압을 받는 1쌍의 비교기의 비교부분(11)의 출력은 배타적 OR 회로에 의해 일치성이 검사된다. 따라서, 일련의 비교부분(11)의 출력이 "L"에서 "H"로 변하는 위치에 대응하는 배타적 OR 회로(12)만이 "H"의 출력을 발생하고, 그 이외는 모두 "L"을 발생한다. 즉, 이 "H"출력을 발생하는 배타적 OR 회로는 입력전압 VIN의 레벨에 대응한다. 이 출력은 부호변환회로(2)에 공급되지만 이 출력이 대응하는 2진 부호의 각 비트선에 접속하여 와이어드 OR을 취하는 것에 의해 부호변환회로(2)는 구성되어 있다.
상술한 구성에 의한 ADC에서는 비교기의 비교부(11)은 래칭비교기가 사용되지만, 고속으로 변화하는 입력신호가 입력하였을 때 입력신호가 각 비교기에 도달할 때까지의 시간의 어긋남이나 래칭비교기로의 클럭신호의 시간적 어긋남에 의해 본래 단 1개의 비교기의 배타적 OR 회로의 출력이 "H"로 되는 것이 2개이상의 배타적 OR 회로출력이 "H"로 될때가 있다. 부호변환회로에서 OR을 취하고 있기 때문에 이 경우 디지탈 출력은 전혀 다른 값으로 되어 소위 비트결손을 발생한다. 이것은 특히 상위 비트의 절환하는 점에서 큰 비트결손으로 된다. 예를 들면 2진 부호로 "0111…11"로 되는 것이 이것 다음의 값을 표시하는 비교기 출력도 "H''로 되면 디지탈 출력은 "0111… 11"과 "100… 00"의 OR을 취해서 "111…11"로 되어 전체의 2분의 1의 큰 오차가 생기게 된다.
이하 본 발명의 실시예를 제1도에 의해 설명한다. 제1도에 있어서 각각의 비교기(10')는 참조전압 Vj와 입력신호를 비교하는 부분(11)과 배타적 OR 회로(12) 및 논리래치 회로(13)으로 이루어진다. 이들의 비교하는 부분(11)의 출력은 참조전압 Vj가 입력전압 VIN보다 낮을 때에는 모두 "H"로 되며, 그 반대일때에는 모두 "L"로 된다. 인접하는 레벨의 참조전압을 받는 1쌍의 비교기의 비교부분(11)의 출력은 배타적 OR 회로에 의해 일치성이 검사되고, 일련의 비교부분(11)의 출력이 "L"에서 "H"로 변하는 위치에 대응하는 배타적 OR 회로(12)만이 "H"의 출력을 발생하고, 그 이외는 모두 "L"을 발생한다. 논리래치 회로(13)의 세트입력에는 배타적 OR 회로의 출력이, 리세트 입력에는 상위 블럭중의 몇개인가의 비교기 출력의 OR 논리를 취해서 얻어진 금지신호가 접속된다. 논리래치 회로(13)은 금지신호가 "L"일때에는 배타적 OR 회로(12)의 출력을 그대로 래치하고, 금지신호가 "H"일때에는 배타적 OR 회로(12)의 출력에 관계없이 "L"레벨을 래치한다. 상위 블럭에서의 금지신호를 그 블럭중의 모든 논리래치회로(13)에 입력하는 것에 의해 상위 블럭중의 몇개인가의 비교기 출력에서 그 블럭중의 비교기 출력을 게이트 할수가 있다.
제2도를 사용하여 본 실시예의 구성을 더욱 상세하게 설명한다. 도면중 100-1, 100-2,…, 100-10은 각각 제1도에서 설명한 비교기(10')의 블럭을 표시한다. 각 블럭은 각각 8개의 비교기로 된다. 각 비교기(10')의 내부에 표시하고 있는 수치는 그 비교기에 대응하는 2진 코드이고, 이 경우는 8비트의 예로서 표시하고 있다. 따라서 ADC전체로서 28=256개의 비교기가 있으며, 32개의 비교기 블럭이 있지만, 제2도는 그중의 일부분만을 도시하고 있다. 8개의 비교기 블럭 100-1,…, 100-8(단, 도면에서는 100-3과 100-6은 생략하고 있다)중의 비교기의 출력은 각각 대응하는 2진 코드에 따라서 초단 엔코더(21)에 접속되어 있으며, 이 초단 엔코더의 6비트의 2진 출력선(211)에 의해 출력 디지탈 신호의 하위 6비트가 결정한다. 단, 이와 같은 8블럭의 비교기군에 대응하는 초단 엔코더는 전부 4개이며, 도면은 그중의 2번째의 초단 엔코더의 부분을 도시한다. 도면중의 비교기 블럭 100-9 및 100-10은 제3번째의 초단 엔코더에 접속되는 비교블럭의 일부를 표시한 것이다. 입력신호 레벨에 대응하여 본래 1개의 비교기 밖에 출력을 발생하지 않으므로 이들 4개의 초단 엔코더 중 1개의 초단 엔코더가 2진 출력을 발생한다.
종단 엔코더(22)에는 버퍼(50) 및 게이트 회로(40)을 거쳐서 이들의 초단 엔코더의 2진 출력선이 접속되고, 이것에 의해 ADC의 8비트의 2진 출력이 결정된다. 101-1, 101-2,…, 109-9는 각각 비교기 블럭 100-1, 100-2,… , 109에서 각각 하나의 하위레벨의 비교기 블럭으로 금지신호를 공급하는 신호선이다. 이들의 신호선은 각각의 비교기 블럭의 8개의 비교기의 래치회로(제1도의 (13))의 출력과 와이어드 OR로 접속되어 있다. 또 상위레벨의 비교기의 금지신호는 블럭내의 8개의 비교기의 논리래치 회로의 전체에 공급된다. 이것에 의해 예를 들면, 비교기 블럭 100-2의 어느것인가 하나의 비교기가 출력 "H"를 발생한 경우에 비교기 l00-1의 8개의 비교기의 출력은 모두 금지되고, 블럭 100-2와 100-1의 사이에서 클럭의 지터나 회로소자 그 자체의 특성의 산포에 의해 입력신호에 대한 응답속도에 차이가 있을때에도 2개의 비교기가 동시에 출력을 발생할 때에 발생하는 비트결손의 발생을 방지할 수 있다. 도시하지 않은 다른 비교기 블럭에도 마찬가지로 상위 레벨의 블럭에서 하위 레벨의 블럭에 금지신호를 공급하는 구성을 마련하고 있다. 이것에 의해 변환이 가능한 입력주파수 대역의 상한이 매우 높게 된다. 또 비교기의 회로소자의 특성의 산포는 전원전압이 낮을수록 현저하게 되지만, 이와 같은 비트결손 방지회로를 마련하는 것에 의해 낮은 전원전압에서도 지장없이 동작하는 AD 변환기를 얻을 수 있다.
본 실시예에서는 또 하나의 초단 엔코더에 대응하는 8개의 비교기 블럭중, 가장 하위의 비교기 블럭(도면중에서는 블럭 100-1 및 100-9)에서의 금지신호는 하나의 하위의 초단 엔코더의 2진 출력을 금지하도록 구성되어 있다. 즉, 비교기 블럭 100-9에서의 금지신호를 얻는 신호선 101-9는 래치(51)을 거쳐서 초단 엔코더(21)의 2진 출력선(211)에 삽입된 금지게이트(40)의 금지입력에 접속되어 있다. 이것에 의해 블럭 101-1에서 100-8중의 어느것인가와 101-9에서 동시에 2중 출력이 발생하여도 비트결손의 발생을 방지할수 있으므로 입력신호 주파수가 매우 높은 경우에도 ADC의 출력으로서 최저 상위 2비트는 보증되게 된다.
여기에서 1블럭을 구성하는 비교기의 수 l및 하위 블럭으로 보내는 금지신호를 만들기 위하여 OR 논리를 취하는 비교기의 수 m(단, 0
Figure kpo00002
m
Figure kpo00003
1)는 임의이지만, 클럭의 지터나 입력신호의 지연 편차에 의해서 출력이 동시에 "H"레벨로 되는 비교기는 근접하는 비교기 사이에서 발생하고, 떨어진 비교기 사이에서는 발생하는 일은 없기 때문에 l,m를 크게 할 필요는 없이 1, m
Figure kpo00004
8정도에서 실용상 문제는 없다. 단, 통상 블럭수는 2n(n은 자연수)가 선택된다.
다음에 제2의 실시예를 제3도에 도시한다. 본 실시예는 제1의 실시예와 같이 상위 블럭중의 어느것인가의 비교기 출력의 OR 논리 출력이고, 하위 블럭을 구성하는 모든 비교기의 출력을 금지하는 것이 아니고 하위 블럭을 구성하는 비교기 중에서 상위에 있는 어느것인가의 비교기만의 출력을 금지하는 것이다. 상술한 바와 같이 각 비교기 출력의 2중 발생의 영향은 2진화 부호에서 상위의 비트가 변화하는 부분에 걸쳐서 발생하는 것이 크고, 하위비트만이 변화하는 부분에서는 영향은 작다. 따라서, 블럭은 일반적으로 상위에 비트가 변화할 때마다 구획되어 있으므로 블럭의 구획부근에서 블럭에 걸친 비교기 출력의 2중 발생을 방지하면 좋고, 상위 블럭의 하위에 있는 몇개인가의 비교기 출력의 OR 논리 출력으로 하위 블럭중의 상위에 있는 몇개인가의 비교기의 출력을 금지하면 좋게된다.
이것에 의해서 금지신호선에 접속되는 소자수(구체적으로는 와이어드 OR을 취하기 위한 상위 블럭중의 비교기의 출력트랜지스터 및 금지신호를 입력하는 하위 블럭중의 비교기의 입력 트랜지스터)가 저감하여 그것에 따라서 기생용량이 저감하기 때문에 고속화가 도모되게 된다.
이상 제1 및 제2의 실시예에 있어서 설명의 편의상, 상위에 있는 블럭중의 비교기 출력으로 하위 블럭중의 비교기 출력을 금지하였지만, 하위의 블럭중의 비교기 출력으로 상위 블럭의 비교기 출력을 금지하여도 마찬가지인 효과를 얻는 것은 명확하다.
제4도에 상기 실시예에서 사용한 비교기(10')의 내부의 배타적 OR 회로(12)와 논리래치 회로(13)의 구체적인 예를 도시한다. 배타적 OR 회로(12)는 에미터 플로워 회로로 구성되어 있으며, 입력단자(111)은 그 배타적 OR 회로의 앞에 있는 비교부분의 반전출력에, 입력단자(112)는 인접하는 비교기의 비교부분의 출력에 접속된다. 이것에 의해 배타적 OR 회로(12)는 그 배타적 OR 회로의 앞에 있는 비교부분의 출력이 "H"레벨, 즉 반전출력은 "L"레벨로 되고, 또한 인접하는 비교기의 비교부분의 출력이 "L"레벨로 되었을 때에만 "L"레벨로 되고, 그 이외일 경우에는 "H"레벨로 된다. 이 경우의 논리는 정확하게는 배타적 NOR이지만, 이 출력은 다음의 논리래치 회로(13)에서 다시 한번 반전되므로 결과적으로 배타적 OR 논리로 된다. 논리 래치회로는 일반적인 래치회로의 한쪽의 입력단자측에 그 입력단자와 OR 논리를 취하는 제3의 입력단자를 마련한 회로로 구성되어 있다. 배타적 OR 회로(12)의 출력은 이 제3의 단자에 접속되어 제1의 입력단자(131)에는 상위 블럭에서의 금지신호가 접속된다. 또, 제2의 단자(132)에는 배타적 OR 회로(12)의 출력의 "H"레벨과 "L"레벨의 중간의 레벨 Vmd가 주어지고 있다. 이것에 의해 금지신호가 "H"레벨일 때는 배타적 OR 회로(12)의 출력과 아무관계 없이 출력단자(135)는 "L"레벨로 된다. 또, 금지신호가 "L"레벨일 때에는 배타적 OR 회로(12)의 출력이 "L"일때에만 출력단자(135)는 "H"로 된다. 출력단자(135)는 부호변환회로의 제1단의 엔코더의 비트선에 접속된다. 또, 출력단자(135)와 같은 전위를 갖는 출력단자(136)은 하위 블럭으로의 금지신호를 발생시키기 때문에 그 비교기가 포함되는 블럭의 다른 비교기 출력단자와 서로 접속되어 와이어드 OR을 구성한다. 논리 래치회로(13)이 목적으로 하는 동작을 하기 위해서는 금지신호의 "L"레벨이 입력단자(132)의 전위 Vmd보다 낮게 되지 않으면 안되지만, 금지신호의 "L"레벨은 Vcc-RoㆍIo이므로
Vcc-RoㆍIo＜Vmd (1)
을 만족하도록 각각의 값을 선택하면 좋다.
이상과 같이 본 발명의 여러가지 실시예에 의하면, 또 1블럭에 포함되는 비교기의 수가 부호 변환회로의 초단의 엔코더에 접속되는 비교기의 수와는 독립적으로 선택되므로 상위 비트가 절환하는 점 뿐만아니라 그 이외의 점을 경계로한 비트결손 방지를 행할 수 있게 되는 효과가 있다. 또, 금지신호를 얻는데 비교기의 래치출력으로부터 얻고 있기 때문에 OR 논리를 와이어드 OR에서 취할 수 있어 래치상의 회로점유 면적이 작게되는 효과도 있다.

Claims (5)

  1. 입력신호와 분리에 따른 각각의 전압레벨의 참조신호를 각각 비교하여 입력신호가 참조신호보다 크게되는 변화점에 대응하는 비교기의 출력이 다른 비교기와 다른 특이한 출력을 발생하는 비교기군을 가지며, 상기 비교기 출력에서 2진화 부호 출력을 얻는 병렬형 AD 변환기에 있어서 상기 비교기군을 2n(n=1, 2… )개로 분할하여 블럭을 구성하고, 어떤 블럭에 포함되는 여러개의 비교기의 출력의 어느것인가가 상기의 특이한 출력을 발생하였을 때 이것을 금지신호로서 이것을 비교기에 대응하는 레벨보다 낮은 레벨에 대응하는 비교기군으로 이루어지는 블럭에서의 출력을 금지하는 수단을 마련한 것을 특징으로 하는 AD 변환기.
  2. 특허청구의 범위 제1항에 있어서, 상기 금지수단은 블럭내의 어느것인가의 비교기 출력의 OR 논리를 취해서 얻어진 금지신호에 의해서 이들의 비교기에 대응하는 레벨보다 낮은 레벨에 대응하는 비교기군으로 이루어지는 블럭중의 비교기에서의 출력을 금지하는 것을 특징으로 하는 AD 변환기.
  3. 특허청구의 범위 제1항에 있어서, 상기 비교기는 여러개의 래치회로로 이루어지며, 제1의 래치회로에서의 출력과 다른 비교기에서의 금지신호의 OR 논리의 결과가 제2의 래치회로에 유지되는 동작에 의해서 금지신호에 의한 비교기 출력의 게이트가 달성되는 것을 특징으로 하는 AD 변환기.
  4. 입력신호와 분해 능력에 따른 레벨을 발생하는 참조신호를 각각 비교하여 입력신호가 참조신호보다 크게 되는 변화점에 대응하는 비교기의 출력이 다른 비교기와 다른 출력을 발생하는 비교기군을 가지며, 상기 비교기군을 2n(n=1, 2… )개로 분할하여 블럭을 구성하고, 블럭마다 상기 비교기 출력에서 2진화 부호로 변환하여 각 블럭출력을 합성하여 2진화 부호 출력을 얻는 병렬형 AD 변환기에 있어서 2진화 부호에서 상위비트가 변화하는 점에 대응하는 비교기를 포함하고, 그 이상의 레벨에 대응하는 여러개의 비교기 출력의 어느것인가가 특이한 출력, 예를 들면 "H"레벨을 발생하였을 때 이것을 금지신호로서 이들 비교기에 대응하는 레벨보다 낮은 레벨에 대응하는 비교기군으로 되는 블럭에서의 출력을 금지하는 수단을 마련한 것을 특징으로 하는 AD 변환기.
  5. 특허청구의 범위 제4항에 있어서, 상기 금지 수단은 래치회로로 이루어지며, 블럭에서의 출력은 래치회로의 한쪽의 입력에, 2진화 부호에서 상위 비트가 변화하는 점에 대응하는 비교기와 그 이상의 레벨에 대응하는 여러개의 비교기의 출력은 OR 논리를 통해서 금지신호로서 래치회로의 다른쪽의 입력에 접속되고, 상기 금지 신호의 "H"레벨은 블럭에서의 출력의 모든 레벨보다 높고, 상기 금지신호의 "L"레벨은 블럭에서의 출력의 "H"레벨과 "L"레벨의 중간의 레벨로 하도록 베벨 시프트되어 있는 것을 특징으로 하는 AD 변환기.
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