KR920004347B1 - 아나로그/디지탈변환회로 - Google Patents

아나로그/디지탈변환회로 Download PDF

Info

Publication number
KR920004347B1
KR920004347B1 KR1019890008470A KR890008470A KR920004347B1 KR 920004347 B1 KR920004347 B1 KR 920004347B1 KR 1019890008470 A KR1019890008470 A KR 1019890008470A KR 890008470 A KR890008470 A KR 890008470A KR 920004347 B1 KR920004347 B1 KR 920004347B1
Authority
KR
South Korea
Prior art keywords
circuit
voltage
analog
input
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
KR1019890008470A
Other languages
English (en)
Other versions
KR900001134A (ko
Inventor
히사시 스기야마
야스히로 스기모토
Original Assignee
가부시키가이샤 도시바
아오이 죠이치
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 도시바, 아오이 죠이치 filed Critical 가부시키가이샤 도시바
Publication of KR900001134A publication Critical patent/KR900001134A/ko
Application granted granted Critical
Publication of KR920004347B1 publication Critical patent/KR920004347B1/ko
Expired legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/124—Sampling or signal conditioning arrangements specially adapted for A/D converters
    • H03M1/129—Means for adapting the input signal to the range the converter can handle, e.g. limiting, pre-scaling ; Out-of-range indication
    • H03M1/1295—Clamping, i.e. adjusting the DC level of the input signal to a predetermined value
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
    • H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
    • H03M1/362—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider
    • H03M1/365—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider the voltage divider being a single resistor string

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

내용 없음.

Description

아나로그/디지탈변환회로
제 1 도는 본 발명의 제 1 실시예의 구성을 나타낸 회로도.
제 2 도는 본 발명의 제 2실시예의 구성을 나타낸 회로도.
제 3 도는 본 발명의 제 3실시예의 구성을 나타낸 회로도.
제 4 도는 본 발명의 제 4실시예의 구성을 나타낸 회로도.
제 5 도는 종래의 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
11, 41 : 입력버퍼회로 12, 42 : 정전류원
13, 43 : 기준저항 14, 44 : 전압비교기
15, 45 : 디코더회로 16, 46 : A/D 변환부
17, 48 : 용량 18, 19, 21, 22, 24, 28 : 단자
20, 26, 27 : 버퍼회로 23, 51, 52 : 저항
25, 47 : 아나로그스위치 53 : 에미터플로워회로
[산업상의 이용분야]
본 발명은 아나로그/디지탈변환회로에 관한 것으로, 특히 영상신호처리에 사용되는 아나로그/디지탈 변환회로에 관한 것이다.
[종래의 기술 및 그 문제점]
최근의 텔레비전수상기(이하, TV라 칭한다)에 있어서는, 디지탈신호처리방식을 채용함으로써 조정을 간단히 한다든지 여러가지 특수한 기능을 부가시킬 수 있도록 되어 있다.
제 5 도는 상기한 바와같은 디지탈 TV에 있어서, Y 신호(휘도신호)또는 R-Y신호, G-Y신호의 디지탈 변환을 수행하는 집적회로화된 종래의 아나로그/디지탈변환회로(이하, A/D변환회로라 칭한다)의 회로도를 나타낸 것으로서, 그중 일점쇄선으로 둘러 쌓인 부분이 집적회로의 내부인 바, 이 집적회로내에는 아나로그 입력전압이 공급되는 입력버퍼회로(41)와, 전원전압(VDD)과 정전류원(42)간에 직렬로 접속된 복수개의 기준저항(43)과 복수개의 전압비교기(44)및 디코더회로(45)로 이루어진 A/D 변환부(46) 및, 아나로그스위치(47)등이 설치되어 있다.
그리고 Y신호 또는 R-Y신호, G-Y신호등의 아나로그입력전압(Vin)은 집접회로의 외부에 설치된 결합용량(48)을 통해 집적회로내부의 입력버퍼회로(41)에 공급되고, 이 입력버퍼회로(41)의 출력은 A/D 변환부(46)내의 복수개의 전압비교기(44)의 한쪽 입력단에 병렬로 공급되며, 이들 전압비교기(44)의 다른쪽 입력단에는 상기 복수개의 기준저항(43)의 각 접속점에서 발생되는 값이 서로 다른 기준전압이 공급되게 되는바, 그에 따라 디코더회로(45)가 이들 각 전압비교기(44)의 비교출력에 기초해서 2진수의 디지탈데이터를 출력시키게 된다.
상기한 바와같이 Y 신호 또는 R-Y신호, G-Y신호의 A/D 변환이 수행되는 경우, A/D 변환회로의 허용입력범위를 유효하게 사용하기 위해 아나로그입력전압(Vin)의 변화범위를 A/D변환회로의 허용입력범위와 일치시킬 필요가 있기 때문에, 종래의 A/D변환회로에서는 두 전원전압(VCC와 VEE)간의 전압을 분할하는 한쌍의 저항(51,52)을 A/D변환회로의 외부에 설치하여 여기서 분할된 전압이 트랜지스터 및 에미터저항으로 이루어진 에미터풀로워회로(53)를 거쳐 상기 아나로그스위치(47)의 한쪽단에 공급되도록 함으로써, A/D변환이 수행될 때 이 아나로그스위치(47)가 소정기간 도통되어 상기 분할전압이 상기 입력버퍼회로(41)에 직류바이어스전압으로서 공급되도록 하고 있다. 이 직류바아어스전압으로서는, 아나로그입력전압(Vin)이 Y신호인 경우에는 A/D변환회로의 허용입력범위의 최저전압이, R-Y신호 또는 G-Y신호인 경우에는 A/D변환회로의 허용입력범위의 중간전압이 각각 저항(51,52)에 따른 저항분할비에 기초해서 설정되게 된다.
그런데, 종래의 회로와 같이 저항분할에 의해 직류바이어스전압을 형성하게 되면, 저항값의 오차 및 주위의 온도변화에 기인한 트랜지스터의 특성변화 및 전원전압의 변동등의 영향에 따라 당초 설정된 직류바이어스전압에 차이가 생기게 되기 때문에, A/D변환회로의 허용입력범위에 대해 어느 정도의 여유를 두면서 아나로그입력전압의 변화범위를 설정할 필요가 있게 된다. 그 때문에 종래의 회로에서는 A/D변환회로의 허용입력범위를 유효하게 활용할 수 없게 되는 결점을 있었다.
[발명의 목적]
이에 본 발명은 상기한 바와같은 결점을 해결하기 위해 발명된 것으로, 허용입력범위를 유효하게 활용할 수 있고, 또 아나로그입력전압의 변화범위를 광범위하게 설정할 수 있도록 된 아나로그/디지탈변환회로를 제공하고자 함에 그 목적에 있다.
[발명의 구성]
상기한 목적을 달성하기 위한 본 발명에 따른 아나로그/디지탈변환회로는, 아나로그입력전압이 결합용량을 통해 공급되는 입력버퍼회로와, 직렬접속된 복수개의 기준저항으로 이루어져 각 기준저항의 접속점에서 각각 값이 다른 기준전압을 발생시키는 기준전압발생회로, 상기 입력버퍼회로의 출력전압과 상기 기준전압 발생회로에서 발생된 기준전압을 각각 비교하는 복수개의 전압비교기로 이루어진 전압비교회로 및 상기 기준전압발생회로에서 발생된 기준전압중 하나를 선택해서 상기 입력버퍼회로에 직류바아러스전압으로서 공급하는 수단을 구비한 것을 특징으로 한다.
[작용]
상기와 같이 구성된 본 발명에 따른 아나로그/디지탈 변환회로에서는, 아나로그/디지탈변환을 수행할 때 기준전압으로서 사용되는 전압이 아나로그입력전압에 대응되어 선택되게 되므로, 아나로그입력전압이 공급되는 입력버퍼회로에 직류바이어스전압으로서 공급되게 된다.
[실시예]
이하, 도면을 참조해서 본 발명의 실시예를 상세히 설명한다.
제 1 도는 디지탈 TV의 Y신호 또는 R-Y신호, G-Y신호의 디지탈변환을 수행하는 회로에 본 발명에 따른 A/D변환회로를 적용시킨 경우의 구성을 나타낸 회로도로서, 일점쇄선으로 둘러 쌓인 부분이 집적회로의 내부인 바, 이 집적회로내에는 종래의 회로와 마찬가지로 아나로그입력 전압이 공급되는 입력버퍼회로(11)와, 전원전압(VDD)과 정전류원(12)간에 직렬로 접속된 복수개의 기준저항(13)과 복수개의 전압비교기(14)및 디코더회로(15)로 이루어진 A/D변환부(16)가 설치되어 있고, 집적회로의 외부에는 결합용량(17)이 설치되어 있다.
그리고 본 실시예의 회로에는 상기 복수개의 기준저항(13)의 각 접속점중 최저의 기준전압(VL)이 얻어지는 접속점으로 부터 단자(18)가 인출되어 있고, 중간의 기준전압(VM)이 얻어지는 접속점으로 부터는 단자(19)가 인출되어 있다. 더욱이 집적회로내에는 상기 양쪽 단자(18,19)의 전압(VL 또는 VM)이 입력되는 버퍼회로(20)가 새롭게 추가되어 있다.
상기와 같이 구성된 A/D변환회로에 있어서 아나로그 입력신호(Vin)로서 R-Y신호 또는 R-G신호를 A/D변환시키는 경우에는, 도면에 실선으로 나타낸 바와같이 집적회로의 외부에서 기준전압(VM)의 단자(19)가 버퍼회로(20)의 입력단(21)에 접속되고, 이 버퍼회로(20)의 출력단(22)은 저항(23)을 매개로 입력버퍼회로(11)의 입력단(24)에 접속되게 된다. 즉, 이 경우에는 A/D변환회로의 허용입력범위의 중간전압(VM)이 입력버퍼회로(11)에 직류바이어스전압으로서 공급되게 된다.
한편, 아나로그입력전압(Vin)으로서 Y신호를 A/D변환시키는 경우에는, 도면에 파선으로 나타낸 바와같이 집적회로의 외부에서 기준전압(VL)의 단자(18)가 버퍼회로(20)의 입력단(21)에 접속되고, 이때에도 이버퍼회로(20)의 출력단(22)은 저항(23)을 매개로 입력버퍼회로(11)의 입력단(24)에 접속되게 된다. 즉 이 경우에는 A/D변환회로의 허용입력범위의 최저전압(VL)이 입력버퍼회로(11)에 직류바이어스전압으로서 공급되게 된다.
그 다음에는 소정의 직류바이어스전압이 인가된 상태에서, 아나로그입력전압이 복수개의 전압비교기(14)에서 각각의 기준전압과 비교되는 바, 이 비교결과를 기초로 디코더회로(15)에서 2진수의 디지탈데이타가 출력되게 된다.
그런데, 상기 실시예의 회로에서는 직렬로 접속된 복수개의 기준저항(13)에 이해 형성된 기준전압이 입력버퍼회로(11)의 직류바이어스전압으로서 사용되도록 되어 있기 때문에, 전원전압이 변동하거나 주위의 온도가 변화하더라도 아나로그입력전압의 바이어스전압은 항시 A/D변환회로의 허용입력범위의 중간전압(VM) 또는 최저전압(VL)과 일치하게 된다. 그 때문에 A/D변환회로의 허용입력범위에 대한 아나로그 입력전압의 변화범위를 여우를 두지 않고서도 설정할 수 있게 되고, 그에 따라 A/D변환회로의 허용입력범위를 유효하게 활용할 수 있게 된다.
제 2 도는 본 발명에 따른 A/D변환회로의 제 2 실시예의 구성을 나타낸 회로도로서, 이 제 2 실시예의 경우에도 디지탈 TV의 Y신호 또는 R-Y신호, G-Y신호의 디지탈변화을 수행하는 회로에 본 발명을 적용시킨 경우이다. 이 제 2 실시예의 회로가 상기 제 1 실시예의 회로와 다른점은 상기 버퍼회로(20)의 출력이 집적회로내에 새롭게 설치된 아나로그스위치(25)를 매개로 상기 입력버퍼회로(11)의 입력단(24)에 공급된다는 점으로서, 상기 아나로그스위치(25)는 A/D변환을 수행할 때에 외부로 부터의 제어신호에 기초해서 소정기간 도통되고, 그후의 비도통 기간에는 직류바이어스전압(VL또는 VM)이 용량(17)에 의해 유지되게 된다. 즉, 아나로그입력전압(Vin)은 상기 아나로그스위치(25)의 비도통기간에 직류바이어스 전압(VL 또는 VM)으로 클램프되게 된다.
제 3 도는 본 발명에 다른 A/D변환회로의 제 3 실시예의 구성을 나타낸 회로도로서, 이 제 3실시예의 경우에도 디지탈 TV의 Y신호 또는 R-Y신호,G-Y신호의 디지탈변환을 수행하는 회로에 본 발명을 적용시킨 경우이다. 이 제 3 실시예의 회로가 상기 제 1 실시예의 회로와 다른 점은 상기 버퍼회로(20) 대신에 상기 기준전압(VL,VM)이 공급되는 2개의 버퍼회로(26,27)가 집적회로내에 설치된 점이다.
제 4 도는 본 발명에 따른 A/D변환회로의 제 4 실시예의 구성을 나타낸 회로도로서, 이 제 4 실시예의 경우에도 디지탈TV의 Y신호 또는 R-Y신호,G-Y신호의 디지탈변환을 수행하는 회로에 본 발명을 적용시킨 경우이다. 이 제 4 실시예의 회로에는 상기 제 2 실시예의 회로와 동일한 아나로그스위치(25)가 설치됨과 더불어, 상기 제 3 실시예의 회로와 동일한 2개의 버퍼회로(26,27)가 설치되어 버퍼회로(26,27)로부터의 출력이 얻어지는 단자(18,19)가 아나로그스위치(25)의 입력단자(28)에 선택적으로 접속되도록 구성된 것이다.
상기 제 2 내지 제 4실시예의 각 회로는 제 1 실시예의 회로와 마찬가지로 각각 기준저항(13)에 의해 형성된 기준전압이 입력버퍼회로(11)의 직류바이어스전압으로서 사용되도록 되어 있으므로, 아나로그입력전압의 바이어스전압이 항시 A/D변환회로의 허용입력범위중 중간전압(VM) 또는 최저전압(L)과 일치되게 되고, 그에 따라 A/D변환회로의 허용입력범위가 유효하게 활용될 수 있게 된다.
한편, 본 발명은 상기한 실시예에 한정되지 않고 여러가지로 변형실시할 수 있는 바, 예컨대 상기 각 실시예에서는 아나로그입력전압으로서 Y신호 또는 R- Y신호, G-Y신호를 A/D변환시키는 회로에 본 발명을 적용시킨 경우에 대하여 설명했지만, 이는 직류바이어스전압이 인가된 상태에서 A/D변환을 수행하는 모든 회로에 실시할 수 있게 됨으로써, 입력버퍼회로에 공급되는 직류바이어스 전압도 A/D변환회로의 허용입력범위의 중간전압 및 최저전압에 한정되지 않고, 여러가지의 기준전압을 선택해서 공급할 수 있게 된다.
[발명의 효과]
이상 설명한 바와같이 본 발명에 의하면, 기준저항에 의해 형성된 기준전압이 입력버퍼회로의 직류바이어스전압으로서 사용되도록 되어 있으므로 허용입력범위를 유효하게 활용할 수 있게 되고, 또 아나로그입력전압의 변화범위를 광범위하게 설정할 수 있도록 된 아나로그/디지탈변환회로를 제공할 수 있게 된다.

Claims (1)

  1. 아나로그입력전압(Vin)이 용량(17)을 통해 공급되는 입력버퍼회로(11)와, 직렬접속된 복수개의 기준 저항(13)으로 이루어져 각 기준저항(13)의 접속점에서 각각 값이 다른 기준전압를 발생시키는 기준전압발생회로(13), 상기 입력버퍼회로(11)의 출력전압과 상기 기준전압발생회로(13)에서 발생된 기준전압을 각각 비교하여 복수개의 전압비교기로 이루어진 전압비교회로(14) 및, 상기 기준전압발생회로(13)에서 발생된 기준 전압중 하나를 선택해서 상기 입력버퍼회로(11)에 직류바이러스전압으로 공급하는 수단(20,23 ; 26,27)이 구비되어 구성된 것을 특징으로 하는 아나로그/디지탈변환회로.
KR1019890008470A 1988-06-20 1989-06-20 아나로그/디지탈변환회로 Expired KR920004347B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP63151772A JPH01318431A (ja) 1988-06-20 1988-06-20 アナログ／ディジタル変換回路
JP88-151772 1988-06-20

Publications (2)

Publication Number Publication Date
KR900001134A KR900001134A (ko) 1990-01-31
KR920004347B1 true KR920004347B1 (ko) 1992-06-01

Family

ID=15525958

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019890008470A Expired KR920004347B1 (ko) 1988-06-20 1989-06-20 아나로그/디지탈변환회로

Country Status (3)

Country Link
US (1) US4918450A (ko)
JP (1) JPH01318431A (ko)
KR (1) KR920004347B1 (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2722351B2 (ja) * 1989-11-29 1998-03-04 キヤノン株式会社 撮像信号処理装置
JPH0433415A (ja) * 1990-05-29 1992-02-04 Sanyo Electric Co Ltd Ａ／ｄ変換器
US5422642A (en) * 1993-06-22 1995-06-06 International Business Machines Corporation DC centering analog receiver for flash A/D converter
JP2614410B2 (ja) * 1994-01-28 1997-05-28 インターナショナル・ビジネス・マシーンズ・コーポレイション 液晶駆動方法及び液晶駆動装置
US5786866A (en) * 1996-10-15 1998-07-28 Fairchild Semiconductor Corporation Video color subcarrier signal generator
JP2003032112A (ja) * 2001-07-18 2003-01-31 Sanyo Electric Co Ltd アナログ−デジタル変換回路およびその直流バイアス電圧発生方法
US7573415B1 (en) * 2008-02-01 2009-08-11 Agere Systems Inc. Area and power efficient analog to digital converter and methods for using such
US7626531B2 (en) * 2008-02-01 2009-12-01 Agere Systems Inc. Systems and methods for analog to digital conversion
WO2009148458A1 (en) 2008-06-06 2009-12-10 Lsi Corporation Systems and methods for latch based analog to digital conversion
US8121186B2 (en) 2008-06-06 2012-02-21 Lsi Corporation Systems and methods for speculative signal equalization
JP5244233B2 (ja) 2008-06-06 2013-07-24 エルエスアイ コーポレーション 同期タイミング再設定アナログ−デジタル変換のためのシステム及び方法
US8574960B2 (en) 2010-02-03 2013-11-05 Stats Chippac, Ltd. Semiconductor device and method of forming cavity adjacent to sensitive region of semiconductor die using wafer-level underfill material
US8193961B2 (en) 2010-09-23 2012-06-05 Lsi Corporation Systems and methods for enhancing analog to digital conversion resolution
CN111562805B (zh) * 2020-05-14 2025-04-29 芯与物(上海)技术有限公司 一种校准电路

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1265641A (ko) * 1970-01-03 1972-03-01
JPS5946131B2 (ja) * 1976-08-18 1984-11-10 株式会社東芝 符号化回路
US4119960A (en) * 1977-02-11 1978-10-10 Siliconix Incorporated Method and apparatus for sampling and holding an analog input voltage which eliminates offset voltage error
DE2821988A1 (de) * 1977-05-20 1978-12-21 Nippon Kogaku Kk Anzeigevorrichtung
JPS5815982B2 (ja) * 1978-06-30 1983-03-29 株式会社東芝 アナログ↓−デジタル変換回路
US4323885A (en) * 1980-09-29 1982-04-06 Bell Telephone Laboratories, Incorporated Noise and crosstalk reduction in mid-riser biased encoders
JPS592432A (ja) * 1982-06-28 1984-01-09 Hitachi Ltd ビデオ信号用アナログ−デジタル変換器
US4608555A (en) * 1982-12-20 1986-08-26 Hoeft Werner H Analog to digital flash converter
JPS60139026A (ja) * 1983-12-27 1985-07-23 Citizen Watch Co Ltd Ａ／ｄコンバ−タ
JPS61120530A (ja) * 1984-11-15 1986-06-07 Toshiba Corp アナログ・デジタル変換器
FR2604840B1 (fr) * 1986-10-07 1988-12-09 Efcis Convertisseur analogique-numerique differentiel a capacites commutees
US4837527A (en) * 1987-12-23 1989-06-06 Rca Licensing Corporation Switched capacitor arrangement

Also Published As

Publication number Publication date
JPH01318431A (ja) 1989-12-22
US4918450A (en) 1990-04-17
KR900001134A (ko) 1990-01-31

Similar Documents

Publication Publication Date Title
KR920004347B1 (ko) 아나로그/디지탈변환회로
US4910518A (en) Comparator unit for a flash analog-to-digital converter
US4542370A (en) Cascade-comparator A/D converter
US5155386A (en) Programmable hysteresis comparator
US5043730A (en) Digital-analog conversion circuit with application of voltage biasing for distortion stabilization
US5633637A (en) Digital-to-analog converter circuit
US5883504A (en) Power supply unit
US5313207A (en) Differential subtracter improved for higher accuracy and A/D converter including the same
US4692738A (en) Analog signal processing apparatus
KR910009067B1 (ko) A/d변환기
US5734342A (en) Analog-to-digital converter for generating a digital N-bit Gray code
US5629702A (en) Analog to digital converter
EP0630103B1 (en) Emitterfollower circuit and analog to digital converter using such circuit
EP0052226A1 (en) Digital to analog converting apparatus
US4542332A (en) Precision current-source arrangement
EP0372547A2 (en) Bias circuit for a subranging analog to digital converter
JPH04347922A (ja) クランプ回路
US5835040A (en) Digital processing circuit with gain control
KR920005779Y1 (ko) 동기신호신장회로
JP2699610B2 (ja) 同期信号分離回路
JPH1155119A (ja) アナログ−デジタル変換器
KR930005603B1 (ko) 텔리텍스트 데이타 추출 기준레벨 발생회로
KR890004315B1 (ko) 전병렬 a/d변환기의 단위 비교회로
JPH05218864A (ja) アナログ−デジタル変換器
KR0164809B1 (ko) 아날로그-디지탈 컨버터회로

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

R17-X000 Change to representative recorded

St.27 status event code: A-3-3-R10-R17-oth-X000

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

G160 Decision to publish patent application
PG1605 Publication of application before grant of patent

St.27 status event code: A-2-2-Q10-Q13-nap-PG1605

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 5

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 6

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 7

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 8

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 9

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 10

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 11

FPAY Annual fee payment

Payment date: 20030530

Year of fee payment: 12

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 12

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

St.27 status event code: A-4-4-U10-U13-oth-PC1903

Not in force date: 20040602

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

PC1903 Unpaid annual fee

St.27 status event code: N-4-6-H10-H13-oth-PC1903

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20040602

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000