JPH05218864A - アナログ−デジタル変換器 - Google Patents
アナログ−デジタル変換器Info
- Publication number
- JPH05218864A JPH05218864A JP4018736A JP1873692A JPH05218864A JP H05218864 A JPH05218864 A JP H05218864A JP 4018736 A JP4018736 A JP 4018736A JP 1873692 A JP1873692 A JP 1873692A JP H05218864 A JPH05218864 A JP H05218864A
- Authority
- JP
- Japan
- Prior art keywords
- switch
- reference voltage
- capacitor
- input terminal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】 アナログ信号のサンプリング中に、ノイズに
よるアナログ信号の変動があっても、サンプリング値へ
の影響を抑制できるアナログ−デジタル変換器を得る。 【構成】 入力端子１を第１のスイッチ３を介して第１
のコンデンサ２に接続するとともに入力端子１と第１の
スイッチ３との間に複数のサンプルホールド回路18、1
9、20からなる平均化回路17を接続し、この平均化回路1
7の出力を基準電圧発生回路４の電圧と比較してハイレ
ベルまたはロウレベルのデジタル出力を発生するように
構成した。
よるアナログ信号の変動があっても、サンプリング値へ
の影響を抑制できるアナログ−デジタル変換器を得る。 【構成】 入力端子１を第１のスイッチ３を介して第１
のコンデンサ２に接続するとともに入力端子１と第１の
スイッチ３との間に複数のサンプルホールド回路18、1
9、20からなる平均化回路17を接続し、この平均化回路1
7の出力を基準電圧発生回路４の電圧と比較してハイレ
ベルまたはロウレベルのデジタル出力を発生するように
構成した。
Description
【０００１】
【産業上の利用分野】この発明は、アナログ−デジタル
変換器（以下、Ａ−Ｄ変換器）に関するものである。
変換器（以下、Ａ−Ｄ変換器）に関するものである。
【０００２】
【従来の技術】図２は、従来のＡ−Ｄ変換器を示す回路
図である。図において、１はアナログ信号が入力される
入力端子、２は第１のスイッチ３を介して入力端子１に
接続された第１のコンデンサで、スイッチ３が導通した
とき入力端子１に供給されたアナログ信号により充電さ
れる。また、４は基準となる電圧を発生する基準電圧発
生回路、５は第２のスイッチ６を介して基準電圧発生回
路４に接続された第２のコンデンサで、第２のスイッチ
６が導通したとき、基準電圧発生回路４の出力電圧によ
り充電される。７は第１のコンデンサ２と第２のコンデ
ンサ５に接続されコンパレータで、第１のコンデンサ２
に充電保持された電圧値を第２のコンデンサ５に保持さ
れた基準電圧値と比較し、大小に基づく出力を出力端子
８に発生する。９、10は第１、第２のスイッチ３、６に
それぞれ制御信号を供給する入力端子で、これらの入力
端子９、10には第１、第２のスイッチ３、６を交互に導
通状態とする信号が入力される。
図である。図において、１はアナログ信号が入力される
入力端子、２は第１のスイッチ３を介して入力端子１に
接続された第１のコンデンサで、スイッチ３が導通した
とき入力端子１に供給されたアナログ信号により充電さ
れる。また、４は基準となる電圧を発生する基準電圧発
生回路、５は第２のスイッチ６を介して基準電圧発生回
路４に接続された第２のコンデンサで、第２のスイッチ
６が導通したとき、基準電圧発生回路４の出力電圧によ
り充電される。７は第１のコンデンサ２と第２のコンデ
ンサ５に接続されコンパレータで、第１のコンデンサ２
に充電保持された電圧値を第２のコンデンサ５に保持さ
れた基準電圧値と比較し、大小に基づく出力を出力端子
８に発生する。９、10は第１、第２のスイッチ３、６に
それぞれ制御信号を供給する入力端子で、これらの入力
端子９、10には第１、第２のスイッチ３、６を交互に導
通状態とする信号が入力される。
【０００３】なお、図３は、スイッチ３、６の具体的構
成を示す回路図で、図において、１１はソース端子が入
力端子１２に、ドレイン端子が出力端子13に接続された
Ｎチャネル型ＭＯＳトランジスタ、14はＮチャネル型Ｍ
ＯＳトランジスタのソース端子にソース端子が、ドレイ
ン端子にドレイン端子が接続されたＰチャネル型ＭＯＳ
トランジスタ、15はＮチャネル型ＭＯＳトランジスタ11
のゲート端子に接続されるとともにインバータ回路16を
介してＰチャネル型ＭＯＳトランジスタ14のゲート端子
に接続された制御信号入力端子である。このようなスイ
ッチ３、６の構成によれば入力端子15にハイレベルの信
号を印加すると、入出力端子12、13間を導通状態とし、
ロウレベルの信号を印加すると非導通状態とすることが
できる。
成を示す回路図で、図において、１１はソース端子が入
力端子１２に、ドレイン端子が出力端子13に接続された
Ｎチャネル型ＭＯＳトランジスタ、14はＮチャネル型Ｍ
ＯＳトランジスタのソース端子にソース端子が、ドレイ
ン端子にドレイン端子が接続されたＰチャネル型ＭＯＳ
トランジスタ、15はＮチャネル型ＭＯＳトランジスタ11
のゲート端子に接続されるとともにインバータ回路16を
介してＰチャネル型ＭＯＳトランジスタ14のゲート端子
に接続された制御信号入力端子である。このようなスイ
ッチ３、６の構成によれば入力端子15にハイレベルの信
号を印加すると、入出力端子12、13間を導通状態とし、
ロウレベルの信号を印加すると非導通状態とすることが
できる。
【０００４】次に動作について説明する。まず、入力端
子９、10に供給された制御信号により第１のスイッチ３
が導通状態に、第２のスイッチ６が非導通状態に制御さ
れているとき、第１のコンデンサ２には入力端子１より
アナログ信号が供給され、アナログ信号の電圧に充電さ
れる。一方、第２のコンデンサ５には、第２のスイッチ
６が導通状態にあるとき、基準電圧発生回路４の出力す
る基準電圧により充電され、この電圧を保持しているた
め、この第１のコンデンサ２と第２のコンデンサ５の電
圧はコンパレータ７で比較され、コンパレータ７は第１
のコンデンサの電圧が大きければハイレベルの信号を、
小さければロウレベルの信号を出力端子８に供給するこ
とになる。
子９、10に供給された制御信号により第１のスイッチ３
が導通状態に、第２のスイッチ６が非導通状態に制御さ
れているとき、第１のコンデンサ２には入力端子１より
アナログ信号が供給され、アナログ信号の電圧に充電さ
れる。一方、第２のコンデンサ５には、第２のスイッチ
６が導通状態にあるとき、基準電圧発生回路４の出力す
る基準電圧により充電され、この電圧を保持しているた
め、この第１のコンデンサ２と第２のコンデンサ５の電
圧はコンパレータ７で比較され、コンパレータ７は第１
のコンデンサの電圧が大きければハイレベルの信号を、
小さければロウレベルの信号を出力端子８に供給するこ
とになる。
【０００５】次に第１のスイッチ３が非導通状態に第２
のスイッチ６が導通状態になると、第１のコンデンサ２
はスイッチ３が導通状態におけるアナログ信号の電圧を
保持しており、また、第２のコンデンサ５は基準電圧発
生回路４の出力する基準電圧に充電されるため、コンパ
レータ７で同様に電圧比較を行ない出力を発生すること
になる。このような動作周期をくりかえすことによりＡ
−Ｄ変換を行なっている。
のスイッチ６が導通状態になると、第１のコンデンサ２
はスイッチ３が導通状態におけるアナログ信号の電圧を
保持しており、また、第２のコンデンサ５は基準電圧発
生回路４の出力する基準電圧に充電されるため、コンパ
レータ７で同様に電圧比較を行ない出力を発生すること
になる。このような動作周期をくりかえすことによりＡ
−Ｄ変換を行なっている。
【０００６】
【発明が解決しようとする課題】従来のＡ−Ｄ変換器
は、以上のように構成されていたので、第１のスイッチ
３の導通時に、アナログ信号にノイズなどによる電圧の
変動が生ずると、ノイズの加わった値が第１のコンデン
サ２に保持されることになり、この結果、コンパレータ
７が誤まった出力を発生することになるという問題点が
あった。
は、以上のように構成されていたので、第１のスイッチ
３の導通時に、アナログ信号にノイズなどによる電圧の
変動が生ずると、ノイズの加わった値が第１のコンデン
サ２に保持されることになり、この結果、コンパレータ
７が誤まった出力を発生することになるという問題点が
あった。
【０００７】この発明は、上記の問題点を解決するため
になされたもので、ノイズなどによる入力アナログ信号
の電圧変動を抑制して信頼性の高いＡ−Ｄ変換器を得る
ことを目的とする。
になされたもので、ノイズなどによる入力アナログ信号
の電圧変動を抑制して信頼性の高いＡ−Ｄ変換器を得る
ことを目的とする。
【０００８】
【課題を解決するための手段】この発明に係るＡ−Ｄ変
換器は、アナログ信号が入力される入力端子と、該入力
端子に供給されたアナログ信号を平均化する平均化回路
と、基準となる電圧を発生する基準電圧発生回路と、上
記平均化回路の出力電圧を上記基準電圧発生回路による
基準電圧と比較し、ハイレベルまたはロウレベルの信号
を発生するコンパレータとを備えて構成されている。
換器は、アナログ信号が入力される入力端子と、該入力
端子に供給されたアナログ信号を平均化する平均化回路
と、基準となる電圧を発生する基準電圧発生回路と、上
記平均化回路の出力電圧を上記基準電圧発生回路による
基準電圧と比較し、ハイレベルまたはロウレベルの信号
を発生するコンパレータとを備えて構成されている。
【０００９】
【作用】この発明におけるＡ−Ｄ変換器は、入力された
アナログ信号を平均化して基準電位と比較し、ノイズに
よるアナログ信号の変動を抑制する。
アナログ信号を平均化して基準電位と比較し、ノイズに
よるアナログ信号の変動を抑制する。
【００１０】
【実施例】実施例１．図１は、この発明の一実施例であ
るＡ−Ｄ変換器を示す回路図である。図において、１〜
10は上記従来例と全く同一のものであるため、その説明
を省略する。17は第１のスイッチ３が非導通状態にある
ときのアナログ信号を平均化する平均化回路で、入力端
子１にそれぞれスイッチ21、22、23を介して接続された
サンプルホールード回路18、19、20と、このサンプルホ
ールド回路18、19、20の出力端に接続され、第１のスイ
ッチ３を介して第１のコンデンサ２に出力を供給するス
イッチ24とから構成されている。
るＡ−Ｄ変換器を示す回路図である。図において、１〜
10は上記従来例と全く同一のものであるため、その説明
を省略する。17は第１のスイッチ３が非導通状態にある
ときのアナログ信号を平均化する平均化回路で、入力端
子１にそれぞれスイッチ21、22、23を介して接続された
サンプルホールード回路18、19、20と、このサンプルホ
ールド回路18、19、20の出力端に接続され、第１のスイ
ッチ３を介して第１のコンデンサ２に出力を供給するス
イッチ24とから構成されている。
【００１１】また、25は入力端子１と第１のスイッチ３
とを接続する第３のスイッチ、26は出力スイッチ24と第
３のスイッチ25とを同時に動作させる制御信号が供給さ
れる入力端子、27、28、29はスイッチ21、22、23を動作
させる制御信号が供給される入力端子で、これらの制御
信号は、第１のスイッチ３が非導通状態にあるときにス
イッチ21、22、23、25を順次導通状態に保持するように
構成されている。
とを接続する第３のスイッチ、26は出力スイッチ24と第
３のスイッチ25とを同時に動作させる制御信号が供給さ
れる入力端子、27、28、29はスイッチ21、22、23を動作
させる制御信号が供給される入力端子で、これらの制御
信号は、第１のスイッチ３が非導通状態にあるときにス
イッチ21、22、23、25を順次導通状態に保持するように
構成されている。
【００１２】このような構成のもとで、まず、第１のス
イッチ３が非導通、第２のスイッチ６が導通状態にある
とき、第１のコンデンサ２は第１のスイッチ３が導通状
態での印加電圧を保持しており、また、第２のコンデン
サ５は基準電圧発生回路４の出力する基準電圧が印加さ
れて充電されることになり、この第１のコンデンサ２と
第２のコンデンサ５の電圧の大小をコンパレータ７で比
較し、Ａ−Ｄ変換を行なうことになる。このとき、出力
側スイッチ24と第３のスイッチ25は非導通状態にある。
入力側スイッチ21、22、23は順次導通状態となり、その
ときのアナログ信号を順次サンプルホールド回路18、1
9、20でサンプリングしてホールドする。次に、出力側
スイッチ24と第３のスイッチ25を導通状態にすると、サ
ンプルホールド回路18、19、20の出力端と入力端子１と
が接続され、これらの出力電圧が合成されて平均化した
電圧が発生する。
イッチ３が非導通、第２のスイッチ６が導通状態にある
とき、第１のコンデンサ２は第１のスイッチ３が導通状
態での印加電圧を保持しており、また、第２のコンデン
サ５は基準電圧発生回路４の出力する基準電圧が印加さ
れて充電されることになり、この第１のコンデンサ２と
第２のコンデンサ５の電圧の大小をコンパレータ７で比
較し、Ａ−Ｄ変換を行なうことになる。このとき、出力
側スイッチ24と第３のスイッチ25は非導通状態にある。
入力側スイッチ21、22、23は順次導通状態となり、その
ときのアナログ信号を順次サンプルホールド回路18、1
9、20でサンプリングしてホールドする。次に、出力側
スイッチ24と第３のスイッチ25を導通状態にすると、サ
ンプルホールド回路18、19、20の出力端と入力端子１と
が接続され、これらの出力電圧が合成されて平均化した
電圧が発生する。
【００１３】次に、第１のスイッチ３が導通、第２のス
イッチ６が非導通状態になると、第１のコンデンサ２は
サンプルホールド回路18、19、20の出力と入力端子１の
電圧との平衡電圧が印加されて充電される。また、第２
のコンデンサ５は導通状態での基準電圧発生回路４の出
力する基準電圧を保持しており、第１のコンデンサ２の
電圧を第２のコンデンサ５の保持電圧と比較してコンパ
レータ７からハイレベル信号またはロウレベル信号のデ
ジタル信号を出力することになる。このような動作を所
定の周期で繰り返すことによりＡ−Ｄ変換を行なう。
イッチ６が非導通状態になると、第１のコンデンサ２は
サンプルホールド回路18、19、20の出力と入力端子１の
電圧との平衡電圧が印加されて充電される。また、第２
のコンデンサ５は導通状態での基準電圧発生回路４の出
力する基準電圧を保持しており、第１のコンデンサ２の
電圧を第２のコンデンサ５の保持電圧と比較してコンパ
レータ７からハイレベル信号またはロウレベル信号のデ
ジタル信号を出力することになる。このような動作を所
定の周期で繰り返すことによりＡ−Ｄ変換を行なう。
【００１４】この発明におけるＡ−Ｄ変換器は、上記の
ような動作をするので、第１のスイッチ３の導通時に、
アナログ信号に一時的にノイズなどによる電圧の変動が
あっても、第１のコンデンサ２に印加される電圧は、サ
ンプルホールド回路18、19、20の出力電圧と入力された
アナログ信号の平衡した電圧であるために、ノイズなど
による変動幅が小さくなる。
ような動作をするので、第１のスイッチ３の導通時に、
アナログ信号に一時的にノイズなどによる電圧の変動が
あっても、第１のコンデンサ２に印加される電圧は、サ
ンプルホールド回路18、19、20の出力電圧と入力された
アナログ信号の平衡した電圧であるために、ノイズなど
による変動幅が小さくなる。
【００１５】実施例２．上記の実施例１では、サンプル
ホールド回路を３回路並列接続したものとしたが、必要
に応じてサンプルホールド回路の接続数を増減すること
ができ、サンプルホールド回路の数を多くすると、より
誤差の少ない平衡電圧を得ることができる。
ホールド回路を３回路並列接続したものとしたが、必要
に応じてサンプルホールド回路の接続数を増減すること
ができ、サンプルホールド回路の数を多くすると、より
誤差の少ない平衡電圧を得ることができる。
【００１６】実施例３．また、上記説明では、入力端子
１と第１のスイッチ３の間に複数のサンプルホールド回
路を並列に接続したものについて述べたが、基準電圧発
生回路４と第２のスイッチ６の間にも複数のサンプルホ
ールド回路を並列に接続してもよく、このような構成に
よれば、基準電圧も安定化することができ、より信頼性
の高いＡ−Ｄ変換器を得ることができる。
１と第１のスイッチ３の間に複数のサンプルホールド回
路を並列に接続したものについて述べたが、基準電圧発
生回路４と第２のスイッチ６の間にも複数のサンプルホ
ールド回路を並列に接続してもよく、このような構成に
よれば、基準電圧も安定化することができ、より信頼性
の高いＡ−Ｄ変換器を得ることができる。
【００１７】実施例４．さらに、第２のコンデンサ５お
よび第２のスイッチ６は、基準電圧を発生するための一
手段であり、基準電圧発生回路４で安定な電圧を発生す
ることができれば省略することができる。
よび第２のスイッチ６は、基準電圧を発生するための一
手段であり、基準電圧発生回路４で安定な電圧を発生す
ることができれば省略することができる。
【００１８】
【発明の効果】以上のように、この発明によれば、複数
のアナログ信号を平均化して基準電圧と比較するように
構成したため、一時的なノイズなどによるアナログ信号
の変動の影響を抑制することができ、信頼性の高いＡ−
Ｄ変換器を得ることができる。
のアナログ信号を平均化して基準電圧と比較するように
構成したため、一時的なノイズなどによるアナログ信号
の変動の影響を抑制することができ、信頼性の高いＡ−
Ｄ変換器を得ることができる。
【図１】この発明の一実施例であるＡ−Ｄ変換器を示す
回路図である。
回路図である。
【図２】従来のＡ−Ｄ変換器を示す回路図である。
【図３】スイッチの構成を示す回路図である。
１ 入力端子 ２ 第１のコンデンサ ３ 第１のスイッチ ４ 基準電圧発生回路 ５ 第２のコンデンサ ６ 第２のスイッチ ７ コンパレータ ８ 出力端子 17 平均化回路 18、19、20 サンプルホールド回路 21、22、23、24 スイッチ 25 第３のスイッチ
Claims (1)
- 【請求項１】 アナログ信号が入力される入力端子と、
該入力端子に供給されたアロナグ信号を平均化する平均
化回路と、基準となる電圧を発生する基準電圧発生回路
と、上記平均化回路の出力電圧を上記基準電圧発生回路
による基準電圧と比較し、ハイレベルまたはロウレベル
の信号を発生するコンパレータとを備えたアナログ−デ
ジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4018736A JPH05218864A (ja) | 1992-02-04 | 1992-02-04 | アナログ−デジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4018736A JPH05218864A (ja) | 1992-02-04 | 1992-02-04 | アナログ−デジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05218864A true JPH05218864A (ja) | 1993-08-27 |
Family
ID=11979960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4018736A Pending JPH05218864A (ja) | 1992-02-04 | 1992-02-04 | アナログ−デジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05218864A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007325220A (ja) * | 2006-06-05 | 2007-12-13 | Matsushita Electric Ind Co Ltd | マルチアンテナ通信装置 |
| JP2010199775A (ja) * | 2009-02-24 | 2010-09-09 | Renesas Electronics Corp | Ａｄ変換装置及びａｄ変換方法 |
| JP2021516497A (ja) * | 2018-03-08 | 2021-07-01 | アナログ・ディヴァイシス・インターナショナル・アンリミテッド・カンパニー | アナログ−デジタル変換器ステージ |
-
1992
- 1992-02-04 JP JP4018736A patent/JPH05218864A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007325220A (ja) * | 2006-06-05 | 2007-12-13 | Matsushita Electric Ind Co Ltd | マルチアンテナ通信装置 |
| JP4711892B2 (ja) * | 2006-06-05 | 2011-06-29 | パナソニック株式会社 | マルチアンテナ通信装置 |
| US8050639B2 (en) | 2006-06-05 | 2011-11-01 | Panasonic Corporation | Multi-antenna communication apparatus |
| JP2010199775A (ja) * | 2009-02-24 | 2010-09-09 | Renesas Electronics Corp | Ａｄ変換装置及びａｄ変換方法 |
| JP2021516497A (ja) * | 2018-03-08 | 2021-07-01 | アナログ・ディヴァイシス・インターナショナル・アンリミテッド・カンパニー | アナログ−デジタル変換器ステージ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2708007B2 (ja) | サンプル・ホールド回路 | |
| US6972701B2 (en) | A/D converter calibration | |
| US10778242B2 (en) | Analog-to-digital converter device | |
| JPH05175737A (ja) | サンプルホールド型位相比較回路 | |
| US4507649A (en) | Flash A/D converter having reduced input loading | |
| US6433724B1 (en) | Analog-digital converter with single-ended input | |
| US6229472B1 (en) | A/D converter | |
| JPS59132231A (ja) | アナログ−デイジタル変換器 | |
| KR930009432B1 (ko) | 디지탈/아나로그 변환기용 전류소자 | |
| US4539495A (en) | Voltage comparator | |
| US6489906B2 (en) | ΔΣ type A/D converter | |
| US7928887B2 (en) | Analog/digital conversion device | |
| US4973975A (en) | Initial potential setting circuit for a sample/hold circuit associated with an A/D converter | |
| US5821893A (en) | Pipeline type A/D converter | |
| US6239733B1 (en) | Current interpolation circuit for use in an A/D converter | |
| US20030107048A1 (en) | Diode circuit | |
| JPH05218864A (ja) | アナログ−デジタル変換器 | |
| KR940000702B1 (ko) | 조절가능한 cmos 히스테리시스 제한기와, 출력신호 발생방법, 및 신호 처리방법 | |
| US10763875B2 (en) | Switched capacitor circuit and analog-to-digital converter device | |
| US4338656A (en) | Voltage polarity switching circuit | |
| JPH043520A (ja) | 比較回路 | |
| US10505560B2 (en) | Analog-to-digital converter with noise elimination | |
| US6822599B2 (en) | Integrated circuit and A/D conversion circuit | |
| US4864304A (en) | Analog voltage signal comparator circuit | |
| JPS6231863B2 (ja) |