JP2021516497A - アナログ−デジタル変換器ステージ - Google Patents
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Abstract
Description
8ビット=0.390625%
10ビット=0.097656%
12ビット=0.024414%
14ビット=0.006104%
16ビット=0.001526%
18ビット=0.000381%
20ビット=0.000095%
Vinput=2.5sin(2π×10×106) 式5
φ=−arctan(2πfRC)
式6
φ=−arctan(2・π・10×106×40×40×10−12)
φ=−0.10019ラジアン
φ=−0.11013ラジアン
Claims (22)
- アナログ−デジタル変換器のステージであって、
第1の時定数を有する取得回路に結合されたアナログ−デジタル変換器と、
複数の回路であって、各々が、前記第1の時定数と実質的に同じ時定数を有する取得回路と、前記アナログ−デジタル変換器のデジタル出力に基づくそれぞれの制御信号を受信するため、および前記取得回路によって保持されているサンプリングされた電圧とデジタル−アナログ変換器の出力との間の差分としての差分信号を形成するための前記デジタル−アナログ変換器とを備える、回路と、を備える、ステージ。 - 前記デジタル−アナログ変換器へのそれぞれの制御信号は可変である、請求項1に記載のステージ。
- 前記複数の回路の少なくとも2つの出力が組み合わされる、請求項1に記載のステージ。
- 前記複数の回路の前記取得回路は、サンプリングコンデンサデジタル−アナログ変換器である、請求項1に記載のステージ。
- 前記アナログ−デジタル変換器は、第1のサンプリングデジタル−アナログ変換器を形成するスイッチトキャパシタアレイを備える、請求項1に記載のステージ。
- 前記複数の回路の各々は、前記第1のサンプリングデジタル−アナログ変換器に整合された、さらなるサンプリングデジタル−アナログ変換器を形成するスイッチトキャパシタアレイを備える、請求項5に記載のステージ。
- 前記複数の回路の前記サンプリングデジタル−アナログ変換器は、複数の単位セルから形成されている、請求項6に記載のステージ。
- 前記複数の回路の少なくとも1つにおいて、前記取得回路は、第1のサンプリングデジタル−アナログ変換器の一部であり、第1のサブデジタル−アナログ変換器に接続されている、請求項1に記載のステージ。
- 前記アナログ−デジタル変換器の前記デジタル出力を受信するため、および前記出力を変更して、前記複数の回路の前記デジタル−アナログ変換器にそれぞれの制御ワードを提供するためのデータ操作ブロックをさらに備える、請求項1に記載のステージ。
- 前記複数の回路の前記デジタル−アナログ変換器のうちの1つに供給されるデジタルワードへの更新が、前記複数の回路の前記デジタル−アナログ変換器のうちの別のものへの更新から時間的にオフセットされる、請求項1に記載のステージ。
- 他の回路のうちの他のものと交換されるように構成された少なくとも1つの予備回路をさらに備える、請求項1に記載のステージ。
- 前記アナログ−デジタル変換器は、フラッシュ変換器を備える、請求項1に記載のステージ。
- 前記アナログ−デジタル変換器は、1つ以上の請求項1に記載のステージを備えるパイプライン化アナログ−デジタル変換器である、請求項1に記載のステージ。
- 実質的に整合されたサンプリング時定数を有する複数のスライスであって、少なくとも1つであるが全部ではない前記スライスを備えるアナログ−デジタル変換器によって形成されるデジタルワードの推定に応答して一緒に動作可能で、単一スライスの熱ノイズと比較して低減された熱ノイズを有する残余を形成するスライスを使用する、アナログ−デジタル変換器。
- 前記スライスは、同一のサンプリングデジタル−アナログ変換器から形成されている、請求項14に記載のアナログ−デジタル変換器。
- 複数の実質的に同一のスイッチトキャパシタデジタル−アナログ変換器(DAC)ステージを備えるDACであって、1つのステージはマスターステージとして作用するように適合され、少なくとも2つの他のステージは並列に接続されて、任意の単一スライスの熱ノイズと比較して低減された熱ノイズを有する複合DAC出力を形成するように適合されている、DAC。
- 前記DACステージは、入力電圧をサンプリングし、前記サンプリングされた入力電圧および前記DACステージに適用されたデジタルワードの平均の関数としての出力を形成するように動作可能なサンプリングDACである、請求項16に記載のDAC。
- 複数の整合されたデジタル−アナログ変換器スライスを動作させて、アナログ−デジタル変換器の結果および残余を形成する方法であって、
前記整合されたデジタル−アナログ変換器スライスのうちの1つを動作させて、アナログ−デジタル変換を実行することと、
前記整合されたデジタル−アナログ変換器スライスのうちの少なくとも2つを動作させてデジタル−アナログ変換を実行し、サンプリングされた入力と前記サンプリングされた入力のデジタル近似値との間の差分を形成することと、を含む、方法。 - アナログ−デジタル変換器であって、
複数のサンプリングデジタル−アナログ変換器スライスであって、第1のコンデンサについて、第1のスライスにおけるプレート分離距離で割ったコンデンサプレートの面積が、第2のスライスにおける対応するコンデンサのそれと第1の比で異なり、前記第1のスライスにおける前記第1のコンデンサに関連付けられたトランジスタスイッチの幅対長さの比が、前記第2のスライスにおける対応するトランジスタのそれと実質的に前記第1の比で異なる、サンプリングデジタル−アナログ変換器スライスを備える、アナログ−デジタル変換器。 - 複数のサンプリングデジタル−アナログ変換器(DAC)スライスであって、前記サンプリングDACスライスは、
複数の単位セルであって、各々が、それぞれの単位サイズコンデンサと関連単位サイズトランジスタスイッチとを備え、複数の前記単位セルが一緒にグループ化されて、前記サンプリングDACスライス内に重み付きコンデンサを形成し、前記サンプリングDACスライスは、共有入力ノードに接続されて入力信号を一斉にサンプリングし、共有出力ノードに接続可能で、それらのそれぞれの残余の平均を形成する、単位セルを備える、サンプリングデジタル−アナログ変換器スライス。 - 請求項1に記載のアナログ−デジタル変換器のステージであって、前記ステージの第1の動作フェーズ中にバッファ増幅器によって生成される内部基準信号を前記デジタル−アナログ変換器に提供するために前記デジタル−アナログ変換器に選択的に接続可能な前記バッファ増幅器をさらに備え、前記ステージは、前記ステージの第2の動作フェーズ中に前記内部基準信号に代わって、外部基準源によって生成される外部基準信号を前記デジタル−アナログ変換器に提供するために回路を切り替えることをさらに含む、ステージ。
- 高速アナログ−デジタル変換器(ADC)のための統合電圧基準供給回路であって、前記電圧基準供給回路は、
使用中に外部電圧基準信号Vrefを受信する入力ノードと、
前記外部電圧基準信号Vrefをその信号入力のうちの第1のもので受信し、前記Vref信号を前記アナログ−デジタル変換器の基準入力に供給するバッファ増幅器と、
Vref_internalノードを前記入力ノードに選択的に切り替えて、前記バッファ増幅器を介する代わりに、前記外部電圧基準信号Vrefを直接受信するように構成されたスイッチング回路と、を備え、
前記基準入力における基準信号を必要とする前記ADCの動作フェーズの前に、前記スイッチング回路を、第1に、第1の動作フェーズ中に動作させて、前記Vref_internalノードを前記外部基準信号Vrefから接続解除し、それを前記増幅器の出力ノードに接続し、それによって前記バッファ増幅器は、前記Vref_internalノードに電荷を供給し、VrefにするかまたはVrefに維持し、次いで、第2に、前記スイッチング回路を、前記第1のフェーズのあとの第2の動作フェーズ中に動作させて、前記Vref_internalノードを前記入力ノードに接続し、前記外部電圧基準信号Vrefを直接受信し、前記増幅器を前記Vref_internalノードから接続解除する、統合電圧基準供給回路。
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