JP2005249690A5 - - Google Patents

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信号保持方法および信号保持装置、ならびに、アナログ・ディジタル変換方法およびアナログ・ディジタル変換装置
本発明は、被測定物内の被測定信号を観測する技術に関する。
携帯電話機や無線ＬＡＮアダプタなどの無線機器は、内部に高周波アナログ混載ＬＳＩが搭載されている。従来、高周波アナログ混載ＬＳＩは、半導体テスタまたはオシロスコープもしくはスペクトラム・アナライザなどの試験装置を用いて試験されていた（例えば、特許文献１を参照。）。
実用新案登録第３０７１０９９号公報（第６頁、図２）
高周波アナログ混載ＬＳＩは、年々、大規模化し、また、高速化している。その一方で、高周波アナログ混載ＬＳＩの機能および性能に見合った測定資源を導入することが、難しくなってきている。高周波アナログ混載ＬＳＩが高速化するほど、すなわち、ＬＳＩから出力される信号の周波数が高くなるほど、被測定信号の減衰や歪みなど信号劣化の問題が顕著になる。その結果、ＬＳＩと試験装置との間の伝送経路や試験装置は、高価なものとなる。また、ループバック法などによる容易化された試験は、コストが低いものの、要求される仕様の試験を実施することができないという問題がある。
本発明は、上記の課題を解決するために、組み込み自己テスト（ＢＩＳＴ）に適した、被測定信号を観測するための方法および装置を提供することを目的とする。最近の高周波アナログ混載ＬＳＩはＣＭＯＳプロセスで設計されるので、ＬＳＩ内での信号保持が困難になっている。そこで、本発明は、組み込み自己テスト（ＢＩＳＴ）に適し、かつ、ＬＳＩ内で信号保持が容易な信号観測を可能にする方法および装置を提供することを目的とする。
本発明は、上記の目的を達成するためになされたものである。すなわち、本第一の発明は、アナログ・ディジタル変換のために繰り返し信号を保持する方法であって、前記繰り返し信号と参照信号とを比較するステップと、前記繰り返し信号の所定の時間位置における前記比較結果を保持するステップと、を含むことを特徴とするものである。
また、本第二の発明は、アナログ・ディジタル変換のために繰り返し信号を保持する装置であって、前記繰り返し信号と参照信号とを比較する手段と、前記繰り返し信号の所定の時間位置における前記比較結果を保持する手段と、を備えることを特徴とするものである。
さらに、本第三の発明は、繰り返し信号をアナログ・ディジタル変換する方法であって、ディジタルデータをアナログ変換して参照信号を生成するステップと、前記繰り返し信号と前記参照信号とを比較するステップと、前記繰り返し信号の所定の時間位置において前記比較結果を保持するステップと、前記保持された比較結果に基づき前記ディジタルデータを調整するステップと、前記ディジタルデータをアナログ・ディジタル変換の結果として出力するステップと、を含むことを特徴とするものである。
またさらに、本第四の発明は、繰り返し信号をアナログ・ディジタル変換する装置であって、ディジタルデータをアナログ変換して参照信号を生成する手段と、前記繰り返し信号と前記参照信号とを比較する手段と、前記繰り返し信号の所定の時間位置において前記比較結果を保持する手段と、前記保持された比較結果に基づき前記ディジタルデータを調整する手段と、前記ディジタルデータをアナログ・ディジタル変換の結果として出力する手段と、を備えることを特徴とするものである。
またさらに、本第五の発明は、被測定物内における繰り返し信号をアナログ・ディジタル変換する方法であって、前記繰り返し信号の所定の時間位置で発生されるパルスを前記被測定物に印加するステップと、ディジタルデータをアナログ変換して生成される参照信号を前記被測定物に印加するステップと、前記繰り返し信号と前記参照信号との前記被測定物内における比較結果であって、前記パルスに応答して保持された前記比較結果を前記被測定物から受信し、該受信結果に基づき前記ディジタルデータを調整するステップと、前記ディジタルデータをアナログ・ディジタル変換の結果として出力するステップと、を含むことを特徴とするものである。
また、本第六の発明は、被測定物内における繰り返し信号をアナログ・ディジタル変換する装置であって、前記繰り返し信号の所定の時間位置で発生されるパルスを前記被測定物に印加する手段と、ディジタルデータをアナログ変換して生成される参照信号を前記被測定物に印加する手段と、前記繰り返し信号と前記参照信号との前記被測定物内における比較結果であって、前記パルスに応答して保持された前記比較結果を前記被測定物から受信し、該受信結果に基づき前記ディジタルデータを調整する手段と、前記ディジタルデータをアナログ・ディジタル変換の結果として出力する手段と、を含むことを特徴とするものである。
さらに、本第七の発明は、複数のアナログ・ディジタル変換部を備え、繰り返し信号をアナログ・ディジタル変換するパイプライン型アナログ・ディジタル変換装置であって、前記アナログ・ディジタル変換部は、アナログ・ディジタル変換手段とディジタル・アナログ変換手段と信号保持手段と演算手段とを具備し、前記アナログ・ディジタル変換部に入力される信号は、前記信号保持手段と前記演算手段に、それぞれ印加され、前記信号保持手段は、前記繰り返し信号の所定の時間位置で前記アナログ・ディジタル変換部に入力される信号を保持し、前記アナログ・ディジタル変換手段は、前記信号保持手段の出力信号をアナログ・ディジタル変換し、前記ディジタル・アナログ変換手段は、前記アナログ・ディジタル変換手段が出力するディジタルデータをアナログ変換し、前記演算手段は、前記アナログ・ディジタル変換部に入力される信号と前記ディジタル・アナログ変換手段の出力信号との差を求め、後続する前記アナログ・ディジタル変換部へ出力する、ことを特徴とするものである。
またさらに、本第八の発明は、本第一の発明または本第三の発明または本第五の発明のいずれかの方法であって、前記所定の時間位置が、前記繰り返し信号が所定の条件を満たした時から所定の時間分ずれた位置であることを特徴とするものである。
またさらに、本第九の発明は、本第二の発明または本第四の発明または本第六の発明または本第七の発明のいずれかの装置であって、前記所定の時間位置が、前記繰り返し信号が所定の条件を満たした時から所定の時間分ずれた位置であることを特徴とするものである。
本発明によれば、アナログ・ディジタル変換において、ホールド回路に要求されるレベル精度が、全体的に要求される精度に比べて緩和される。これにより、ＬＳＩ内に信号保持回路を組み込むことが容易になる。その結果、従来にＢＩＳＴに適した信号観測が可能になる。
本発明の実施の形態を、添付の図面を参照しながら、以下に説明する。本発明の第一の実施形態は、集積回路に組み込まれた逐次比較近似型のアナログ・ディジタル変換装置である。本発明の第一の実施形態であるアナログ・ディジタル変換装置１００のブロック図を図１に示す。図１において、アナログ・ディジタル変換装置１００は、以下のように構成される。
すなわち、アナログ・ディジタル変換装置１００は、ＰＧとして示されるパルス発生器１０と、遅延器２１と、比較器１１０と、フリップ・フロップ１２０と、逐次比較近似論理回路である逐次比較近似レジスタ１３０と、ディジタル・アナログ変換器１４０とを備える。また、アナログ・ディジタル変換装置１００は、被測定信号Ｖｉｎが入力される。本発明の全ての実施形態において、被測定信号Ｖｉｎは、正弦波信号とする。被測定信号Ｖｉｎは、繰り返し信号であれば、他の種類の信号であっても良い。以下、逐次比較近似レジスタをＳＡＲとも称する。また、ディジタル・アナログ変換器をＤＡＣとも称する。さらに、フリップ・フロップをＦＦとも称する。パルス発生器１０は、入力信号が所定の条件を満たした時から所定の時間だけずれた時間位置でパルスを発生する装置である。パルス発生器１０の出力信号ＣＬＫは、ＦＦ１２０と、遅延時間Ｔ１を有する遅延器２１を介してＳＡＲ１３０とに供給される。ＦＦ１２０およびＳＡＲ１３０は、出力信号ＣＬＫの立ち上がりエッジに応答して動作する。なお、遅延時間Ｔ１は、ＦＦ１２０の伝搬遅延の影響をなくすために、該伝搬遅延時間以上に設定される。比較器１１０には、被測定信号ＶｉｎとＤＡＣ１４０の出力信号Ｖｒｅｆとが入力される。また、比較器１１０は、比較結果Ｃｏｕｔ１をＦＦ１２０に出力する。ＦＦ１２０は、保持したデータをＳＡＲ１３０に出力する。一般的な逐次比較近似型アナログ・ディジタル変換器の場合、ＳＡＲは、比較器の出力端と直結されている。以下、アナログ・ディジタル変換器をＡＤＣとも称する。ＳＡＲ１３０は、データバス３０を介して、ＤＡＣ１４０とデータ出力端Ｄｏｕｔ１とにデータを出力する。ＳＡＲ１３０から出力されるデータは、被測定信号Ｖｉｎをアナログ・ディジタル変換した結果である。本実施形態では、ＳＡＲ１３０のレジスタ長（分解能）、ＤＡＣ１４０の分解能、および、データバス３０の幅は、それぞれ４ビットとする。実際には、それらは、４ビット以外であっても良い。例えば、それらは、１２ビットでも良い。ＤＡＣ１４０の出力レベル範囲は、被測定信号Ｖｉｎの振幅範囲を含む。
次に、パルス発生器１０の動作を説明し、その後で、アナログ・ディジタル変換装置１００の動作について説明する。
まず、パルス発生器１０の内部構成および動作を説明するために、図２を参照する。図２は、パルス発生器のブロック図である。図２において、パルス発生器１０は、Ｒａｍｐとして示されるランプ信号発生器１１と、ＤＡＣ１２と、比較器１３とを備える。ランプ信号発生器１１は、入力信号である被測定信号Ｖｉｎの立ち上がり時のゼロクロスに応答して、ランプ波形を発生する。ランプ波形は、被測定信号Ｖｉｎの１周期以上にわたる傾斜を有する。比較器１３は、ランプ信号発生器１１の出力信号ＲｏｕｔとＤＡＣ１２の出力信号Ｓｏｕｔとをレベル比較し、比較結果ＣＬＫを出力する。出力信号Ｒｏｕｔのレベルが出力信号Ｓｏｕｔのレベルよりも小さい場合、比較器１３の出力信号は論理レベル“Ｌ”である。また、出力信号Ｒｏｕｔのレベルが出力信号Ｓｏｕｔのレベルよりも大きい場合、比較器１３の出力信号は論理レベル“Ｈ”である。
次に、図３を参照する。図３は、図２における被測定信号Ｖｉｎ、出力信号Ｓｏｕｔ、出力信号Ｒｏｕｔ、および、出力信号ＣＬＫのそれぞれの経時変化を示す図である。図３において、横軸は時間であり、縦軸は振幅または論理レベルである。図３において、パルスは、被測定信号Ｖｉｎの立ち上がり時のゼロクロスからΔｔだけずれた時間位置で発生している。このΔｔは、ＤＡＣ１２に与えるディジタル値により制御される。ＤＡＣ１２は、与えられるディジタル値によって出力信号レベルが変化する。従って、ＤＡＣ１２に与えるディジタル値を制御することにより、被測定信号Ｖｉｎの立ち上がり時のゼロクロスから任意の時間だけずれた時間位置でパルスを発生させることができるのである。パルス発生器１０の出力信号は、標本化やアナログ・ディジタル変換のためのタイミング・パルスとして用いられる。このタイミング・パルスは、サンプリング・パルスまたはサンプリング・クロックとも称される。
なお、パルス発生器１０は、入力信号が所定の条件を満たした時から所定の時間だけずれた時間位置でパルスを発生するような装置であれば良い。従って、パルス発生器１０は、図２に示した構成に限定されず、他の技術によって実現されても良い。例えば、シーケンシャルサンプリングに関連する技術を応用して、図２に示した構成とは異なる構成を有するパルス発生器１０を実現することができる。
次に、アナログ・ディジタル変換装置１００の動作について説明する。ここで、図１を参照する。比較器１１０は、被測定信号ＶｉｎとＤＡＣ１４０が出力する参照信号Ｖｒｅｆとをレベル比較して、比較結果Ｃｏｕｔ１を出力する。比較結果Ｃｏｕｔ１は、論理レベル“Ｈ”または“Ｌ”として出力される。ＦＦ１２０は、サンプリング・パルスＣＬＫの立ち上がりエッジに応答して、比較器１１０の出力信号Ｃｏｕｔ１、すなわち、比較結果を保持する。ＦＦ１２０は、保持した比較結果をＳＡＲ１３０へ出力する。ＳＡＲ１３０は、サンプリング・パルスＣＬＫの立ち上がりエッジに応答して、ＦＦ１２０の出力信号Ｆｏｕｔを判定して、新たなデータを出力する。この時、ＳＡＲ１３０は、内部レジスタの内容を更新する。ＤＡＣ１４０は、ＳＡＲ１３０が出力する新たなデータに基づき、新たな参照信号Ｖｒｅｆを出力する。
ところで、従来のアナログ・ディジタル変換装置は、比較器の前に信号保持手段であるトラック・アンド・ホールド回路が設けられている。以下、トラック・アンド・ホールド機能を有する素子または回路または装置を、Ｔ＆Ｈとも称する。一方、本発明のアナログ・ディジタル変換装置１００において、被測定信号Ｖｉｎは、比較器１１０に直接入力されている。それゆえ、比較器１１０の出力信号Ｃｏｕｔ１には、規則的な信号安定期がない。この問題を解消するために、ＦＦ１２０は、サンプリング・パルスＣＬＫに応答して出力信号Ｃｏｕｔ１を保持する。これにより、出力信号Ｃｏｕｔ１は、被測定信号Ｖｉｎの所定の時間位置で保持される。被測定信号Ｖｉｎは繰り返し信号であるので、出力信号Ｃｏｕｔ１が被測定信号Ｖｉｎの同じ時間位置で保持される限り、毎回同じ値が保持される。アナログ・ディジタル変換装置１００は、この効果を利用して逐次比較近似を行う。
次に、図１と図４を参照する。図４は、図１における被測定信号Ｖｉｎ、サンプリング・パルスＣＬＫ、参照信号Ｖｒｅｆ、出力信号Ｃｏｕｔ１、および、出力信号Ｆｏｕｔのそれぞれの経時変化を示す図である。図４において、横軸は時間であり、縦軸は振幅または論理レベルである。さらに、グラフの左端の時間において、ＳＡＲ１３０の出力データは“１０００”であり、ＤＡＣ１４０の出力信号レベルは、ゼロであるとする。なお、データ内容を示すビット列は、左端が最上位ビットを表し、右端が最下位ビットを表す。サンプリング・パルスＣＬＫは、被測定信号Ｖｉｎの立ち上がり時のゼロクロスからΔｔだけずれた時間位置で発生している。そのΔｔだけずれた時間位置における被測定信号Ｖｉｎの瞬時値は、０．９７５であるとする。
図４において最初の、つまり左から１番目のサンプリング・パルスＣＬＫの立ち上がりエッジがある時間において、被測定信号Ｖｉｎの瞬時値は０．９７５であり、参照信号Ｖｒｅｆはゼロである。従って、出力信号Ｃｏｕｔ１の論理レベルは“Ｈ”であり、ＦＦ１２０により保持される論理レベルも“Ｈ”である。その結果、ＳＡＲ１３０の出力データは“１１００”になり、ＤＡＣ１４０から出力される参照信号Ｖｒｅｆは０．５になる。
次の、つまり左から２番目のサンプリング・パルスＣＬＫの立ち上がりエッジがある時間において、被測定信号Ｖｉｎの瞬時値は同様に０．９７５であり、参照信号Ｖｒｅｆは０．５である。従って、出力信号Ｃｏｕｔ１の論理レベルは“Ｈ”であり、ＦＦ１２０により保持される論理レベルも“Ｈ”である。その結果、ＳＡＲ１３０の出力データは“１１１０”になり、ＤＡＣ１４０から出力される参照信号Ｖｒｅｆは０．７５になる。
さらに次の、つまり、左から３番目のサンプリング・パルスＣＬＫの立ち上がりエッジがある時間において、被測定信号Ｖｉｎの瞬時値は同様に０．９７５であり、参照信号Ｖｒｅｆは０．７５である。従って、出力信号Ｃｏｕｔ１の論理レベルは“Ｈ”であり、ＦＦ１２０により保持される論理レベルも“Ｈ”である。その結果、ＳＡＲ１３０の出力データは“１１１１”になり、ＤＡＣ１４０から出力される参照信号Ｖｒｅｆは０．８７５になる。
またさらに次の、つまり、左から４番目のサンプリング・パルスＣＬＫの立ち上がりエッジがある時間において、被測定信号Ｖｉｎの瞬時値は同様に０．９７５であり、参照信号Ｖｒｅｆは０．８７５である。従って、出力信号Ｃｏｕｔ１の論理レベルは“Ｈ”であり、ＦＦ１２０により保持される論理レベルも“Ｈ”である。ここで、アナログ・ディジタル変換が終了する。なお、次のアナログ・ディジタル変換を開始する時、ＳＡＲ１３０は、内部レジスタを初期化し、出力データを“１０００”にする。
以上、説明したように、アナログ・ディジタル変換装置１００において、比較器１１０の比較結果Ｃｏｕｔ１を被測定信号Ｖｉｎの所定の時間位置で保持するようすれば、比較結果Ｃｏｕｔ１を保持する手段１２０に要求されるレベル精度は１ビットにまで緩和され、かつ、従来と同様に逐次比較近似型のアナログ・ディジタル変換を実施することができる。
さて、図４を見て明らかなように、比較器１１０は、高速な動作が要求される。被測定信号Ｖｉｎの周波数は１ＧＨｚ以上であることを想定しているので、比較器１１０は、比較動作が不完全になる可能性がある。この問題を解決するアナログ・ディジタル変換装置を、本発明の第二の実施形態として、以下に説明する。
本発明の第二の実施形態は、同様に、集積回路に組み込まれた逐次比較近似型のアナログ・ディジタル変換装置である。本発明の第二の実施形態であるアナログ・ディジタル変換装置２００のブロック図を図５に示す。図５において、図１と同一の構成要素は、同一の参照番号を付して、詳細な説明を省略する。図５において、アナログ・ディジタル変換装置２００は、以下のように構成される。
すなわち、アナログ・ディジタル変換装置２００は、図１に示すアナログ・ディジタル変換装置１００において、比較器１１０とＦＦ１２０とを、差動増幅器２１０とトラック・アンド・ホールド回路２２０と比較器２５０とに置き換えたものである。これに付随して、遅延器２１が遅延器２２に置き換わっている。
パルス発生器１０の出力信号であるサンプリング・パルスＣＬＫは、Ｔ＆Ｈ２２０と、遅延時間Ｔ２を有する遅延器２２を介してＳＡＲ１３０に供給される。Ｔ＆Ｈ２２０は、サンプリング・パルスＣＬＫの論理レベルに応答して動作する。また、ＳＡＲ１３０は、サンプリング・パルスＣＬＫの立ち上がりエッジに応答して動作する。なお、遅延時間Ｔ２は、Ｔ＆Ｈ２２０と比較器２５０との総伝搬遅延の影響をなくすために、該伝搬遅延時間以上に設定される。差動増幅器２１０には、被測定信号ＶｉｎとＤＡＣ１４０の出力信号である参照信号Ｖｒｅｆとが入力される。また、差動増幅器２１０は、入力される２信号の差信号をＴ＆Ｈ２２０に出力する。Ｔ＆Ｈ２２０は、保持した差信号を比較器２５０に出力する。比較器２５０は、比較結果Ｃｏｕｔ２をＳＡＲ１３０に出力する。
差動増幅器２１０は、差動入力−差動出力型の増幅器である。差動増幅器２１０は、例えば、図６に示すような構成を有する。すなわち、差動増幅器２１０は、ドレイン負荷抵抗器Ｒ１を有するトランジスタＴｒ１とドレイン負荷抵抗器Ｒ２を有するトランジスタＴｒ２とがソース結合されて、さらに、それらのトランジスタのソースが電流源に接続された典型的な差動増幅器である。図において、Ｖｄｄは正電源であり、Ｖｓｓは負電源である。それぞれのトランジスタのゲートは差動増幅器２１０の入力部を構成し、それぞれのトランジスタのドレインは差動増幅器２１０の出力部を構成する。また、ドレイン負荷抵抗器Ｒ１およびＲ２の抵抗値は、１キロオーム程度である。この値は、差動増幅器２１０に後続する装置の入力容量と増幅する信号周波数とにより変化する。さらに、差動増幅器２１０の増幅率は、１以上の正の値に限定されず、任意の値である。なお、差動増幅器２１０は、入力される２信号の差を増幅する機能を有していればよく、上記の構成に限定されない。本明細書に記載される他の差動増幅器についても、特に記載のない限り、図６に示した構成を有するものとする。また、本明細書に記載される差動増幅器は、少なくとも２つの入力信号の差信号を出力するものであれば良いので、図６以外の構成を有するものであっても良い。
Ｔ＆Ｈ２２０は、２チャンネルのトラック・アンド・ホールド回路であって、互いに独立した２つの入力信号を同時に保持し、それぞれの保持結果を独立して出力する。例えば、Ｔ＆Ｈ２２０は、図７に示すような構成を有する。すなわち、Ｔ＆Ｈ２２０は、入力信号Ｔｉｎ１をオン／オフするスイッチＳＷ１と、スイッチＳＷ １ の出力レベルを保持するコンデンサＣ１と、入力信号Ｔｉｎ２をオン／オフするスイッチＳＷ２と、スイッチＳＷ ２ の出力レベルを保持するコンデンサＣ２とを備える。スイッチＳＷ１およびＳＷ２は、入力されるサンプリング・パルスＣＬＫに応答して動作する。コンデンサＣ１およびＣ ２ はＬＳＩ内に作られることから、それらの容量は、せいぜい１ピコファラド以下であることが想定される。なお、図において、Ｖｓｓは負電源である。
また、Ｔ＆Ｈ２２０は、図７に示す構成を有する場合、トラック期間中は、入力される信号を後続の回路や装置にほぼそのまま伝達してしまう。そのような信号の漏れを後続の回路や装置が嫌う場合、図８に示すようなマスタ／スレーブ型トラック・アンド・ホールド回路でＴ＆Ｈ２２０を構成すれば良い。図８において、Ｔ＆Ｈ２２０は、入力信号Ｔｉｎ３をオン／オフするスイッチＳＷ３と、スイッチＳＷ ３ の出力レベルを保持するコンデンサＣ３と、入力信号Ｔｉｎ４をオン／オフするスイッチＳＷ４と、スイッチＳＷ ４ の出力レベルを保持するコンデンサＣ４と、コンデンサＣ ３ の保持レベルを表す中間信号Ｔｍ３をオン／オフするスイッチＳＷ５と、スイッチＳＷ ５ の出力レベルを保持するコンデンサＣ５と、コンデンサＣ ４ の保持レベルを表す中間信号Ｔｍ４をオン／オフするスイッチＳＷ６と、スイッチＳＷ ６ の出力レベルを保持するコンデンサＣ６と、バッファＢｕｆ１と、インバータＩＮＶ１とを備える。スイッチＳＷ３、ＳＷ４、ＳＷ５およびＳＷ６は、サンプリング・パルスＣＬＫに応答して動作する。サンプリング・パルスＣＬＫは、バッファＢｕｆ１を介してスイッチＳＷ３およびＳＷ４に、インバータＩＮＶ１を介してＳＷ５およびＳＷ６に、それぞれ供給される。また、コンデンサＣ３、Ｃ４、Ｃ５およびＣ６はＬＳＩ内に作られることから、それらの容量は、せいぜい１ピコファラド以下であることが想定される。なお、図において、Ｖｓｓは負電源である。
次に、アナログ・ディジタル変換装置２００の動作について説明する。ここで、図５を参照する。差動増幅器２１０は、被測定信号ＶｉｎとＤＡＣ１４０が出力する参照信号Ｖｒｅｆとの差信号を増幅して、Ｔ＆Ｈ２２０へ出力する。Ｔ＆Ｈ２２０は、サンプリング・パルスＣＬＫの論理レベルに応答して、差動増幅器２１０の差動出力信号を保持する。比較器２５０は、保持された差動信号の正信号と負信号とをレベル比較して、比較結果Ｃｏｕｔ２を出力する。比較器２５０の比較結果Ｃｏｕｔ２は、論理レベル“Ｈ”または“Ｌ”として出力される。保持された正信号レベルが、保持された負信号レベルよりも大きい場合は、論理レベル“Ｈ”が出力される。また、保持された負信号レベルが、保持された正信号レベルよりも大きい場合は、論理レベル“Ｌ”が出力される。ＳＡＲ１３０は、サンプリング・パルスＣＬＫの立ち上がりエッジに応答して、比較器２５０の出力信号Ｃｏｕｔ２を判定して、新たなデータを出力する。この時、ＳＡＲ１３０は、内部レジスタの内容を更新する。ＤＡＣ１４０は、ＳＡＲ１３０が出力する新たなデータに基づき、新たな参照信号Ｖｒｅｆを出力する。
さて、差動増幅器２１０の出力信号には、規則的な信号安定期がない。この問題を解消するために、Ｔ＆Ｈ２２０は、サンプリング・パルスＣＬＫに応答して差動増幅器２１０の出力信号を保持する。これにより、差動増幅器２１０の出力信号は、被測定信号Ｖｉｎの所定の時間位置で保持される。被測定信号Ｖｉｎは繰り返し信号であるので、差動増幅器２１０の出力信号が被測定信号Ｖｉｎの同じ時間位置で保持される限り、毎回同じ値が保持される。アナログ・ディジタル変換装置２００は、この効果を利用して逐次比較近似を行う。
次に、図５と図９を参照する。図９は、図５における被測定信号Ｖｉｎ、サンプリング・パルスＣＬＫ、参照信号Ｖｒｅｆ、差動増幅器２１０の正出力信号Ａｏｕｔ１＋、および、出力信号Ｃｏｕｔ２のそれぞれの経時変化を示す図である。図９において、横軸は時間であり、縦軸は振幅または論理レベルである。また、グラフの左端の時間において、ＳＡＲ１３０の出力データは“１０００”であり、ＤＡＣ１４０の出力信号レベルは、ゼロであるとする。なお、データ内容を示すビット列は、左端が最上位ビットを表し、右端が最下位ビットを表す。サンプリング・パルスＣＬＫは、被測定信号Ｖｉｎの立ち上がり時のゼロクロスからΔｔだけずれた時間位置で発生している。そのΔｔだけずれた時間位置における被測定信号Ｖｉｎの瞬時値は、０．９７５であるとする。
図９において最初の、つまり左から１番目のサンプリング・パルスＣＬＫの立ち上がりエッジがある時間において、被測定信号Ｖｉｎの瞬時値は０．９７５であり、参照信号Ｖｒｅｆはゼロであり、差動増幅器２１０の正出力信号Ａｏｕｔ１＋は０．９７５である。従って、出力信号Ｃｏｕｔ２の論理レベルは“Ｈ”である。その結果、ＳＡＲ１３０の出力データは“１１００”になり、ＤＡＣ１４０から出力される参照信号Ｖｒｅｆは０．５になる。
次の、つまり左から２番目のサンプリング・パルスＣＬＫの立ち上がりエッジがある時間において、被測定信号Ｖｉｎの瞬時値は同様に０．９７５であり、参照信号Ｖｒｅｆは０．５であり、差動増幅器２１０の正出力信号Ａｏｕｔ１＋は０．４７５である。従って、出力信号Ｃｏｕｔ２の論理レベルは“Ｈ”である。その結果、ＳＡＲ１３０の出力データは“１１１０”になり、ＤＡＣ１４０から出力される参照信号Ｖｒｅｆは０．７５になる。
さらに次の、つまり、左から３番目のサンプリング・パルスＣＬＫの立ち上がりエッジがある時間において、被測定信号Ｖｉｎの瞬時値は同様に０．９７５であり、参照信号Ｖｒｅｆは０．７５であり、差動増幅器２１０の正出力信号Ａｏｕｔ１＋は０．２２５である。従って、出力信号Ｃｏｕｔ２の論理レベルは“Ｈ”である。その結果、ＳＡＲ１３０の出力データは“１１１１”になり、ＤＡＣ１４０から出力される参照信号Ｖｒｅｆは０．８７５になる。
またさらに次の、つまり、左から４番目のサンプリング・パルスＣＬＫの立ち上がりエッジがある時間において、被測定信号Ｖｉｎの瞬時値は同様に０．９７５であり、参照信号Ｖｒｅｆは０．８７５であり、差動増幅器２１０の正出力信号Ａｏｕｔ１＋は０．１である。従って、出力信号Ｃｏｕｔ２の論理レベルは“Ｈ”である。ここで、アナログ・ディジタル変換が終了する。なお、次のアナログ・ディジタル変換を開始する時、ＳＡＲ１３０は、内部レジスタを初期化し、出力データを“１０００”にする。
以上、説明したように、アナログ・ディジタル変換装置２００において、比較器２５０に入力される信号はＴ＆Ｈ２２０により保持されたものであるので、第一の実施形態のアナログ・ディジタル変換装置１００における比較器１１０に比べて、比較器２５０に要求される動作速度が緩和されている。また、比較器２５０は、比較的低速に動作しても良いので、入力信号に対する感度を向上させることが容易になる。さらに、アナログ・ディジタル変換装置２００において、差動増幅器２１０の出力信号を被測定信号Ｖｉｎの所定の時間位置で保持するようすれば、差動増幅器２１０の出力信号を保持する手段２２０に要求されるレベル精度は１ビットにまで緩和され、かつ、従来と同様に逐次比較近似型のアナログ・ディジタル変換を実施することができる。
第一の実施形態および第二の実施形態によれば、被測定信号Ｖｉｎに対する相対的な時間位置が同じであれば、その時間位置のそれぞれが絶対的には異なる時間位置であったとしても、それらの時間位置で保持される値は全て同じになる。この事は、全体的にアナログ・ディジタル変換に要求される精度を複数のＴ＆Ｈで分担させる場合にも適用できる。ここで、そのような実施形態を第三の実施形態として説明する。
本発明の第三の実施形態は、集積回路に組み込まれた、パイプライン接続された複数のアナログ・ディジタル変換部を備えるアナログ・ディジタル変換装置である。本発明の第三の実施形態であるアナログ・ディジタル変換装置３００のブロック図を図１０に示す。図１０において、アナログ・ディジタル変換装置３００は、以下のように構成される。
すなわち、アナログ・ディジタル変換装置３００は、信号入力と信号出力とを有するｎ個のアナログ・ディジタル変換部３１０−ｎ（ただし、ｎは１以上の正の整数）と、信号入力を有するアナログ・ディジタル変換部３１０−０と、パルス発生器１０とを備える。アナログ・ディジタル変換部３１０−ｎ、および、アナログ・ディジタル変換部３１０−０は、パイプライン接続されている。アナログ・ディジタル変換装置３００は、被測定信号Ｖ ｉｎ が入力される。パルス発生器１０は、図１に示したものと同一の装置である。パルス発生器１０の出力信号ＣＬＫは、アナログ・ディジタル変換部３１０−ｎ、および、アナログ・ディジタル変換部３１０−０に供給される。パルス発生器１０の出力信号であるサンプリング・パルスＣＬＫは、被測定信号Ｖ ｉｎ の立ち上がり時のゼロクロスから任意の時間Δｔだけずれた時間位置で発生するパルスである。
アナログ・ディジタル変換部３１０−ｎは、トラック・アンド・ホールド回路３１１−ｎと、アナログ・ディジタル変換器３１２−ｎと、ディジタル・アナログ変換器３１３−ｎと、減算器３１４−ｎと、増幅器３１５−ｎとを備える。サンプリング・パルスＣＬＫは、Ｔ＆Ｈ３１１−ｎと、遅延器τ ｎ を介してＡＤＣ３１２−ｎとに供給される。Ｔ＆Ｈ３１１−ｎは、サンプリング・パルスＣＬＫに応答して、入力信号Ｖ Ｓｎ を保持する装置である。ＡＤＣ３１２−ｎは、サンプリング・パルスＣＬＫの立ち上がりエッジに応答して、Ｔ＆Ｈ３１１−ｎの出力信号Ｖ Ｔｎ をアナログ・ディジタル変換する装置である。ＤＡＣ３１３−ｎは、アナログ・ディジタル変換結果であるディジタル・データをディジタル・アナログ変換する装置である。減算器３１４−ｎは、入力信号Ｖ Ｓｎ からＤＡＣ３１３−ｎの変換結果である参照信号Ｖ Ｒｎ を減算する装置である。増幅器３１５−ｎは、減算器３１４−ｎの出力信号を増幅する装置である。増幅器３１５−ｎの出力信号Ｖ Ｄｎ は、アナログ・ディジタル変換部３１０−ｎの出力信号でもある。遅延器τ ｎ は、Ｔ＆Ｈ３１１−ｎの伝搬遅延の影響をなくすために該伝搬遅延時間以上の遅延を入力信号に付加する。ＡＤＣ３１２−ｎとＤＡＣ３１３−ｎとデータ出力端ＤＯ ｎ とはデータ・バスＤＢ ｎ で接続される。データ・バスＤＢ ｎ の幅は、１ビット以上である。また、ＡＤＣ３１２−ｎの分解能およびＤＡＣ３１３−ｎの分解能は、等しく、１ビット以上である。上述の通り、ｎは１以上の正の整数である。従って、例えば、アナログ・ディジタル変換部３１０−１は、Ｔ＆Ｈ３１１−１と、ＡＤＣ３１２−１と、ＤＡＣ３１３−１と、減算器３１４−１と、増幅器３１５−１と、遅延器τ １ と、データ・バスＤＢ １ と、データ出力端ＤＯ １ とを備える。アナログ・ディジタル変換部３１０−ｎの出力信号ＶＤｎは、後段のアナログ・ディジタル変換部３１０−（ｎ−１）に入力される。例えば、アナログ・ディジタル変換部３１０−５の出力信号Ｖ Ｄ５ は、後段のアナログ・ディジタル変換部３１０−４に入力される。
アナログ・ディジタル変換部３１０−０は、トラック・アンド・ホールド回路３１１−０と、アナログ・ディジタル変換器３１２−０と、データ出力端ＤＯ ０ とを備える。サンプリング・パルスＣＬＫは、Ｔ＆Ｈ３１１−０と、遅延器τ ０ を介してＡＤＣ３１２−０とに供給される。Ｔ＆Ｈ３１１−０は、サンプリング・パルスＣＬＫに応答して、入力信号Ｖ Ｓ０ を保持する装置である。ＡＤＣ３１２−０は、サンプリング・パルスＣＬＫの立ち上がりエッジに応答して、Ｔ＆Ｈ３１１−０の出力信号Ｖ Ｔ０ をアナログ・ディジタル変換する装置である。遅延器τ ０ は、Ｔ＆Ｈ３１１−０の伝搬遅延の影響を排除するために該伝搬遅延時間以上の遅延を入力信号に付加する。ＡＤＣ３１２−０とデータ出力端ＤＯ ０ とはデータ・バスＤＢ ０ で接続される。データ・バスＤＢ ０ の幅は、１ビット以上である。また、ＡＤＣ３１２−０は、１ビット以上である。
データ出力端ＤＯｎから出力されるディジタル・データ、および、データ出力端ＤＯ０から出力されるディジタル・データは、接続順に連結されて１つのディジタル・データを形成する。連結ディジタル・データは、アナログ・ディジタル変換装置３００による被測定信号Ｖｉｎのアナログ・ディジタル変換の結果である。
Ｔ＆Ｈ３１１−ｎからＴ＆Ｈ３１１−１およびＴ＆Ｈ３１１−０は、１チャンネルのトラック・アンド・ホールド回路である。例えば、Ｔ＆Ｈ３１１−ｎからＴ＆Ｈ３１１−１およびＴ＆Ｈ３１１−０は、図１１に示すような構成を有する。すなわち、Ｔ＆Ｈ３１１−ｎからＴ＆Ｈ３１１−１およびＴ＆Ｈ３１１−０のそれぞれは、入力信号Ｔ ｉｎ５ をオン／オフするスイッチＳＷ ７ と、スイッチＳＷ ７ の出力レベルを保持するコンデンサＣ ７ とを備える。スイッチＳＷ ７ は、入力されるサンプリング・パルスＣＬＫに応答して動作する。コンデンサＣ ７ はＬＳＩ内に作られることから、それらの容量は、せいぜい１ピコファラド以下であることが想定される。
また、Ｔ＆Ｈ３１１−ｎおよびＴ＆Ｈ３１１−０は、図１１に示す構成を有する場合、トラック期間中は、入力される信号を後続の回路や装置にほぼそのまま伝達してしまう。そのような信号の漏れを後続の回路や装置が嫌う場合、図１２に示すようなマスタ／スレーブ型トラック・アンド・ホールド回路でＴ＆Ｈ３１１−ｎからＴ＆Ｈ３１１−１およびＴ＆Ｈ３１１−０を構成すれば良い。図１２において、Ｔ＆Ｈ３１１−ｎからＴ＆Ｈ３１１−１およびＴ＆Ｈ３１１−０のそれぞれは、入力信号Ｔ ｉｎ６ をオン／オフするスイッチＳＷ ８ と、スイッチＳＷ ８ の出力レベルを保持するコンデンサＣ ８ と、コンデンサＣ ８ の保持レベルを表す中間信号Ｔ ｍ６ をオン／オフするスイッチＳＷ ９ と、スイッチＳＷ ９ の出力レベルを保持するコンデンサＣ ９ と、バッファＢｕｆ ２ と、インバータＩＮＶ ２ とを備える。スイッチＳＷ ８ およびＳＷ ９ は、サンプリング・パルスＣＬＫに応答して動作する。サンプリング・パルスＣＬＫは、バッファＢｕｆ ２ を介してスイッチＳＷ ８ に、インバータＩＮＶ ２ を介してＳＷ ９ に、それぞれ供給される。また、コンデンサＣ ８ およびＣ ９ はＬＳＩ内に作られることから、それらの容量は、せいぜい１ピコファラド以下であることが想定される。
また、Ｔ＆Ｈ３１１−ｎからＴ＆Ｈ３１１−１およびＴ＆Ｈ３１１−０に差動信号が入力される場合、Ｔ＆Ｈ３１１−ｎからＴ＆Ｈ３１１−１およびＴ＆Ｈ３１１−０は、図７または図８に示す構成を採用すれば良い。
次に、図１０を参照しながら、アナログ・ディジタル変換装置３００の動作について説明する。
初段のアナログ・ディジタル変換部３１０−ｎにおいて、Ｔ＆Ｈ３１１−ｎは、サンプリング・パルスＣＬＫに応答して、入力信号Ｖ Ｓｎ を保持する。続いて、ＡＤＣ３１２−ｎは、Ｔ＆Ｈ３１１−ｎの出力信号Ｖ Ｔｎ をアナログ・ディジタル変換する。ＡＤＣ３１２−ｎのアナログ・ディジタル変換後、変換結果としてディジタル・データが、ＡＤＣ３１２−ｎからＤＡＣ３１３−ｎとデータ出力端ＤＯ ｎ とに出力される。ＤＡＣ３１３−ｎは、与えられるディジタル・データに基づいて信号Ｖ Ｒｎ を出力する。
次段のアナログ・ディジタル変換部３１０−（ｎ−１）において、Ｔ＆Ｈ３１１−（ｎ−１）は、サンプリング・パルスＣＬＫに応答して、入力信号Ｖ Ｓｎ−１ を保持する。続いて、ＡＤＣ３１２−（ｎ−１）は、Ｔ＆Ｈ３１１−（ｎ−１）の出力信号Ｖ Ｔｎ−１ をアナログ・ディジタル変換する。ＡＤＣ３１２−（ｎ−１）のアナログ・ディジタル変換後、変換結果としてディジタル・データが、ＡＤＣ３１２−（ｎ−１）からＤＡＣ３１３−（ｎ−１）とデータ出力端ＤＯ ｎ−１ とに出力される。ＤＡＣ３１３−（ｎ−１）は、与えられるディジタル・データに基づいて信号Ｖ Ｒｎ−１ を出力する。変換対象となる出力信号Ｖ Ｔｎ−１ は、ＡＤＣ ｎ のアナログ・ディジタル変換完了後に保持された入力信号Ｖ Ｓｎ−１ である。もし、ＡＤＣ３１２−（ｎ−１）の変換処理がサンプリング・パルスＣＬＫの１周期以上の時間を要する場合、ＡＤＣ３１２−（ｎ−１）の変換処理期間中、Ｔ＆Ｈ３１１−（ｎ−１）の出力信号Ｖ Ｔｎ−１ は一定でなければならない。それゆえ、ＡＤＣ３１２−（ｎ−１）の変換処理期間中にＴ＆Ｈ３１１−（ｎ−１）の出力信号Ｖ Ｔｎ−１ を一定に保つのに必要とされる期間中、少なくともＤＡＣ ｎ の出力信号Ｖ Ｒｎ は一定に保たれる。
さらに続く後段においても、アナログ・ディジタル変換部３１０−１に至るまで、同様の処理が実施される。
最後段であるアナログ・ディジタル変換部３１０−０において、Ｔ＆Ｈ３１１−０は、サンプリング・パルスＣＬＫに応答して、入力信号Ｖ Ｓ０ を保持する。続いて、ＡＤＣ３１２−０は、Ｔ＆Ｈ３１１−０の出力信号Ｖ Ｔ０ をアナログ・ディジタル変換する。ＡＤＣ３１２−０のアナログ・ディジタル変換後、変換結果としてディジタル・データが、ＡＤＣ３１２−０からデータ出力端ＤＯ ０ とに出力される。変換対象となる出力信号Ｖ Ｔ０ は、ＡＤＣ３１２−１のアナログ・ディジタル変換完了後に保持された入力信号Ｖ Ｓ０ である。もし、ＡＤＣ３１２−０の変換処理がサンプリング・パルスＣＬＫの１周期以上の時間を要する場合、ＡＤＣ３１２−０の変換処理期間中、Ｔ＆Ｈ３１１−０の出力信号Ｖ Ｔ０ は一定でなければならない。それゆえ、ＡＤＣ３１２−０の変換処理期間中にＴ＆Ｈ３１１−０の出力信号Ｖ Ｔ０ を一定に保つのに必要とされる期間中、少なくともＤＡＣ３１３−１の出力信号Ｖ Ｒ１ は一定に保たれる。
ＡＤＣ３１２−０の変換処理が完了した後、データ出力端ＤＯｎからＤＯ１およびＤＯ０のそれぞれから得られるディジタル・データを結合して、アナログ・ディジタル変換装置３００の変換結果を生成する。データ出力端ＤＯｎから得られるディジタル・データは、最上位に割り当てられる。また、データ出力端ＤＯ０から得られるディジタル・データは、最下位に割り当てられる。中間位については、データ出力端ＤＯｎ−１からＤＯ１のそれぞれから得られるディジタル・データが順番に割り当てられる。なお、データ出力端ＤＯｎからＤＯ１およびＤＯ０のそれぞれから得られるディジタル・データは、同じΔｔに関連するものである。すなわち、それらのディジタル・データは、被測定信号Ｖｉｎの立ち上がり時のゼロクロスから任意の時間Δｔだけずれた時間位置で、出力信号ＶＴｎからＶＴ１およびＶＴ０のそれぞれをアナログ・ディジタル変換したものである。
以上の説明から明らかなように、Ｔ＆Ｈ３１１−ｎからＴ＆Ｈ３１１−１およびＴ＆Ｈ３１１−０の全てをパイプラインの幹線と各ＡＤＣの入力端との間に配置し、被測定信号Ｖ ｉｎ の所定の時間位置Δｔで、差信号Ｖ Ｄｎ を１段階下位のＴ＆Ｈ３１１−（ｎ−１）により保持するようにしているので、アナログ・ディジタル変換装置３００に要求されるレベル精度を複数のＴ＆Ｈと複数のＡＤＣで分担することができる。例えば、Ｔ＆Ｈ ｎ に要求されるレベル精度はＡＤＣ ｎ の分解能以上であれば良い。また、Ｔ＆Ｈ３１１−ｎからＴ＆Ｈ３１１−１およびＴ＆Ｈ３１１−０のそれぞれについても同様である。念のため述べておくと、パイプラインの幹線とは、各アナログ・ディジタル変換部を貫通する信号線である。さらに別の言い方をすれば、パイプラインの幹線とは、ＡＤＣおよびＤＡＣを経由しないアナログ信号線である。
次に、ｎ＝１の場合の、すなわち、２段構成時のパイプライン型アナログ・ディジタル変換装置の一例を、第四の実施形態として以下に説明する。本発明の第四の実施形態であるアナログ・ディジタル変換装置４００は、前段にあたるアナログ・ディジタル変換部４００−１と後段にあたるアナログ・ディジタル変換部４００−０とからなる。また、アナログ・ディジタル変換装置４００は、アナログ・ディジタル変換部４００−１を逐次比較近似型ＡＤＣで構成する。
ここで、図１３を参照する。図１３は、本発明の第四の実施形態である、集積回路に組み込まれたアナログ・ディジタル変換装置４００のブロック図である。アナログ・ディジタル変換装置４００は、アナログ・ディジタル変換装置２００を含む。従って、図１３において、図５と同一の構成要素は、同一の参照番号を付して、詳細な説明を省略する。図１３において、アナログ・ディジタル変換装置４００は、以下のように構成される。
すなわち、アナログ・ディジタル変換装置４００は、パルス発生器１０と、遅延器２２と、差動増幅器２１０と、トラック・アンド・ホールド回路２２０と、比較器２５０、逐次比較近似レジスタ４３０と、ディジタル・アナログ変換器１４０と、遅延器２３と、差動増幅器４１０と、トラック・アンド・ホールド回路４２０と、アナログ・ディジタル変換器４６０と、コントローラ４９０とを備える。アナログ・ディジタル変換装置４００は、被測定信号Ｖｉｎが入力される。パルス発生器１０が出力するサンプリング・パルスＣＬＫは、Ｔ＆Ｈ２２０と、Ｔ＆Ｈ４２０と、遅延器２２を介してＳＡＲ４３０と、遅延器２３を介してＡＤＣ４６０とに供給される。サンプリング・パルスＣＬＫは、被測定信号Ｖｉｎの立ち上がり時のゼロクロスからΔｔだけずれた時間位置でパルスが発生している。遅延器２２は、Ｔ＆Ｈ２２０の伝搬遅延の影響をなくすために、該伝搬遅延時間以上の遅延を入力信号に付加する。また、遅延器２３は、Ｔ＆Ｈ４２０の伝搬遅延の影響をなくすために、該伝搬遅延時間以上の遅延を入力信号に付加する。Ｔ＆Ｈ２２０およびＴ＆Ｈ４２０は、サンプリング・パルスＣＬＫに応答して、それぞれの入力信号を保持する。また、ＳＡＲ４３０およびＡＤＣ４６０は、サンプリング・パルスＣＬＫの立ち上がりエッジに応答して動作する。Ｔ＆Ｈ４２０は、差動増幅器４１０の出力信号ＶＤを保持する。差動増幅器４１０には、ＤＡＣ１４０の出力信号である参照信号Ｖｒｅｆと被測定信号Ｖ ｉｎ が入力される。ＡＤＣ４６０には、Ｔ＆Ｈ４２０が保持した信号Ｖ Ｈ が入力される。ＡＤＣ４６０は、データバス３１を介して、データ出力端Ｄｏｕｔ２に変換データを出力する。ＳＡＲ４３０は、ＳＡＲ１３０に対して、ＳＡＲ４３０の動作状況を知らせるためのステータス信号ＳＴ１を送信する機能と、ＳＡＲ４３０の動作を外部制御させるための制御信号ＥＮ１を受信する機能を加えたものである。また、ＡＤＣ４６０は、ＡＤＣ４６０の動作状況を知らせるためのステータス信号ＳＴ２を送信する機能と、ＡＤＣ４６０の動作を外部制御させるための制御信号ＥＮ２を受信する機能とを有する。コントローラ４９０は、ステータス信号ＳＴ１およびステータス信号ＳＴ２を受信し、ならびに、制御信号ＥＮ１および制御信号ＥＮ２を送信することにより、ＳＡＲ４３０およびＡＤＣ４６０の動作を制御する装置である。本実施形態において、ＳＡＲ４３０のレジスタ長（分解能）、ＤＡＣ１４０の分解能、および、データバス３０の幅は、それぞれ４ビットとする。実際には、それらは、４ビット以外であっても良い。ＡＤＣ４６０の分解能、および、データバス３１の幅は、それぞれ６ビットとする。実際には、それらは、６ビット以外であっても良い。
次に、アナログ・ディジタル変換装置４００の動作について説明する。
まず、コントローラ４９０は、制御信号ＥＮ２を出力して、上位４ビットのアナログ・ディジタル変換をＳＡＲ４３０に実施させる。この時、ＡＤＣ４６０は、コントローラ４９０から出力される制御信号ＥＮ１により待機状態にある。ＳＡＲ４３０は、被測定信号Ｖｉｎの立ち上がり時のゼロクロスから任意の時間Δｔだけずれた時間位置における被測定信号Ｖ ｉｎ を実質的にアナログ・ディジタル変換し、変換結果としてディジタル・データをＤＡＣ１４０とデータ出力端Ｄｏｕｔ１とに出力する。ＤＡＣ１４０は、与えられるディジタル・データに基づいて信号Ｖｒｅｆを出力する。出力信号Ｖｒｅｆは、図１０におけるＶＲ１に相当する。ＳＡＲ４３０によるアナログ・ディジタル変換については、第二の実施形態の説明のとおりである。ＳＡＲ４３０は、アナログ・ディジタル変換が完了すると、ステータス信号ＳＴ１を出力して、コントローラ４９０に変換完了を知らせる。すると、コントローラ４９０は、制御信号ＥＮ１を出力して、ＳＡＲ４３０を待機状態にする。続けて、コントローラ４９０は、制御信号ＥＮ２を出力して、下位６ビットのアナログ・ディジタル変換をＡＤＣ４６０に実施させる。
ＡＤＣ４６０は、Ｔ＆Ｈ４２０の出力信号ＶＨをアナログ・ディジタル変換する。変換対象となる出力信号ＶＨは、ＳＡＲ４３０によるアナログ・ディジタル変換後であってＤＡＣ１４０の出力信号Ｖｒｅｆが安定した後に保持された差動増幅器４１０の出力信号ＶＤである。ＡＤＣ４６０のアナログ・ディジタル変換後、変換結果としてディジタル・データが、ＡＤＣ４６０からデータ出力端Ｄｏｕｔ２に出力される。なお、ＡＤＣ４６０の変換処理がサンプリング・パルスＣＬＫの１周期以上の時間を要する場合、Ｔ＆Ｈ４２０の出力信号ＶＨは、ＡＤＣ４６０の変換処理期間中、一定でなければならない。従って、ＡＤＣ４６０の変換処理期間中にＴ＆Ｈ４２０の出力信号ＶＨを一定に保つのに必要とされる期間中、少なくともＤＡＣ１４０の出力信号Ｖｒｅｆは一定に保たれる。ＡＤＣ４６０は、アナログ・ディジタル変換が完了すると、ステータス信号ＳＴ２を出力して、コントローラ４９０に変換完了を知らせる。すると、コントローラ４９０は、所定の時間、ＡＤＣ４６０も待機状態にする。コントローラ４９０は、所定の時間が経過した後、制御信号ＥＮ１を出力して、上位４ビットのアナログ・ディジタル変換をＡＤＣ４６０に再び実施させる。以上の動作が、コントローラ４９０によって繰り返される。
また、ＳＡＲ４３０およびＡＤＣ４６０が待機状態である間に、データ出力端Ｄｏｕｔ１から得られるＳＡＲ４３０の変換結果を上位４ビットとし、データ出力端Ｄｏｕｔ２から得られるＡＤＣ４６０の変換結果を下位６ビットとする１０ビットのデータを得る。この１０ビットのデータがアナログ・ディジタル変換装置４００の変換結果となる。なお、ＳＡＲ４３０の変換結果とＡＤＣ４６０の変換結果は、同じΔｔに関連するものである。すなわち、ＳＡＲ４３０の変換結果とＡＤＣ４６０の変換結果は、被測定信号Ｖｉｎの立ち上がり時のゼロクロスから任意の時間Δｔだけずれた時間位置で保持されたＴ＆Ｈ２２０およびＴ＆Ｈ４２０の出力信号に基づくものである。
アナログ・ディジタル変換装置３００と同様に、アナログ・ディジタル変換装置４００に要求されるレベル精度を上位のＴ＆Ｈ２２０と下位のＴ＆Ｈ４２０とで分担することができる。
ところで、差動増幅器２１０と差動増幅器４１０とは共通化する事ができる。同様に、Ｔ＆Ｈ２２０とＴ＆Ｈ４２０とは共通化する事ができる。それらの共通化を実施した場合、図１３に示すアナログ・ディジタル変換装置４００は、図１４のように変更される。図１４において、図１３と同一の構成要素は、同一の参照番号を付されている。図１４に示すアナログ・ディジタル変換装置５００を、本発明の第五の実施形態とする。アナログ・ディジタル変換装置５００の動作は、アナログ・ディジタル変換装置４００とほぼ同じである。アナログ・ディジタル変換装置４００の動作説明において、Ｔ＆Ｈ２２０をＴ＆Ｈ４２０に、差動増幅器４１０を差動増幅器２１０に、それぞれ読み替えれば良い。アナログ・ディジタル変換装置５００は、アナログ・ディジタル変換装置４００に比べて、回路規模の点で有利である。
以上の説明から明らかなように、Ｔ＆Ｈ４２０に要求されるレベル精度はＡＤＣ４６０の分解能以上であれば良い。また、アナログ・ディジタル変換装置５００において、上位のアナログ・ディジタル変換を担当するＳＡＲ４３０の変換結果に基づいて生成される信号Ｖｒｅｆと被測定信号Ｖｉｎとの差信号が、被測定信号Ｖｉｎの所定の時間位置ΔｔでＴ＆Ｈ４２０により保持される。これにより、アナログ・ディジタル変換装置５００に備えられるトラック・アンド・ホールド回路はＴ＆Ｈ４２０のみであるにもかかわらず、Ｔ＆Ｈ４２０に要求されるレベル精度は、Ｔ＆Ｈ４２０に後続する複数のアナログ・ディジタル変換手段のうち最も高い分解能を有するアナログ・ディジタル変換手段４６０の分解能以上であれば良く、アナログ・ディジタル変換装置５００に要求されるレベル精度以上である必要がない。
以上に説明した第一、第二、第三、第四、および、第五の実施形態のアナログ・ディジタル変換装置は、装置全体が集積回路に組み込まれたものとして説明してきた。ＢＩＳＴにおいて、テスト装置が集積回路に組み込み可能であることの他に、集積回路内に構築するテスト関連回路の占有領域を小さくしたいという要求がある。そこで、集積回路内の占有領域をできるだけ小さくした実施形態について、以下に説明する。
本発明の第六の実施形態は、第二の実施形態のアナログ・ディジタル変換装置２００の一部を集積回路内に組み込み、残りを集積回路に外部接続される装置に実装したものである。すなわち、第六の実施形態は、トラック・アンド・ホールド部が組み込まれた集積回路１１００と、アナログ・ディジタル変換部が実装された試験装置１２００とで構成されるテストシステム１０００である。ここで、テストシステム１０００のブロック図を図１５に示す。図１５において、集積回路１１００は、差動増幅器２１０と、トラック・アンド・ホールド回路２２０と、比較器２５０とを備える。Ｔ＆Ｈ２２０は、マスタ／スレーブ型のトラック・アンド・ホールド回路である。試験装置１２００は、集積回路１１００内部の被測定信号Ｖｉｎを観測するための装置であって、パルス発生器１０と、遅延器２２と、ＳＡＲ１３０と、ＤＡＣ１４０とを備える。テストシステム１０００の動作は、アナログ・ディジタル変換装置２００と同じである。図１５を見て明らかなように、集積回路１１００と試験装置１２００との間でやりとりされる、被測定信号Ｖｉｎに関する信号Ｃｏｕｔ２およびＶｒｅｆは、少なくともサンプリング・パルスＣＬＫの１周期内において、直流とみなせる。直流信号は、高周波信号に比べて、高精度な取り扱いが容易である。従って、試験装置１２００は、被測定信号Ｖｉｎの高精度なアナログ・ディジタル変換のために高価な部品を備える必要がなくなる。また、差動増幅器２１０、せいぜい１ビット精度のトラック・アンド・ホールド回路２２０、および、比較的低速な比較器２５０は、ＣＭＯＳプロセスにおいても容易に作られる。なお、比較器２５０は、集積回路１１００ではなく、試験装置１２００に備えられるようにしても良い。
本発明の第七の実施形態は、第三の実施形態のアナログ・ディジタル変換装置３００の一部を集積回路内に組み込み、残りを集積回路に外部接続される装置に実装したものである。すなわち、第七の実施形態は、トラック・アンド・ホールド部が組み込まれた集積回路２１００と、アナログ・ディジタル変換部が実装された試験装置２２００とで構成されるテストシステム２０００である。ここで、テストシステム２０００のブロック図を図１６に示す。図１６において、集積回路２１００は、Ｔ＆Ｈ３１１−ｎからＴ＆Ｈ３１１−１およびＴ＆Ｈ３１１−０と、減算器３１４−ｎから減算器３１４−１および減算器３１４−０と、増幅器３１５−ｎから増幅器３１５−１および増幅器３１５−０とを備える。Ｔ＆Ｈ３１１−ｎからＴ＆Ｈ３１１−１およびＴ＆Ｈ３１１−０は、マスタ／スレーブ型のトラック・アンド・ホールド回路である。試験装置２２００は、集積回路２１００内部の被測定信号Ｖ ｉｎ を観測するための装置であって、パルス発生器１０と、ＡＤＣ３１２−ｎからＡＤＣ３１２−１およびＡＤＣ３１２−０と、ＤＡＣ３１３−ｎからＤＡＣ３１３−１およびＤＡＣ３１３−０と、遅延器τ ｎ から遅延器τ １ および遅延器τ ０ とを備える。テストシステム２０００の動作は、アナログ・ディジタル変換装置３００と同じである。図１６を見て明らかなように、集積回路２１００と試験装置２２００との間でやりとりされる、被測定信号Ｖ ｉｎ に関する信号Ｖ Ｔｎ からＶ Ｔ１ およびＶ Ｔ０ 、ならびに、信号Ｖ Ｒｎ からＶ Ｒ１ およびＶ Ｒ０ は、少なくともサンプリング・パルスＣＬＫの１周期内において、直流とみなせる。従って、試験装置２２００は、被測定信号Ｖ ｉｎ の高精度なアナログ・ディジタル変換のために高価な部品を備える必要がなくなる。また、Ｔ＆Ｈ３１１−ｎからＴ＆Ｈ３１１−１およびＴ＆Ｈ３１１−０は、要求される精度を低くできるので、ＣＭＯＳプロセスにおいて容易に作られる。さらに、減算器３１４−ｎから減算器３１４−１および減算器３１４−０は、差動増幅器などが利用できるので、ＣＭＯＳプロセスにおいて容易に作られる。
本発明の第八の実施形態は、第五の実施形態のアナログ・ディジタル変換装置５００の一部を集積回路内に組み込み、残りを集積回路に外部接続される装置に実装したものである。すなわち、第八の実施形態は、トラック・アンド・ホールド部が組み込まれた集積回路３１００と、アナログ・ディジタル変換部が実装された試験装置３２００とで構成されるテストシステム３０００である。ここで、テストシステム３０００のブロック図を図１７に示す。図１７において、集積回路３１００は、差動増幅器２１０と、トラック・アンド・ホールド回路４２０と、比較器２５０と、シングルエンド正出力型の差動増幅器６００とを備える。Ｔ＆Ｈ４２０は、マスタ／スレーブ型のトラック・アンド・ホールド回路である。試験装置３２００は、集積回路３１００内部の被測定信号Ｖｉｎを観測するための装置であって、パルス発生器１０と、遅延器２２と、遅延器２３と、ＳＡＲ４３０と、ＤＡＣ１４０と、ＡＤＣ４６０と、コントローラ４９０とを備える。テストシステム３０００の動作は、アナログ・ディジタル変換装置５００と同じである。ここで、差動増幅器６００の出力信号をＡｏｕｔ２とする。図１７を見て明らかなように、集積回路３１００と試験装置３２００との間でやりとりされる、被測定信号Ｖｉｎに関する信号Ａｏｕｔ２、Ｃｏｕｔ２およびＶｒｅｆは、少なくともサンプリング・パルスＣＬＫの１周期内において、直流とみなせる。従って、試験装置３２００は、被測定信号Ｖｉｎの高精度なアナログ・ディジタル変換のために高価な部品を備える必要がなくなる。また、差動増幅器２１０および差動増幅器６００、比較的低速な比較器２５０、ならびに、比較的低精度のトラック・アンド・ホールド回路４２０は、ＣＭＯＳプロセスにおいても容易に作られる。
第六、第七、および、第八の実施形態において、パルス発生器１０は、図２に示す構成を有するものである。しかし、図２におけるランプ発生器への入力信号Ｖｉｎは、被測定信号Ｖｉｎだけでなく、被測定信号Ｖｉｎに同期した他の信号であれば良い。例えば、それぞれの実施形態における試験装置内で生成されるクロック信号であっても良い。試験対象である集積回路は、一般に、試験装置内で生成されるクロック信号が供給されて動作するので、その場合、試験装置内で生成されるクロック信号は被測定信号Ｖｉｎと同期がとれている。また、パルス発生器１０は、集積回路に備えられても良い。
以上に説明した本発明の実施形態において、Δｔを少しずつずらして、パルスの発生位置が、被測定信号の少なくとも１周期を掃引するようにすれば、被測定信号の全体的な波形が観測できる。
また、以上に説明した本発明の実施形態において、アナログ・ディジタル変換装置は、全部または一部が、試験対象とは異なる集積回路に組み込まれても良い。
さらに、以上に説明した本発明の実施形態において、Ｔ＆Ｈは、抵抗器とコンデンサとを用いた極めて単純な構成を有するものが例示されているが、ＯＰアンプなどを含む他の形式のＴ＆Ｈであっても良い。
またさらに、以上に説明した本発明の実施形態において、比較器の比較結果を保持するＦＦは、ラッチに代えることができる。
また、以上に説明した本発明の実施形態において、Ｔ＆Ｈは、サンプル・アンド・ホールド回路（Ｓ＆Ｈ）や他の信号保持手段に代えることができる。
さらに、以上に説明した本発明の実施形態において、比較器、および、比較器の比較結果を保持するＦＦは、ラッチコンパレータに代えることができる。
またさらに、以上に説明した本発明の実施形態において、差動出力の差動増幅器をシングルエンド出力に変える場合には、後続のＴ＆Ｈを図１１または図１２に示されるような１ｃｈ構成に変え、後続の比較器の負入力端をグランドに接続すれば良い。
本発明の第一の実施形態であるアナログ・ディジタル変換装置１００のブロック図である。 パルス発生器１０のブロック図である。 パルス発生器１０の動作を示すタイミングチャートである。 アナログ・ディジタル変換装置１００の動作を示すタイミングチャートである。 本発明の第二の実施形態であるアナログ・ディジタル変換装置２００のブロック図である。 差動増幅器２１０のブロック図である。 トラック・アンド・ホールド回路２２０のブロック図である。 トラック・アンド・ホールド回路２２０のブロック図である。 アナログ・ディジタル変換装置２００の動作を示すタイミングチャートである。 本発明の第三の実施形態であるアナログ・ディジタル変換装置３００のブロック図である。 トラック・アンド・ホールド回路３１１−０およびトラック・アンド・ホールド回路３１１−１から３１１−ｎのブロック図である。 トラック・アンド・ホールド回路３１１−０およびトラック・アンド・ホールド回路３１１−１から３１１−ｎのブロック図である。 本発明の第四の実施形態であるアナログ・ディジタル変換装置４００のブロック図である。 本発明の第五の実施形態であるアナログ・ディジタル変換装置５００のブロック図である。 本発明の第六の実施形態であるテストシステム１０００のブロック図である。 本発明の第七の実施形態であるテストシステム２０００のブロック図である。 本発明の第八の実施形態であるテストシステム３０００のブロック図である。
符号の説明
１０ パルス発生器
１１ ランプ信号発生器
１３ 比較器
２１，２２，２３ 遅延器
３０，３１ データバス
１００，２００，３００，４００，５００ アナログ・ディジタル変換装置
１１０，２５０，４１０ 比較器
１２０ フリップ・フロップ
１３０，４３０ 逐次比較近似レジスタ
１４０，３３０ ディジタル・アナログ変換器
２１０，６００ 差動増幅器
２２０，４２０ トラック・アンド・ホールド回路
３２０，４６０ アナログ・ディジタル変換器
４９０ コントローラ
１０００，２０００，３０００ テストシステム
１１００，２１００，３１００ 集積回路
１２００，２２００，３２００ 試験装置

Claims (36)

  1. アナログ・ディジタル変換のために繰り返し信号を保持する方法であって、
    前記繰り返し信号と参照信号とを比較するステップと、
    前記繰り返し信号の所定の時間位置における前記比較結果を保持するステップと、
    を含むことを特徴とする信号保持方法。
  2. 前記比較結果を保持する時よりも前の前記所定の時間位置における前記繰り返し信号をアナログ・ディジタル変換し、該変換結果をディジタル・アナログ変換することにより前記参照信号を生成するステップを、
    さらに含むことを特徴とする請求項１に記載の信号保持方法。
  3. 前記比較結果は、前記繰り返し信号と前記参照信号との間の大小関係を示す論理信号であることを特徴とする請求項１または請求項２に記載の信号保持方法。
  4. 前記比較結果は、前記繰り返し信号と前記参照信号との差信号であることを特徴とする請求項１または請求項２に記載の信号保持方法。
  5. 前記所定の時間位置は、前記繰り返し信号が所定の条件を満たした時から所定の時間分ずれた位置であることを特徴とする請求項１乃至請求項４のいずれかに記載の信号保持方法。
  6. アナログ・ディジタル変換のために繰り返し信号を保持する装置であって、
    前記繰り返し信号と参照信号とを比較する手段と、
    前記繰り返し信号の所定の時間位置における前記比較結果を保持する手段と、
    を備えることを特徴とする信号保持装置。
  7. 前記比較結果を保持する時よりも前の前記所定の時間位置における前記繰り返し信号をアナログ・ディジタル変換し、該変換結果をディジタル・アナログ変換することにより前記参照信号を生成する手段を、
    さらに含むことを特徴とする請求項６に記載の信号保持装置。
  8. 前記比較結果は、前記繰り返し信号と前記参照信号との間の大小関係を示す論理信号であることを特徴とする請求項６または請求項７に記載の信号保持装置。
  9. 前記比較結果は、前記繰り返し信号と前記参照信号との差信号であることを特徴とする請求項６または請求項７に記載の信号保持装置。
  10. 前記所定の時間位置は、前記繰り返し信号が所定の条件を満たした時から所定の時間分ずれた位置であることを特徴とする請求項６乃至請求項９のいずれかに記載の信号保持装置。
  11. 繰り返し信号をアナログ・ディジタル変換する方法であって、
    ディジタルデータをアナログ変換して参照信号を生成するステップと、
    前記繰り返し信号と前記参照信号とを比較するステップと、
    前記繰り返し信号の所定の時間位置において前記比較結果を保持するステップと、
    前記保持された比較結果に基づき前記ディジタルデータを調整するステップと、
    前記ディジタルデータをアナログ・ディジタル変換の結果として出力するステップと、
    を含むことを特徴とするアナログ・ディジタル変換方法。
  12. 前記保持された比較結果が所定の条件を満たすまで、少なくとも、前記信号生成ステップと前記信号比較ステップと前記比較結果保持ステップと前記ディジタルデータ調整ステップを繰り返すことを特徴とする請求項１１に記載のアナログ・ディジタル変換方法。
  13. 前記比較結果は、前記繰り返し信号と前記参照信号との間の大小関係を示す論理信号であることを特徴とする請求項１１または請求項１２に記載のアナログ・ディジタル変換方法。
  14. 前記比較結果は、前記繰り返し信号と前記参照信号との差信号であることを特徴とする請求項１１または請求項１２に記載のアナログ・ディジタル変換方法。
  15. 前記比較結果は、前記繰り返し信号と前記参照信号との差信号であり、
    前記保持された比較結果が所定の条件を満した後、前記ディジタルデータを固定し、前記保持された比較結果をアナログ・ディジタル変換し、該変換結果を前記ディジタルデータよりも下位のデータとして出力するステップを、
    さらに含むことを特徴とする請求項１２に記載のアナログ・ディジタル変換方法。
  16. 前記所定の時間位置は、前記繰り返し信号が所定の条件を満たした時から所定の時間分ずれた位置であることを特徴とする請求項１１乃至請求項１５のいずれかに記載のアナログ・ディジタル変換方法。
  17. 繰り返し信号をアナログ・ディジタル変換する装置であって、
    ディジタルデータをアナログ変換して参照信号を生成する手段と、
    前記繰り返し信号と前記参照信号とを比較する手段と、
    前記繰り返し信号の所定の時間位置において前記比較結果を保持する手段と、
    前記保持された比較結果に基づき前記ディジタルデータを調整する手段と、
    前記ディジタルデータをアナログ・ディジタル変換の結果として出力する手段と、
    を備えることを特徴とするアナログ・ディジタル変換装置。
  18. 前記保持された比較結果が所定の条件を満たすまで、少なくとも、前記信号生成手段における信号生成と前記信号比較手段における比較と前記比較結果保持手段における保持と前記ディジタルデータ調整手段における調整を繰り返すことを特徴とする請求項１７に記載のアナログ・ディジタル変換装置。
  19. 前記比較結果は、前記繰り返し信号と前記参照信号との間の大小関係を示す論理信号であることを特徴とする請求項１７または請求項１８に記載のアナログ・ディジタル変換装置。
  20. 前記比較結果は、前記繰り返し信号と前記参照信号との差信号であることを特徴とする請求項１７または請求項１８に記載のアナログ・ディジタル変換装置。
  21. 前記比較結果は、前記繰り返し信号と前記参照信号との差信号であり、
    前記保持された比較結果が所定の条件を満した後、前記ディジタルデータを固定し、前記保持された比較結果をアナログ・ディジタル変換し、該変換結果を前記ディジタルデータよりも下位のデータとして出力する手段を、
    さらに備えることを特徴とする請求項１８に記載のアナログ・ディジタル変換装置。
  22. 前記所定の時間位置は、前記繰り返し信号が所定の条件を満たした時から所定の時間分ずれた位置であることを特徴とする請求項１７乃至請求項２１のいずれかに記載のアナログ・ディジタル変換装置。
  23. 被測定物内における繰り返し信号をアナログ・ディジタル変換する方法であって、
    前記繰り返し信号の所定の時間位置で発生されるパルスを前記被測定物に印加するステップと、
    ディジタルデータをアナログ変換して生成される参照信号を前記被測定物に印加するステップと、
    前記繰り返し信号と前記参照信号との前記被測定物内における比較結果であって、前記パルスに応答して保持された前記比較結果を前記被測定物から受信し、該受信結果に基づき前記ディジタルデータを調整するステップと、
    前記ディジタルデータをアナログ・ディジタル変換の結果として出力するステップと、
    を含むことを特徴とするアナログ・ディジタル変換方法。
  24. 前記受信結果が所定の条件を満たすまで、少なくとも、前記パルス印加ステップと前記参照信号印加ステップと前記ディジタルデータ調整ステップを繰り返すことを特徴とする請求項２３に記載のアナログ・ディジタル変換方法。
  25. 前記比較結果は、前記繰り返し信号と前記参照信号との間の大小関係を示す論理信号であることを特徴とする請求項２３または請求項２４に記載のアナログ・ディジタル変換方法。
  26. 前記比較結果は、前記繰り返し信号と前記参照信号との差信号であることを特徴とする請求項２３または請求項２４に記載のアナログ・ディジタル変換方法。
  27. 前記比較結果は、前記繰り返し信号と前記参照信号との差信号であり、
    前記保持された比較結果が所定の条件を満した後、前記ディジタルデータを固定し、前記保持された比較結果をアナログ・ディジタル変換し、該変換結果を前記ディジタルデータよりも下位のデータとして出力するステップを、
    さらに含むことを特徴とする請求項２４に記載のアナログ・ディジタル変換方法。
  28. 前記所定の時間位置は、前記繰り返し信号が所定の条件を満たした時から所定の時間分ずれた位置であることを特徴とする請求項２３乃至請求項２７のいずれかに記載のアナログ・ディジタル変換方法。
  29. 被測定物内における繰り返し信号をアナログ・ディジタル変換する装置であって、
    前記繰り返し信号の所定の時間位置で発生されるパルスを前記被測定物に印加する手段と、
    ディジタルデータをアナログ変換して生成される参照信号を前記被測定物に印加する手段と、
    前記繰り返し信号と前記参照信号との前記被測定物内における比較結果であって、前記パルスに応答して保持された前記比較結果を前記被測定物から受信し、該受信結果に基づき前記ディジタルデータを調整する手段と、
    前記ディジタルデータをアナログ・ディジタル変換の結果として出力する手段と、
    を含むことを特徴とするアナログ・ディジタル変換装置。
  30. 前記受信結果が所定の条件を満たすまで、少なくとも、前記パルス印加手段における信号印加と前記参照信号印加手段における信号印加と前記ディジタルデータ調整手段における調整を繰り返すことを特徴とする請求項２９に記載のアナログ・ディジタル変換装置。
  31. 前記比較結果は、前記繰り返し信号と前記参照信号との差信号であることを特徴とする請求項２９または請求項３０に記載のアナログ・ディジタル変換装置。
  32. 前記比較結果は、前記繰り返し信号と前記参照信号との間の大小関係を示す論理信号であることを特徴とする請求項２９または請求項３０に記載のアナログ・ディジタル変換装置。
  33. 前記比較結果は、前記繰り返し信号と前記参照信号との差信号であり、
    前記保持された比較結果が所定の条件を満した後、前記ディジタルデータを固定し、前記保持された比較結果をアナログ・ディジタル変換し、該変換結果を前記ディジタルデータよりも下位のデータとして出力する手段を、
    さらに備えることを特徴とする請求項３０に記載のアナログ・ディジタル変換装置。
  34. 前記所定の時間位置は、前記繰り返し信号が所定の条件を満たした時から所定の時間分ずれた位置であることを特徴とする請求項２９乃至請求項３３のいずれかに記載のアナログ・ディジタル変換装置。
  35. 複数のアナログ・ディジタル変換部を備え、繰り返し信号をアナログ・ディジタル変換するパイプライン型アナログ・ディジタル変換装置であって、
    前記アナログ・ディジタル変換部は、アナログ・ディジタル変換手段とディジタル・アナログ変換手段と信号保持手段と演算手段とを具備し、
    前記アナログ・ディジタル変換部に入力される信号は、前記信号保持手段と前記演算手段に、それぞれ印加され、
    前記信号保持手段は、前記繰り返し信号の所定の時間位置で前記アナログ・ディジタル変換部に入力される信号を保持し、
    前記アナログ・ディジタル変換手段は、前記信号保持手段の出力信号をアナログ・ディジタル変換し、
    前記ディジタル・アナログ変換手段は、前記アナログ・ディジタル変換手段が出力するディジタルデータをアナログ変換し、
    前記演算手段は、前記アナログ・ディジタル変換部に入力される信号と前記ディジタル・アナログ変換手段の出力信号との差を求め、後続する前記アナログ・ディジタル変換部へ出力する、
    ことを特徴とするパイプライン型アナログ・ディジタル変換装置。
  36. 前記所定の時間位置は、前記繰り返し信号が所定の条件を満たした時から所定の時間分ずれた位置であることを特徴とする請求項３５に記載のパイプライン型アナログ・ディジタル変換装置。
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