JP7227265B2 - アナログ－デジタル変換器ステージ - Google Patents

Description

本開示は、改善されたアナログ－デジタル変換器を提供するための技術および構造に関し、具体的には、ノイズ性能を犠牲にすることなく速度および分解能を改善することに関する。

アナログ－デジタル変換器は、サンプリングレート、ノイズ、線形性、消費電力、および分解能などのパラメータで判断される。

これらのパラメータの各々は、タスクのために選択されるアナログ－デジタル変換器（ＡＤＣ）技術の選択に影響を及ぼすことがあり得る。例えば「フラッシュ変換器」は、高スループットレートを提供するが、考えられる各出力結果がそれぞれの比較器によって評価されるため、比較器入力関連オフセットは、分解することができる最小ビットサイズを制限する。さらに、多数の比較器を設けることは、電力を比較的多く必要とすることがあり得る。

ノイズ性能が優先される場合、シグマ－デルタ（ΣΔ）変換器のノイズ成形特性は、それらを魅力的にし得る。ΣΔ変換器は、多くの場合、１または２ビットのみの低分解能量子化器を使用して、入力信号を著しくオーバーサンプリングする。これにより、良好な線形性が得られる。このような回路はまた、ノイズ転送機能を信号転送機能と異なるものにする可能性も提供する。これにより、設計者には、量子化ノイズを信号の帯域幅から遠ざける選択肢が与えられる。変換レートは、他のＡＤＣ技術よりも低い傾向にある。

逐次近似レジスタ（ＳＡＲ）アナログ－デジタル変換器を使用して、合理的なサンプリングレートで、良好な分解能、良好な消費電力、および合理的なノイズ性能を提供することができる。しかしながら、ＡＤＣ性能を改善する必要性が継続的に存在する。

本開示とその特徴および利点とをより完全に理解してもらうために、添付の図と併せて以下の説明が参照されるが、図中、同様の参照番号は同様の部品を表す。

図１は、スイッチトキャパシタサンプリングデジタル－アナログ変換器（ＤＡＣ）を、それに給電する基準電圧生成器と併せて示す概略図であり、リンギングを発生させる基準電圧経路内の寄生成分と、したがってビットトライアル中の整定時間を可能にする必要性とを例示する。 図２は、第１のステージがＤＡＣに提示されたデジタルワードのより上位のビットを処理し、かつ入力信号をサンプリングするために使用することもでき、第２のステージがデジタルワードの最下位ビットを処理する、２ステージＤＡＣを概略的に示す。 図３は、高速アナログ－デジタル変換器を構築する際の困難を論じることができるように、簡易サンプル（またはトラック）およびホールド回路の回路図を示す。 図４は、目標値へ向かうサンプリングされた電圧の指数的変化を時間の関数として示すグラフである。 図５は、２つのステージと残余増幅器とを有するパイプライン変換器の概略図である。 図６は、パイプラインの第１のステージにミニＡＤＣを追加するような、図５に示された構成の変更である。 図７は、本開示の教示に従うマルチスライス変換ステージの概略図である。 図８は、本開示の実施形態による単位セルの構造を示す。 図９は、図７に示された構造の変形を示す。 図１０は、残余増幅器が省略された、図７に示された構成のさらなる変更を示す概略図である。 図１１は、第２のステージのＡＤＣが第１のステージのＤＡＣスライスを制御するように構成されたさらなる変更を例示する概略図である。 図１２は、図７に示されたステージの一実施形態の詳細をより詳細に示す回路図である。 図１３は、図１２に示された回路の変形の回路図である。 図１４は、それぞれのバッファ増幅器および共有帯域幅制限抵抗器の使用を示す本開示のさらなる実施形態の回路図である。 図１５は、本開示の教示に従う２ステージパイプライン化ＡＤＣの概略図である。 図１６は、本開示の教示に従う２ステージパイプライン化時間インターリーブＡＤＣの概略図である。 図１７は、図１６に示された時間インターリーブＡＤＣのタイミング図である。 図１８は、半導体ダイ上のＤＡＣレイアウトフロアプランの平面図である。 図１９は、本開示の教示に従うデュアルエンド（差動）ＡＤＣの概略図である。 図２０は、ＡＤＣに基準信号を供給するためのバッファ増幅器を有するＡＤＣの単一スライスの回路図である。

概要

ＡＤＣまたはＤＡＣにおける使用に好適なステージであって、ステージは、一緒に動作して複合出力を形成することができる複数のスライスを備え、低減された熱ノイズを有することができ、一方、各スライスはそれ自体、スライスに適用されるデジタルコードの変化に迅速に応答するのに十分に小さな容量を有する、ステージ。これにより、ノイズ性能の損失なしに、高速変換を達成することが可能となる。

本開示の第１の態様によれば、アナログ－デジタル変換器のステージであって、第１の時定数を有する第１の取得回路に結合されたアナログ－デジタル変換器と、複数の回路であって、各々が、第１の時定数と実質的に同じ時定数を有する取得回路と、アナログ－デジタル変換器のデジタル出力に基づくそれぞれの制御信号を受信するため、およびそれぞれの取得回路によって保持されているサンプリングされた電圧とデジタル－アナログ変換器の出力との間の差分を形成するためのデジタル－アナログ変換器とを備える、回路と、を備える、ステージが提供される。

好ましくは、第１の取得回路と複数の回路の取得回路とは、構造的に類似した「サンプリングスライス」で形成されている。サンプリングスライスは、関連付けられたスイッチを有する少なくとも１つのコンデンサを備え得、半導体ウェハ上のスライス内の構成部品の物理的サイズはスライス間で同じであるか、あるいはスライスは互いにスケーリングされる。１つの実施例において、第１のスライス内のコンデンサ（所与のコンデンサ）が第２のスライス内の対応するコンデンサよりもＱ倍大きい面積を有する場合、第１のスライス内の所与のコンデンサのプレートのうちの一方を、サンプリングされるべき信号が適用される信号ノードに接続することに関連付けられたトランジスタは、第２のスライス内の対応するトランジスタよりもＱ倍大きい幅対長さの比を有する。この実施例では、コンデンサのプレート間誘電体厚は同じであり、トランジスタは公称上同一にドープされていると仮定されている。したがって、第１の取得回路と複数の回路の取得回路との間の信号取得およびサンプリング性能が整合されている。

取得回路は、サンプルおよびホールド回路またはトラックおよびホールド回路として提供することができる。各取得回路は、ステージのそれぞれの「サンプリングスライス」内で実施することができる。

したがって、アナログ入力値のデジタル表現を形成するために１つのスライスを使用し、一緒に働いて、単一スライスと比較して低減されたサンプリング熱ノイズを有するアナログ残余を形成するために他のスライスを使用することが可能である。アナログ残余は、サンプリングされたアナログ値と、アナログ－デジタル変換器のステージから出力されるデジタル値のアナログ相当値との間の差分であるアナログ－デジタル変換器の量子化誤差を表す。スライスは、有利には、（製造許容範囲内で）同一、例えば同じサイズおよび形状であり、共有製造工程を使用するように生成され得る。これにより、スライス間の優れた整合が生じる。

本開示の第２の態様によれば、実質的に整合された時定数を有する複数のスライスであって、一緒に動作可能で、単一スライスの熱ノイズと比較して低減された熱ノイズを有する残余を形成するスライスを使用する、アナログ－デジタル変換器が提供される。このような構成では、１つのスライスを使用して、適切に構成されたコントローラからの信号に応答してアナログ－デジタル変換を実行し得、残りのスライスをスレーブとして使用して残余を形成し得る。

本開示の第３の態様によれば、並列に接続されて、任意の単一スライスの熱ノイズと比較して低減されたサンプリング熱ノイズを有する複合サンプリングＤＡＣ出力を形成するように適合された、複数の実質的に同一のスイッチトキャパシタサンプリングＤＡＣを備えるスライス化ＤＡＣが提供される。

好ましくは、サンプリングＤＡＣステージは、アナログ－デジタル変換器出力に応答して設定され、サンプリングＤＡＣステージは、アナログ－デジタル変換に参加せず、例えば、それらは、サンプリングＤＡＣと同じステージに属する逐次近似変換器のビットトライアルに参加しない。サンプリングＤＡＣステージはビットごとに設定されてもよいし、または、過渡電流の流れを低減するように、ビットをグループで設定されてもよい。

本開示の第４の態様によれば、複数の整合されたサンプリングＤＡＣスライスを動作させてＡＤＣ結果および残余を形成する方法であって、スライスのうちの１つを動作させてアナログ－デジタル変換を実行することと、スライスのうちの少なくとも２つを動作させてデジタル－アナログ変換を実行して、サンプリングされた入力とサンプリングされた入力のデジタル近似値との間の差分を形成することと、を含む方法が提供される。

本開示のさらなる態様によれば、複数のサンプリングＤＡＣスライスであって、第１のコンデンサについて、第１のスライスにおけるプレート分離距離で割ったコンデンサプレートの面積が、第２のスライスにおける対応するコンデンサのそれと第１の比で異なる場合、第１のスライスにおける第１のコンデンサに関連付けられたトランジスタスイッチの幅対長さの比が、第２のスライスにおける対応するトランジスタのそれと実質的に第１の比で異なる、スライスが提供される。

サンプリングＤＡＣスライスは、基板上で実質的に同じ物理的フットプリントを有し得る。基板は、スライスのコンデンサおよびスイッチが既知の製造技術によってその上に形成された半導体であり得る。

本開示のさらなる態様によれば、複数のサンプリングＤＡＣスライスであって、サンプリングＤＡＣスライスは、複数の単位セルであって、各々がそれぞれの単位サイズコンデンサおよび関連単位サイズトランジスタスイッチを備える単位セルを備え、複数の単位セルはグループ化されて、サンプリングＤＡＣスライス内に重み付きコンデンサを一緒に形成し、サンプリングＤＡＣスライスは、共有入力ノードに接続されて入力信号を一斉にサンプリングし、共有出力ノードに接続可能で、それらのそれぞれの残余の平均を形成する、サンプリングＤＡＣスライスが提供される。

アナログ－デジタル変換器への設計課題

アナログ－デジタル変換器は、例えば、電気通信機器、カメラ、オーディオ機器、ゲームコンソール、工業システム、医療機器、自動車用途、航空宇宙用途、ならびに光強度、音、圧力、速度、電圧、電流、無線信号などを表し得るアナログ値が、データプロセッサ、埋め込みデジタル回路、コンピュータなどによって処理することができるデジタル量に変換される他の用途およびシステム全体において広く使用されている。

変換が必要とされる速度および必要とされる分解能のビット数は、大きく変化する可能性がある。

上記したように、高変換スループットを有する、例えば、言わば１４ビットを超える良好な分解能で１０～１００ＭＨｚの信号帯域幅で動作するＡＤＣを提供することが切望されている。本開示は、これらの種類の優れた性能レベルを達成するための構造を提供する。しかしながら、この性能を達成することは困難であり、いかに難しいかを認識し、したがって本開示の発明的態様の性質を理解するために、サンプリング回路およびデジタル－アナログ変換器に関する物理特性についてのいくつかの基本的な制限に目を向ける前に、普及した変換器アーキテクチャの構造の概要を提供することが有用である。

特に普及したＡＤＣの変形は、スイッチトキャパシタアレイを使用して、サンプルおよびホールド回路として、およびサンプリングされたアナログ信号値に対してビットトライアル値を試験するために駆動される容量性ＤＡＣとして、両方で作用する。多くの場合、アナログ－デジタル変換器は差動回路として提供される。本開示は、シングルエンド変換器を検討するが（それらはより単純であるので）、本明細書で論じられるコメントおよび検討事項は、差動アナログ－デジタル変換器に同等に適用される。

図１は、アナログ－デジタル変換器１４を実施する集積回路内に設けられ、全体が１２で示された外部基準回路から第１の基準電圧Ｖｒｅｆ１を受信する、全体が１０で示されたサンプリングスイッチトキャパシタデジタル－アナログ変換器を備える従来技術構成を概略的に示す。これに関連して、「外部」とは、基準回路（または少なくともその全部ではない）は、スイッチトキャパシタ電荷再分配デジタル－アナログ変換器１０と同じシリコンダイ上に設けられていないことを意味する。しかしながら、基準回路のすべてまたはいくつかの部分は、アナログ－デジタル変換器１４を担持するダイと一緒に共パッケージされ得、そうすると、ユーザの視点からは、すべての構成部品は同じチップスケールパッケージまたは集積回路によって提供される。基準回路は、（必ずしもそうではないが）多くの場合、バッファ１８によって緩衝される精密電圧基準１６を備える。バッファ１８の出力における出力電圧は、バッファまたは電圧基準源などの回路の他の部分がＡＤＣと共にシリコンダイ上に提供され得るにもかかわらず、チップスケールパッケージ内で集積回路ダイの外部にあるか、または集積回路ダイと一緒に共パッケージされた比較的大きな蓄積コンデンサ８を設けることによってさらに安定化することができる。ＤＡＣ１０はまた、局所０Ｖ、接地、または他のすべての電圧を指すＶｓｓであり得るＶｒｅｆ２を受信する。

逐次近似アナログ－デジタル変換器の一部としての電荷再分配デジタル－アナログ変換器は周知であるが、完全を期するため、それらの動作の簡単な説明をここに提示する。電荷再分配デジタル－アナログ変換器は、複数のコンデンサを備え、この実施例では、３つのコンデンサ２０、２２、および２４が示される。他のコンデンサは、コンデンサ２２とコンデンサ２４との間に存在し得る。冗長性を有さない変換器では、コンデンサはバイナリ重み付けされ、バイナリ数列に従う。したがって、３つのコンデンサのみが存在し、コンデンサ２４が想定かつ任意の値「１Ｃ」を有する場合、コンデンサ２２は値「２Ｃ」を有し、コンデンサ２０は値「４Ｃ」を有する。各コンデンサは、ビットをバイナリワードで表すと見なすことができ、したがって、最大のコンデンサ、この実施例ではコンデンサ２０は、重み４Ｃを有する最上位ビットＭＳＢを表し、一方、最小のコンデンサ２４は、重み１Ｃを有する最下位ビットＬＳＢを表す。アナログ－デジタル変換器で使用されるこのようなコンデンサアレイは、一般に１２～１６ビットの分解能を提供し、これは、対応するコンデンサ数を意味する。また、ＭＳＢとＬＳＢとの間のスケーリング問題を回避するために、コンデンサアレイを１回以上分割またはセグメント化することができることも知られている。これは、アレイの各セグメント内のコンデンサ間の再スケーリングを効果的に可能にし、ＤＡＣの最大コンデンサが、例えば１６ビット変換器の最小コンデンサの２１５倍のサイズである必要性を回避する。示されていないが、スイッチトキャパシタアレイまたはそのセグメントは、典型的には、そのアレイ内の最下位コンデンサに等しい値を有する追加終端コンデンサによって終端される。完全を期するため、分割アレイは、図２に関して後述する。

図１を続けると、何らかの冗長性、すなわち変換プロセス中の間違ったビット決定から回復する能力を提供するために、アレイ内の「重み」（すなわち、コンデンサの相対容量）またはコンデンサ数を変化させることも知られている。これにより、設計者は各ビットトライアル間の整定時間を短縮し、より高速な変換レートを達成することが可能となる。冗長性は、例えば、ある重みを繰り返す少なくとも１つの追加コンデンサをアレイ内に時折挿入することによって達成することができ、したがって、コンデンサは依然としてバイナリ重み付けされているが、バイナリ重みシークエンスには従わない。冗長性を提供するさらなるアプローチは、アレイ内のコンデンサの「基数」を（バイナリ重み付けを表す）２から１．８のようなより小さな数に変更することである。したがって、１つのコンデンサとそれに隣接するコンデンサとの比は、２ではなく１．８になる。これにより、変換処理が進むにつれて、間違ったビット決定を訂正することができるように、アレイに冗長性が挿入される。いずれの場合も、当業者に知られているように、変換が進むにつれて、どちらの符号の誤差（すなわち、誤差によって結果が重み不足または重み過剰になった）も訂正されるように冗長性が実施される。

図１に示すように、コンデンサ２０、２２、２４の各々は第１のプレートを有し、第１のプレートは、比較器３２の第１の入力にそれ自体は接続されている導体３０に接続されている頂部プレートとも呼ばれる。各コンデンサはまた、電子スイッチに接続された底部プレートとも呼ばれる第２のプレートを有する。第１のコンデンサ２０は第１のスイッチ４０に接続され、第２のコンデンサ２２は第２のスイッチ４２に接続され、第３のコンデンサ２４は第３のスイッチ４４に接続されている。スイッチは３位置スイッチとして概略的に示されているが、実際には、スイッチコントローラ（図示せず）によって制御される１スイッチ当たり３つの電界効果トランジスタとして実施され得る。スイッチ４０は、コンデンサ２０の底部プレートを信号入力Ｖｉｎに接続するために、第１の位置または第１のモードで動作可能であると見なすことができる。第２の位置または第２のモードでは、コンデンサ２０の底部プレートをＶｒｅｆ１に接続するように動作可能であり、第３の位置または第３のモードでは、コンデンサ２０の底部プレートを、局所接地または「負」電源レールに対応することが多い第２の入力Ｖｒｅｆ２に接続する。第２のスイッチ４２および第３のスイッチ４４は同様に構成され、比較器の第２の入力もまた、この実施例では、導体５０を介して局所接地に接続されている。前記したように、単純化のために３つのコンデンサおよびそれらの関連スイッチのみが例示されているが、ＡＤＣ内により多くのスイッチを設けることができる。

この実施例で説明されるアナログ－デジタル変換器のサンプルまたはトラック動作フェーズでは、スイッチ４０、４２、および４４はＶｉｎに接続され、一方、さらなるスイッチ５２が閉じられて、導体３０を、したがってコンデンサの頂部プレートを、接地電圧または他の何らかの適切な基準もしくはバイアス電圧に接続する。これにより、コンデンサ２０、２２、および２４が電圧Ｖｉｎで充電されることが可能になる。次いで、アナログ－デジタル変換器は、スイッチ５２が開かれて、導体３０上の電圧を浮動させ、スイッチ４０、４２、および４４はまずＶｒｅｆ２に接続される変換フェーズに移行する。次いで、ビットトライアルシーケンスを開始することができる。最初に、第１のビット、すなわち最上位ビットが、コンデンサ２０の底部プレートをＶｒｅｆ１に接続することによって試行される。これにより、コンデンサが電位分割器を形成するので、コンデンサ間の電荷再分散が起こる。結果として、比較器の第１の入力における電圧が変化し、整定時間が経過した後、第１の入力における電圧が第２の入力における電圧よりも大きいかまたは小さいかを判定するために、比較器をストロボする（すなわち、その出力が調査される）。電圧Ｖｉｎが十分に大きくて

に相当する値を超えるような場合、比較器の第１の入力における電圧は、比較器の第２の入力における電圧を超え、最上位ビットは維持され、コンデンサ２０はＶｒｅｆ１に接続されたままであり、そうでなければビットは破棄され、スイッチ４０を動作させて、ＭＳＢコンデンサ２０の底部プレートをＶｒｅｆ２に接続し直す。プロセスは次のビットトライアルに進む、すなわち、第２のビットを試験するが、ここでは、コンデンサ２２の下方プレートがＶｒｅｆ１に接続され（スイッチ４０の状態は、第１のビットトライアルの終了後にどちら位置にされていても変わらないままである）、整定時間後に、比較器３２の出力を調査して、スイッチ４２をそのままにされるべきか、またはコンデンサ２２の下方プレートをＶｒｅｆ２に接続するようにリセットし直すかを確認する。次いで、スイッチ４２は、その比較の結果としてリセットされるか、またはそのままにされるかのいずれかであり、トライアルは次のコンデンサ２４に移行し、スイッチ４４がＶｒｅｆ２からＶｒｅｆ１に変更される。再び、整定時間後に、比較器の出力を調査して、スイッチ４４をその現在位置に残すべきかまたはリセットすべきかを確認する。トライアルシーケンスの終了時、スイッチ４０、４２、および４４の位置を調査することができ、これらは変換結果を表す。シーケンスは、３つを超えるコンデンサを含むように拡張することができる。同様に、シーケンスは、冗長性を有するスイッチトキャパシタアレイを含むように拡張することができるが、これは、追加冗長コンデンサの包含によろうと、２つ未満の基数を使用することによろうと、スイッチシーケンスを調査し、さらにバイナリワードに変換する必要がある。ＡＤＣはシングルエンドデバイスとして説明されているが、上記説明は、差動変換器に拡張することができる。さらに、用語「ビットトライアル」は、各ビットトライアル中に１つのビットしか決定できなかった初期のＳＡＲ変換器に由来する。より近代的な設計は、１回のビットトライアル中に複数のビットを決定することを可能にし、本明細書で使用される「ビットトライアル」という用語は、所与のビットトライアル期間中に１つを超えるビットを決定することを含む。

上記したように、ＤＡＣは、例えば図２に示すような、細分化またはセグメント化コンデンサアレイとして実施することができる。全体を７０で示す細分化コンデンサアレイは、第１のコンデンサアレイ７２と第２のコンデンサアレイ７４とを備える。第１のコンデンサアレイ７２は、図１に関して論じたように、サンプリングコンデンサＤＡＣ７３を形成するように構成されたコンデンサＣ６～Ｃ１０を備える。Ｃ６～Ｃ１０の頂部プレートは、ノード８４に接続する共有導体７８に接続され、ノード８４には、比較器が接続されてもよいし、かつ/または残余増幅器が接続されてもよい。残余増幅器の目的については後述する。コンデンサＣ６～Ｃ１０は、それぞれの３位置スイッチＳ６～Ｓ１０を有し、したがって、コンデンサＣ６～Ｃ１０は、（スイッチ８２がサンプリングスイッチとして作用して）入力電圧Ｖｉｎをサンプリングするために、Ｒｅｆ１に、またはＲｅｆ２に接続されることができる。コンデンサＣ６～Ｃ１０は、例えば１０ビット変換器の５つの最上位ビットを表すようにバイナリ重み付けされ得る。コンデンサのうちの１つ以上は、繰り返し重みとして提供され得、それによって、ビット数を５から４または３に減少させるが、間違ったビットトライアル決定から回復することができるように変換器が冗長性を含むことを可能にする。第２のコンデンサアレイ７４は、コンデンサＣ１～Ｃ５を備え、サブＤＡＣ７５として作用する。サブＤＡＣ７５は、結合コンデンサ７６を介してサンプリングコンデンサＤＡＣ７３に接続されている。コンデンサＣ１～Ｃ５は、ＤＡＣの５つの最下位ビットを形成することができる。サブＤＡＣは、この実施例では、その中のコンデンサがＶｉｎとの接続を有さないため、サンプリングＤＡＣではない。サブＤＡＣは、所望であれば入力信号をサンプリングするように構成してもよい。

セグメント化は、コンデンサ間のスケーリングを分け、ＤＡＣを実施するのに必要なスペースを減少させる。例えば、セグメント化なしおよび冗長なしの１０コンデンサアレイでは、コンデンサの重みは、Ｃ１＝１、Ｃ２＝２、Ｃ３＝４、Ｃ４＝８、Ｃ５＝１６、Ｃ６＝３２など、Ｃ１０＝５１２までのパターンに従うであろう。したがって、このようなアレイのコンデンサによって必要とされる総面積は、単位コンデンサの面積の１０２３倍となろう。アレイが、５つのコンデンサを各々が含む２つのアレイに細分化され、アレイが単位サイズの結合コンデンサ７６によって結合された場合、Ｃ１＝１、Ｃ２＝２、．．．．．．Ｃ５＝１６、Ｃ６＝１、Ｃ７＝２など、Ｃ１０＝１６までであることが分かり、アレイのコンデンサは単位コンデンサの面積の６３倍の面積を占める。これは、スペースの、したがってコストの大幅な節約である。

任意のスイッチトキャパシタアレイにおいて、それが細分化されていても細分化されていなくても、ビットトライアルは時間を要する。再び図１を見ると、スイッチ４０、４２、および４４のいずれを切り替えても、電流の流れを循環させる結果となることが明らかである。したがって、スイッチ４０がＶｒｅｆ２からＶｒｅｆ１に切り替えられ、コンデンサ２０の底部プレートの電圧が増加すると、過渡的な循環電流の流れは、コンデンサ２０からコンデンサ２２および２４ならびにそれらの関連スイッチを通ってＶｒｅｆ２にまで存在する。次いで、電流は、電圧基準１２の蓄積コンデンサ８を通って流れ、端子Ｖｒｅｆ１およびスイッチ４０を通って、第１のコンデンサ２０の底部プレートに戻る。

この電流はまた、集積回路の、その外部ピンとノードＶｒｅｆ１およびＶｒｅｆ２との間のボンドワイヤに沿って、およびプリント回路基板内の導体トラックに沿って電圧基準に、または共パッケージデバイス内のボンドワイヤに沿って流れる。トラックおよびボンドワイヤは各々、寄生インダクタンスおよび寄生抵抗を示す。これらの不要なインピーダンスは、図１の鎖線６２で囲まれたインダクタＬＰおよび抵抗器ＲＰによって、ならびにスイッチトキャパシタアレイから接地への経路における同様の寄生成分ＬＰ’およびＲＰ’によって示されている。さらに、蓄積コンデンサ８もまた、インダクタンスおよび抵抗を示し、これらの寄生成分もまた、ＬＰおよびＲＰの値内で表すことができる。同様に、スイッチ４０、４２、および４４もまた、ＲＰの値内で再び表すことができる抵抗を示す。

基準回路は、任意選択でバッファ１８の入力に出力を提供する、任意の好適な実施技術の精密電圧基準である基準電圧生成器１６を備える。バッファ１８は、電圧基準１６を、アナログ－デジタル変換器内のスイッチトキャパシタデジタル－アナログ変換器１０へ電流を供給せざるをえないことから保護する。その性質上、バッファ１８は、例えばＡＤＣが１つの変換を完了し、別の変換がスケジュールされるまで待機しているので、アナログ－デジタル変換器が非アクティブであるときでさえ、電力を消費する。

スイッチ４０、４２、および４４の各動作において、循環電流は、さまざまなコンデンサおよび寄生インダクタおよび抵抗器を通って流れる。コンデンサとインダクタの組み合わせは、リンギングを発生させ得るＬＣ回路を形成する可能性を有する。これを回避するために、回路は少なくとも臨界的に減衰されるか、または臨界的に減衰された状態に近い必要がある。臨界的減衰に対するＲＰ（図１を参照）の抵抗Ｒｃｒｉｔｉｃａｌは、ＲＰ＝（４Ｌ/Ｃ）^１/２である。臨界的減衰時の回路の時定数Ｔｃｒｉｔｉｃａｌは、（４ＬＣ）^１/２である。Ｔｃｒｉｔｉｃａｌによって決定されるように、スイッチトキャパシタアレイの整定時間は、サンプリングＤＡＣの寄生インダクタンスＬＰおよび容量Ｃによって制限される。

いくつかのＡＤＣは、「チップ上」基準電圧のコピーをもたらし、ＬＰを通る任意の循環電流を回避する。したがって、基準電圧は、ＡＤＣ内のスイッチトキャパシタ電荷再分配デジタル－アナログ変換器と同じ集積回路内にもたらされ、それによってＬの値が低減される。このような技術を、本開示の実施形態で使用することができる。

ビットトライアル中のＤＡＣのリンギング時間は、ＡＤＣの速度に影響を及ぼす唯一の制限ではない。サンプリング回路もまた、果たすべき重要な役割を有する。サンプリング回路はサンプリングＤＡＣ内に集積されているが、サンプリング回路の性能についての問題はすべてのサンプリング回路構成に当てはまる。図３に示された簡易化ＡＤＣを考える。

図３の回路は、第１および第２のコンデンサプレート１１０ａおよび１１０ｂを有するサンプルコンデンサ１１０を備え、第１のコンデンサプレート１１０ａは、スイッチ１１４によって選択的に、電圧Ｖｉｎの入力ノード１１２に接続またはそこから接続解除され得る。電界効果トランジスタのオン状態の抵抗はFETのゲート対ソース電圧の関数として変化することができるので、スイッチ１１４は、多くの場合に、オフ時には高インピーダンスを有し、オン時には低いがよく定義されていないインピーダンスを有するＦＥＴによって形成される。いくつかの回路では、並列ＮＭＯＳおよびＰＭＯＳトランジスタを使用する伝送ゲートを使用して、入力抵抗の変動をＶｉｎの関数として低減する。別のアプローチは、ブートストラップ回路を使用して、トランジスタスイッチが「オン」であるとき、ゲート電圧をソース電圧に対して固定に維持することである。

この実施態様では、さらなるスイッチ１１６が設けられて、サンプリングコンデンサ１１０の第２のプレート１１０ｂを、局所接地またはさらに良くは、ＶｒｅｆをＡＤＣに印加される第１の基準電圧を表すとすると、Ｖｒｅｆ/２などの基準電圧Ｖｂｉａｓに接続し、第２の基準電圧は０Ｖとみなされる。スイッチ１１４および１１６が閉じられると、コンデンサ１１０は、ノード１１２上の入力電圧Ｖｉｎ（またはより厳密にはＶｉｎ－Ｖｂｉａｓ）に充電する。スイッチ１１６が開くと、コンデンサ１１０上の電荷がサンプリングされ、コンデンサ１１０上で凍結される。図３の回路はまた、任意の好適な技術、例えばスイッチトキャパシタまたは抵抗器ベースとすることができ、スイッチ１２２を介してサンプリングコンデンサのプレート１１０ａに接続することができるＤＡＣ１２０も含む。効果的には、コンデンサ１１０に蓄積された電圧は、ノード１２３においてＤＡＣ１２０から出力される電圧から減算され、この減算の結果は、比較器１２５によって負または正であるように量子化され、結果は、逐次近似検索を実施する状態マシンなどのコントローラ１３０に提供される。このトポロジーの利点は、比較器が、考えられるすべての入力電圧範囲にわたって優れているのとは反対に、電圧Ｖｂｉａｓ周辺で決定を下すことを得意とするだけでよいことである。このトポロジーの欠点は、比較器の入力ノード１２３における電圧が、ＶｂｉａｓがＶｒｅｆ/２に設定されない限り、最初の１回または２回のビットトライアルにおいて有意に負に動かされる得ることである。

サンプリングステージの性能を検討することに戻ると、スイッチ１１４および１１６として機能するトランジスタは、スイッチオン時にＲΩの結合固定インピーダンスを提供することができる。Ｒは、典型的には、数オームから数百オームの大きさである。固定値Ｒを仮定すると、選択すべき値Ｃを検討する価値がある。以下の節では、サンプリング速度とノイズとの間のトレードオフと、サンプリング回路の小さな構成部品の変動が、アナログ－デジタル変換器のいくつかのＬＳＢに相当する誤差をどのように発生させる可能性があるか、について説明する。

コンデンサが、それに架かる初期電圧Ｖｉｎｉｔを有し、時間Ｔ＝０で、サンプルスイッチが瞬時に閉じられて、サンプリングコンデンサを電圧Ｖ_ｉｎの入力ノード１２に接続することを仮定する。

コンデンサは、スイッチの抵抗Ｒによって入力ノードと電荷を交換し、コンデンサに架かる電圧Ｖ_ｃは、時間ｔの関数として進化する。

式中、ΔＶ＝Ｖ_ｉｎ－Ｖ_ｉｎｉｔ 式１

図４から、電圧Ｖ_ｃは、Ｖ_ｉｎに向かって漸近的であることが理解できる。Ｖ_ｃがＶ_ｉｎに整合する程度は、ＲＣ時定数の単位として測定される時間の関数として表現することができる。グラフ形式では、サンプリングコンデンサが充電されるまで、いくつかの時定数分だけ待てばよいように見える。しかしながら、これは誤解を招く。また、サンプル時間が一般にデジタル電子機器によって規定される固定期間であることを考えると、構成部品の変形、したがってＲＣ値の変化の影響も考慮する価値がある。

以下の表、表１は、第１のサンプルおよびホールド回路によって例示されるような第１のＲＣ組み合わせの時定数Ｔｃの関数として表される、０から任意の値「１」への電圧の進化と、その時定数Ｔｃ’が１０％大きくなってＴｃと異なるときの第２のサンプルおよびホールド回路上の電圧と、を示す。

別の言い方をすれば、第１のサンプルおよびホールド回路がその時定数のうちの１０について入力電圧を取得しているとき、第２のサンプルおよびホールドは、それ自身の時定数のうちの９しか見ていない。

１０個の時定数の後、第１のＲＣ回路は誤差０．００４５％のみであるが、第２のＲＣ回路は誤差０．０１２％である。これらの数値は、一見、非常に小さいように見える。しかしながら、これらは現代のＡＤＣの分解能に関連して検討される必要がある。

以下は、分解能をフルスケール値の割合として表す。
８ビット＝０．３９０６２５％
１０ビット＝０．０９７６５６％
１２ビット＝０．０２４４１４％
１４ビット＝０．００６１０４％
１６ビット＝０．００１５２６％
１８ビット＝０．０００３８１％
２０ビット＝０．００００９５％

したがって、サンプリングされた電圧は誤差が１ＬＳＢを超えるであろうため、１０個のＲＣ時定数を待つことは、１４ビット分解能を実現するのに十分ではない。

典型的には、１６ビット変換器の場合、サンプル回路は少なくとも１２個の時定数についてサンプリングし、１８ビット変換の場合、サンプリング回路は少なくとも１４個の時定数についてサンプリングし、２０ビット変換の場合、サンプリング回路は１５個の時定数についてサンプリングする。

オン状態抵抗Ｒ_ＯＮに関するトランジスタスイッチの性能は、製造プロセスによって制限される。トランジスタを並列に設置したり、またはより幅広のトランジスタを作って、Ｒ_ＯＮを低減することは可能であるが、これは、トランジスタのゲート－チャネル寄生容量の特徴として見ることができる、トランジスタのゲートからサンプリングコンデンサへの電荷注入を増加させるという犠牲をもたらす。結果的に、スイッチに接続されたコンデンサの値と比較してＲ_ＯＮを低減するためにトランジスタスイッチを幅広くすることは、電荷注入問題が悪化し、アナログ－デジタル変換器の精度が低下するため、自動的な勝利ではない。しかしながら、あとで分かるように、本開示の実施形態は、良好な速度およびノイズ性能を維持しながら、オン抵抗を増加させ、意図的にそうなることを可能にする。

時定数をより小さくする別の方法は、サンプリングコンデンサをより小さくすることである。しかしながら、これは、熱（ジョンソン－ナイキスト）ノイズの形態で別の根本的な問題にぶつかる。コンデンサ上の熱ノイズＶｎは、以下で表され得ることが知られている：

このノイズは、コンデンサによってではなく、スイッチ抵抗によるコンデンサ上の電荷量の熱力学的変動によって引き起こされる。コンデンサが導通回路から接続解除されると、このランダムな変動はコンデンサによって捕捉される。

３００Ｋのコンデンサ上のＲＭＳ熱ノイズＮＲＭＳを、一範囲のコンデンササイズについて以下に示す。

サンプリング回路内で許容され得る最小コンデンササイズは、入力分解能の関数として計算することができる。当業者には、最大ＲＭＳ信号値がＶｒｅｆに関連していることが知られており、したがって、ＡＤＣについて、信号対ノイズ比は、以下のように表すことができる：

量子化ノイズの寄与も存在する。ＡＤＣにおける不確実性は±１/２ＬＳＢである。この誤差がアナログ入力信号全体で三角形であると仮定すると、有効ビット数ＥＮＯＢは、

ＡＤＣが、１８ビット分解能で、５Ｖのフルスケール範囲で入力をサンプリングすると仮定する。ＬＳＢ値は、５÷２^１８＝１９μＶである。しかしながら、量子化ノイズが考慮されるまでに、サンプリングノイズはさらにおおよそ１１μＶ_ＲＭＳに低減させる必要がある。これは、ノイズが１ＬＳＢ未満である場合、入力容量がおおよそ４０ｐＦであることを示す。フルスケールダイナミックレンジが縮小されると、ＬＳＢサイズが対応して縮小され、ビットで表される同じノイズ性能を得るためには、入力容量を増加させる必要がある。

ＡＤＣがその変換を行うのにある程度の時間が必要であるためサンプルを次から次へと取り込むことはできないので、サンプリングステージの速度は、考慮される必要がある唯一の要因ではない。

前記したように、速度と電力との間のバランスをとらなければならない。多くのＡＤＣは、使用可能なバッテリ寿命が重要なパラメータであるバッテリ駆動デバイス（携帯電話/スマートフォンなど）で使用されている。さらに、変換器の動的非線形性が悪い場合、迅速な変換を有する意味はない。

これらのトレードオフの結果、分解能および比較的低電力の両方を達成することができる好適な技術は、スイッチトキャパシタアレイがサンプリングコンデンサおよびビットトライアルＤＡＣの両方として機能することができるスイッチトキャパシタＡＤＣである。

前記したように、基準電圧間でコンデンサを切り替えることによってビットを試行するプロセスは、ＤＡＣ内の電荷再分布を引き起こし、電荷は、トランジスタスイッチを流れ、したがってＲＣ時定数の対象となる。また、基準電圧へのおよび基準電圧からのコンデンサの切り替えは、基準電圧から急激な電荷の引き出しを引き起こし、それは、基準電圧とコンデンサとの間の導体/トラックのインダクタンス、およびコンデンサ自体の容量と相互作用して、リンギングを発生させる。

リンギングと、コンデンサからコンデンサへの電荷再分配との両方が、変換レートを制限する。リンギングには、１ＬＳＢ（またはＡＤＣ内の冗長性が訂正することが合理的に予想される誤差の量）などの適切な値を下回るような時間を与える必要があり、電荷再分配にも適切な値への漸近性が必要である。幸い、ビットトライアルでビットを設定した後、比較器をストロボしてビットトライアルの結果を見るまでに、１４～１６個の時定数を待つ必要はないことが判明した。実際には、冗長性を有する変換器で、はるかに短い時間、例えばおおよそ４個の時定数だけ待つのが合理的である。これにより、３つの冗長ビットを有する１８ビット変換器について、さらに（１８＋３）４＝８４の時定数を変換時間に追加し得ることが分かる。単純な推定では、Ｒ_ＯＮが１０オーム、容量が４０ｐＦであり、サンプリングコンデンサが逐次近似変換器のビットトライアルにも関与し、入力信号の各サンプリングについて平均１４個の時定数の整定時間が許容される場合、これは、おおよそ

の変換レートを示唆する。

パイプライン化は、ビットトライアルをＡＤＣの異なるステージ間に分割することを可能にし、サンプルを取得して結果を出力する間の変換時間はパイプライン化によって改善されないが、スループットまたは変換レートは２ステージパイプラインでほぼ倍増される。パイプライン化の他の利点は、信号の増幅であり、したがって、比較器は、より高速の決定を行うことができる。

また、パイプライン化は、サンプリングされたアナログ値とそのアナログ値のデジタル近似値との間の差分を表す残余を形成し、ゲインアップしてから、パイプライン化変換器の後続のステージに渡すことを可能にする。また、パイプライン化は、異なる分解能および/または異なるアナログ－デジタル変換器技術でパイプラインの異なるステージを形成することを可能にする。図５は、２ステージパイプライン変換器の概略図を示す。

ここで、第１のアナログ－デジタル変換器１５０は、変換の一部を実行し、アナログ入力値を表すデジタル結果Ｄ１を、例えば４～１０ビットの限られた分解能に出力する（これらの示唆は限定的ではない）。また、アナログ－デジタル変換器１５０は、Ｖｉｎと相当アナログ値Ｄ１との間の差分を表すアナログ値Ａ１を出力するように構成されている。図１および図２に示されたスイッチトキャパシタアレイは、変換プロセスの一部として自然にこれを行い、したがって、「残余」として知られるＡ１を形成する際に追加のオーバーヘッドは発生しない。残余は、第２のアナログ－デジタル変換器１５２によるさらなるアナログ－デジタル変換を受ける。第２のアナログ－デジタル変換器１５２は、Ａ１に基づいてデジタル結果Ｄ２を生成することができる。残余Ａ１は、増幅器１６０によって増幅することができる。これは、第２の変換器の比較器内のオフセットの影響を低減するので、有益である。

パイプライン化とは、単一のＡＤＣが、例えば１６回または１８回のビットトライアルを行わなければならないのではなく、第１のＡＤＣ１５０が、ある回数、例えば８回または９回のトライアルを行うことができ、第２のＡＤＣ１５２が、残りのトライアルを行うことができることを意味する。各ＡＤＣは半数のビットトライアルしか行わないため、ＡＤＣ１は、変換のための新しい入力を受け入れることができるまでに半分の時間しか要さないので、有効変換レートが倍増する。ＡＤＣ１は、第２の変換器ＡＤＣ２がＮ番目の変換を終了する間、Ｎ＋１番目の変換に取り組むことができる。これは、残余を受け取って増幅する際に、時間オーバーヘッドが存在しないことを前提としている。さらに、第２のＡＤＣにおける整定時間は、そのビットトライアル中に必ずしもそのような大量の電流の流れにさらされる必要はないし、それが起こすいかなる誤差も、より下位のビットに関連するため、定義上あまり重要ではないので、第１のＡＤＣと比較して短縮することができる。

変換速度、したがってスループットは、いくつかのビットトライアルを迅速に実行することによって、例えばフラッシュＡＤＣを使用して最初の２回、３回、または４回のトライアルを実行し、逐次近似検索（またはいくつかの他のＡＤＣ戦略）を使用して残りのビットトライアルを実行することによって、増大させることができる。そのような構成を図６に示すが、ここでは、フラッシュＡＤＣなどのミニＡＤＣ１５１が、２回または３回のビットトライアルを迅速かつより低い精度で実行し、結果を第１のＡＤＣ１５０に、そのビットトライアルの出発点として渡すことができる。間違った決定などのいかなる誤差も、誤差が残余内に符号化され、第２のＡＤＣ１５２によって除外されるため、回復させることができる。

ノイズペナルティを発生させることなく、より高いサンプリングレートを達成する

これらのすべてのアプローチにもかかわらず、ノイズペナルティを発生させることなく、さらに高いサンプリングレートで動作することが依然として望まれる。問題は、前記したように、どの解決策も簡単ではないということである。より小さなサンプリングコンデンサは、ＲＣ時定数を低減し、したがって、より高いスループットを可能にするが、熱ノイズの増加の犠牲を払う。

ノイズ性能を改善することはより大きい容量の使用を示唆する一方で、速度性能を改善することはより小さな容量の使用を示唆するので、本発明者らは、アーキテクチャ変更を行って、ノイズの問題を速度から部分的に分離できることに気付いた。本発明者らは、これらの問題は、例えば、セグメント化変換器内の１つの変換器のインスタンス、またはそれ自体が変換器であり得る、単一ＡＤＣブロック内の「スライス」として連携して動作するスイッチトキャパシタアレイから形成される、複数のＤＡＣを使用することによって軽減され得ることに注目した。

したがって、ＡＤＣは、複数のチャネルまたはスライスに分割され得る。スライスを使用してＡＤＣ変換を実行し、比較的迅速であるがノイズペナルティを伴う中間結果に到達するようことができるように、スライスを比較的小さな容量値で作ることができる。中間結果は、１つ以上の他のスライスによって使用されて残余を形成することができる。１つ以上の他のスライスは、より大きな値Ｃを有してもよいし、または残余が改善された熱ノイズ数値を有するように、並列に動作して、より大きな値Ｃを合成してもよい。

複数のサンプリングステージを並列に動作させることは、単にステージの負荷を合わせて一緒に接続するほど簡単ではない。それは、高速アナログ－デジタル変換器における多くのことと同様に、このタスクを非常に困難にする基本的物理特性のいくつかを見落としている。

ステージは、それらのＲＣ時定数を許容値内に設定するために「整合される」べきである。「許容」を構成するものの限界は、入力信号をサンプリングするため、および電荷再分配およびリンギングがチャネルまたはスライスのおおよそ１ＬＳＢに整定することを可能にするための時間割当量にも依存する。ＲＣ時定数不整合の問題は、直流（ＤＣ）信号に関連して先に説明した。以下の節では、交流（ＡＣ）信号でのＲＣ時定数不整合の問題について説明する。

サンプリング問題をより具体的に見ると、これは再び、変換器のダイナミックレンジおよびその最大帯域幅の関数である。

サンプリング器が、１０ＭＨｚで５Ｖのダイナミックレンジを有する正弦波Ｖｉｎｐｕｔをサンプリングすると仮定する。これは、振幅２．５Ｖ、角周波数２π×１０×１０^６ラジアン/秒を有する。
Ｖｉｎｐｕｔ＝２．５ｓｉｎ（２π×１０×１０^６） 式５

電圧の最大変化率は、ゼロ交差点周辺で発生し、２．５×２×π×１０×１０^６＝１５７×１０^６ボルト/秒である。

したがって、１ピコ秒のサンプリングスキュー（タイミング誤差）は１５７μＶの誤差に等しくなる。５Ｖおよび１８ビット分解能のダイナミックレンジでは、ＬＳＢサイズは１９μＶであった。したがって、この１ｐｓの小さなタイミングスキューは、８．３ＬＳＢの誤差を発生させる。このタイミングスキューは、ステージまたはスライス間のＲＣ時定数のいかなる変動とも相互作用して、サンプリングされた電圧の不整合誤差を各スライス上で増加させる。

これに対処するために、本発明者らは、各スライスについて、集積回路リソグラフィ精度を使用して、各サンプリング構成スケールにおけるコンデンサおよびトランジスタが一緒になって、整合されたＲＣサンプリング時定数を維持することを保証し、サンプリングスイッチは、タイミングスキューを最小限に抑えるために実質的に共配置されているアーキテクチャを選択した。

スライスがスイッチトキャパシタアレイから形成されている一実施形態では、各スライスはサンプリングＤＡＣを含み、サンプリングステージは、１つのスライス内の所与の電気位置にあるコンデンサおよびトランジスタが、他のスライス内の相当のコンデンサおよびトランジスタと実質的に同じであるように整合されている。

本開示の一実施形態では、単位サイズのコンデンサＣを、コンデンサの一方のプレートをＶｉｎ、Ｒｅｆ１、およびＲｅｆ２にそれぞれ接続するための単位サイズのトランジスタと関連付けて備える単位セルを繰り返し使用して、スライスを形成する。各単位セルは、その電気性能において公称上互いに同一の単位セルである。セルは、永久的に、またはグループへのセルの動的割り当ての一端として、一緒にグループ化することができる。２つのセルを一緒にグループ化して、容量２Ｃを有する（図２の）Ｃ７を形成することができ、４つのセルを一緒にグループして、容量４Ｃを有するＣ８を形成することができ、８つのセルを一緒にグループ化して、Ｃ９を形成することができる、などとなる。所望であれば、セルを一緒にグループ化してバイナリ重みの順序でグループを形成する必要はない。セルをグループ化してコンデンサを形成して冗長性を提供することができる。セルを直列に接続して、Ｃ/２、Ｃ/３、Ｃ/４などの有効容量を形成することもできる。

スライスは、図２のＣ１～Ｃ５を備えるものなどのサブＤＡＣに接続され得る。

ＲＣ時定数を整合させる問題に戻ると、これらは、ＡＣ信号のサンプリングに影響を及ぼす。表１は、時定数の変化が、ＤＣ信号のサンプリング値に著しい誤差を引き起こす可能性があることを示す。しかしながら、ＡＤＣは、多くの場合、さまざまな（ＡＣ）信号をサンプリングする。

スライスは、許容限度内で同じ値をサンプリングすることが望ましいが、これは、ＡＣ信号を見るときに整合がどれほど重要であるかの疑問を提起する。本発明者らは、整合の問題が過去に見落とされていたと理解している。論文「Ａ １ｍＷ ７１．５ｄＢ ＳＮＤＲ ５０ＭＳ/ｓ １３ ｂｉｔ ｆｕｌｌｙ ｄｉｆｆｅｒｅｎｔｉａｌ ｒｉｎｇ ａｍｐｌｉｆｉｅｒ ｂａｓｅｄ ＳＡＲ ａｓｓｉｓｔｅｄ ｐｉｐｅｌｉｎｅ ＡＤＣ」，Ｙｏｎｇ Ｌｉｍ ａｎｄ Ｍｉｃｈａｅｌ Ｐ Ｆｌｙｎｎ，ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．５０，Ｎｏ．１２ Ｄｅｃｅｍｂｅｒ ２０１５は、パイプライン変換器の第１のステージがデジタル化される信号の６つのＭＳＢを分解する回路（論文の図６および図１６に関して説明）を示している。入力信号Ｖｉｎは、２つのサンプリングＤＡＣ上でサンプリングされる。「Ｂｉｇ ＤＡＣ」と呼ばれる１つのサンプリングＤＡＣは、「Ｓｍａｌｌ ＤＡＣ」と呼ばれる他のサンプリングＤＡＣの３倍の容量を有する。小さいＤＡＣは、節電のためにＳＡＲトライアルを実行するために使用されるが、それが終了すると、両方のＤＡＣは、１３ビットノイズ要件を満たすために、それらの残余が結合されるように共通ノードに接続される。しかしながら、ＤＡＣのサンプリング時定数を整合させるようにトランジスタスイッチをスケーリングすることや、タイミングスキューを最小限に抑えるためにサンプリングスイッチを共配置することの教示はない。

ＲＣ時定数の変化の影響は、位相シフトとして扱われる場合、最も容易に理解される。

位相シフトは、ＲＣローパスフィルタのものとしてモデル化することができ、位相シフトφは、以下によって与えられる。
φ＝－ａｒｃｔａｎ（２πｆＲＣ）
式６

ＲＣサンプリング回路を、１０ＭＨｚの－３ｄＢ帯域幅を有するように設計することが望ましいと仮定する。また、１８ビットの分解能を達成するために必要なノイズ性能数値を満たすために、Ｃが４０ｐＦに選択されていると仮定する。

ｆ＝１０ＭＨｚ、および
Ｃ＝４０ｐＦに対して、

であるので、したがって、式７を使用してＲの値を計算することができ、Ｒ＝４０Ωが分かる。

ｆ、Ｒ、およびＣの値に基づいて式６を評価すると、位相シフトは以下のように決定することができる：
φ＝－ａｒｃｔａｎ（２・π・１０×１０^６×４０×４０×１０^－１２）
φ＝－０．１００１９ラジアン

一見、この位相シフトは無視し得るかに見える。しかしながら、ＲＣが＋１０％変化すると、
φ＝－０．１１０１３ラジアン

これは、０．００１ラジアンの差であり、以下の時間差に等しい。

したがって、この実施例では、ＲＣ時定数の１０％の変化は、１０ＭＨｚで１×１０^－３ラジアンのわずかな位相変化を生じるが、この位相変化は、１０ＭＨｚで５Ｖのピークツーピーク入力信号について１３３個のＬＳＢのスライス間の不整合に等しい、１６ピコ秒のタイミング誤差に相当することが分かった。

上記の計算は、構成部品値の不整合は、周波数が増加するにつれて、大きなサンプリング時間誤差として現れることを示す。しかしながら、この問題は過去に見落とされていたようである。

サンプリングステージのＲＣ値の変動は、多くの誤ったＬＳＢとして現れる可能性がある位相の小さな位相シフトを発生させ得ることに留意した上で、発明者らは、本開示のいくつかの実施形態で、ＲＣサンプリング回路に直列抵抗器を追加する工程を踏んだ。これは、抵抗器を追加することは、明らかに回路の帯域幅を低減させ、したがって入力信号のサンプリング時間を増加させるので、反直感的である。このようなアプローチは、高速ＡＤＣを構築するためにとるであろう工程とは全く反対である。しかしながら、トランジスタスイッチの有効「オン」インピーダンスは、温度および入力電圧と共に数パーセント変化し得、慎重なレイアウトおよびブートストラッピングは、変動を低減するのに大きく役立つが、（その熱性能がトランジスタよりも安定している）直列抵抗器を追加することで、スライス間の整合を改善することができる。抵抗器は、数オーム～数百オームの値を有し得る。一実施形態では、おおよそ１６０Ωの抵抗器を使用した。トランジスタは、わずか数オームの抵抗を有し得、トランジスタごとのオン抵抗変動は、１オームの分数のみであり得る。このアプローチは、サンプリングＤＡＣスライス間の整合を著しく改善する。

その結果、各スライスのサンプリングセクションを、他の各スライスのサンプリングセクションと公称上同一にすることが好ましい。

図７は、本開示の一実施形態を構成する回路２００を概略的に例示する。回路は、複数のサンプリング回路と、複数のデジタル－アナログ変換器と、を備える。回路は、アナログ－デジタル変換器の全体を形成してもよいし、またはより可能性が高いのは、パイプラインが２つ以上のステージを有することができる図５または図６に示されたようなパイプライン化変換器など、マルチステージ変換器の「ステージ」として使用され得る。この実施形態では、スイッチトキャパシタアレイが、サンプリングデジタル－アナログ変換器を形成するために使用され、各サンプリングＤＡＣは回路２００の１つのスライス２１０．１～２１０．ｎとして作用する。スライス２１０．１～２１０．ｎは、有利には、１つ以上のスライス２１０．１～２１０．ｎをＳＡＲコントローラに関連付けることができ、他のスライスをＳＡＲ出力の関数として更新することができるように再構成可能である。これに関して、「の関数として更新する」とは、異なるスライスが、ＳＡＲ値とは異なり得るそれぞれの値に更新または設定され得る可能性を含む。しかしながら、差し当たり、第１のスライス２１０．１が、その出力をＳＡＲコントローラ２１４に提供する比較器２１０に結合されていると仮定する。ＳＡＲコントローラは、サンプリングＤＡＣスライス２１０．１を駆動して、この実施例では、スライス２１０．１を使用してアナログ－デジタル変換を実行して、デジタル出力ワードの複数のビットを分解するように構成された状態マシンであり得る。

残りのＤＡＣスライス２１０．２～２１０．ｎのいくつかまたはすべては、スライス２１０．１と同時に入力Ｖｉｎをサンプリングするように、および一緒に作用して残余ＤＡＣ２２０を形成して、ＳＡＲコントローラ２１４によって駆動されたときに第１のＤＡＣスライス２１０．１によって形成されるアナログ－デジタル変換の「結果」を用いて駆動されたときに残余ＤＡＣ２２０によって生成される電圧をＶｄａｃとすると、ＶｉｎとＶｄａｃとの間の差分を表すアナログ出力電圧Ｖｒｅｓｉｄｕｅを形成して、スライス２１０．１のビットの有効分解能をＰとすると、Ｐビット変換に到達するように構成されている。

第１のＤＡＣスライス２１０．１は、図１に示されたような非細分化スイッチトキャパシタアレイ、図２に示されたようなセグメント化または細分化スイッチトキャパシタアレイ、または図３に示されたようなサンプリングコンデンサおよび関連ＤＡＣから形成され得る。相対的に小型であるために図２に示されたような細分化アレイが一般的に使用されることを考えて、この説明の部分の目的ために、スライス２１０．１は図２に示されたような細分化アレイを備えると仮定する。

このような構成では、図２に示されたように、サンプリングＤＡＣステージ７３は、サブＤＡＣステージ７５に接続されている。他のスライスは、第１のスライス２１０．１と同一であるように、すなわち、サンプリングＤＡＣステージおよびサブＤＡＣの両方を含むように形成することができる。しかしながら、結合容量が調整および接地されるか、またはサブＤＡＣの容量を再現する容量で直列に配置される限り、短縮されたサブＤＡＣを使用するか、またはサブＤＡＣをまとめて一緒に省略することも可能である。

使用中、各スライス２１０．１～２１０．ｎは、Ｖｉｎに結合され、Ｖｉｎをサンプリングするために使用される。スライスのサンプリングスイッチ８２（図２を参照）は、それらが同時にそれらの「ホールド」命令を受信することを保証するため、また、各スイッチ８２が他の各スイッチと同じプロセス、電圧、および温度（ＰＶＴ）の変動を受けることを保証するために、共配置されている。これは、各サンプリングＤＡＣ回路が他の各サンプリングＤＡＣと同じ電気的性能、例えば整合されたＲＣ時定数を有することと、スイッチ８２が同じスルーレートで同時に導電と非導電との間で遷移することと、を保証し、それによって、共有入力信号を取得（例えば、サンプリングおよびホールド）するために同時に動作するとき、ＤＡＣスライス２１０．１～２１０．ｎ間の位相シフトを回避するのに役立つ。

入力信号が取得された後、第１のＤＡＣスライス２１０．１を使用して、サンプリングされた信号の逐次近似ルーチン変換を形成することができる。そのような変換には、例えばフラッシュＡＤＣの形態のさらなるサブＡＤＣを使用して、ＤＡＣスライス２１０．１によって実行されるＰビット変換の最初の２つまたは３つのビットのほぼ瞬時変換を提供することが含まれ得る。ＳＡＲ変換を実行するための方法は当業者に周知であることを考えると、ここでさらに説明はしないが、但し、そのような変換には、結果に冗長性を提供するための追加ビットの包含も含まれること、変換は、２未満の基数の技術で実行することができること、複数のビットは、例えば比較器の代わりに３レベル量子化器を使用することによって、当業者に既知の単一ビットトライアル期間で決定することができることを指摘しておく。ビットトライアルが進むと、Ｐビット出力ワードの最上位ビットの状態は、Ｐビット出力ワードの最下位ビットの状態の前に分かる。これにより、ＤＡＣスライス内でビットをビットごとに設定するために、ＳＡＲロジック２１４からの出力を残余ＤＡＣ２２０内のスライス２１０．２～２１０．ｎに提供することが可能になり、それによって、各スライス内のコンデンサを適切な構成に切り替えることによって引き起こされる電圧遷移を可能にし、これが発生させ得るリンギングは、残余ＤＡＣ２２０からの出力が残余増幅器２３０によってゲインアップされる前に消滅する時間を有する。

電圧遷移の大きさを低減するために、残余ＤＡＣ２２０内のスライス２１０．２～２１０．ｎ内のビットの設定は、遷移が一斉に起こらないように、時間的にずらすことができる。さらに、例えば最上位ビットおよび次の最上位ビットに関する初期遷移の大きさは、最初に、スライス２１０．２～２１０．ｎのうちの半分を設定して、それらの最上位ビットは設定済とし、残りの半分のスライスは、それらの最上位ビットは未設定とすることにより、低減することができる。結果的に、第１のビットトライアルの結果として、統計的には、ＤＡＣスライスの半分のみが遷移されねばならない可能性が高い。同じ技術を、次の最上位ビットなどに使用することができる。代替的アプローチは、使用中、入力信号がそのナイキスト周波数限界と比較してオーバーサンプリングされ得、したがって、統計的には、入力ワードの最初の数ビットは、１つのサンプルと直後のサンプルとの間で変化した可能性が低いことに基づき得る。

残余ＤＡＣ内の１つ以上のＤＡＣをいくつかのビットトライアルに参加させることも可能である。別の言い方をすれば、ＤＡＣスライス２１０．１のみを使用してアナログ－デジタル変換を実行している場合、その単一ＤＡＣスライスは、一度に１回のビットトライアルのみを実行することができる。しかしながら、残余ＤＡＣ２２０のうちの３つのＤＡＣスライス、例えば２１０．２、２１０．３、および２１０．４が一時的に有効化されて、ＳＡＲロジック２１４に結合されたそれぞれの比較器（図示せず）と共に動作する場合、図７に示された構成は、２つのビットトライアルを同時に実行することができ、それによって、ステージ２００がＰビットを変換するために必要な時間を短縮する。

スライス構成の使用により、各ＤＡＣスライス２１０．１～２１０．ｎがその中により小さな容量を有することが可能となり、これは、各ＤＡＣスライスのＲＣ時定数を低減させ、結果的に、変換をより迅速に実行することができる。本説明で先に、３００Ｋのコンデンサに関連付けられた熱ノイズを表にした。これは、５Ｖのダイナミックレンジを１８ビット分解能で変換する作業例では、ＤＡＣの最小容量が少なくとも約４０ｐＦである必要があることを示すために使用された。しかしながら、ＤＡＣスライスのすべてが、各々が４ｐＦの有効容量を有するように形成された場合、ＤＡＣスライス２１０．２～２１０．ｎを接続して残余ＤＡＣを形成することにより、それらの容量は並列になる。したがって、１０個のＤＡＣスライス２１０．２～２１０．１１が残余ＤＡＣ２２０内に設けられた場合、それらを並列に接続することで、各残余ＤＡＣが、４ｐＦ ＤＡＣスライスであることに関連する優れたサンプリング時間および整定速度を有していたとしても、４０ｐＦの有効容量を生じるであろう。第１のＤＡＣスライス２１０．１の出力における残余は、コンデンサバンクの熱ノイズの低減にも寄与するように、残余ＤＡＣ２２０の出力にも接続することができることにさらに留意されたい。

先に記したように、サンプリングＤＡＣは、繰り返し単位セルから形成することができる。値１Ｃを有する１つのそのような単位セル２７０を図８に示す。単位セルは、値１Ｃを有するコンデンサ２７２を備える。そのプレートの１つである図８の最上プレートは、共有導体７８（図２）に接続されている。コンデンサの底部プレートは、トランジスタ２７４、２７６および２７８から形成された３方向スイッチによって接続され、底部プレートは、絶縁され、Ｖｉｎ、Ｖｒｅｆ１（典型的には図１のバッファ１８などの精密電圧基準から）、またはＶｒｅｆ２（典型的には０Ｖ）に接続されることが可能となる。トランジスタの各々は、図７のＳＡＲロジックブロック２１４などのスイッチコントローラ２７９によって制御される。コンデンサを入力ノードＶｉｎに接続するトランジスタ２７４は、Ｖｉｎで入力信号をサンプリングしているときに単位セルによって提示される「オン」抵抗をより正確に規定するように、抵抗器２８０と直列であり得る。トランジスタ２７４は、そのゲート制御信号がブートストラップ回路２８２によって変更されて、トランジスタ２７４のＶｇｓをＶｉｎに対して一定に保持し得る。ブートストラップ回路は当業者に既知である。単位セル２７０は、単位セル２７０ａおよび２７０ｂが並列に配置されて２Ｃ重みを形成することなどで表されるように、他の単位セルと並列に配置されて、適切にスケーリングされたスイッチおよびコンデンサの組み合わせを形成し得る。

例えば、細分化スイッチトキャパシタＤＡＣのサンプリング部分７３（図２）に５つのバイナリ重み付きサンプリングコンデンサのみが必要である場合、２^５－１＝３１個の単位セル２７０が必要となる。単位セルは、集積回路内で非常にうまく整合させることができる。これは、単位セルが、所望に応じて１、２、４、８、および１６のグループに永久に割り当てられ得ることを意味し、または代替として、グループ化は、各サンプリングイベントでスイッチコントローラによってオンザフライで動的に形成され、あらゆる不整合誤差をランダム化し得る。

図９は、３ビットフラッシュ変換器などのミニＡＤＣ２８５を使用して、ＳＡＲ変換器の３つの最上位ビットをより迅速に設定する、図７の変形例を示す。３つより少ないまたはより多いビットが、フラッシュ変換器２８５によって変換され得る。

次いで、電圧残余は、さらなるアナログ－デジタル変換器２４０に提供される前に、残余増幅器２３０によってゲインアップされ得る。図１０に示すように、残余増幅器２３０は必ずしも設けられる必要はないことにも留意されたい。

図１１は、第２のＤＡＣ２４０が残余ＤＡＣ２２０内のスイッチ位置を変更することを可能にすることができる、本明細書に記載の構成のいずれかに適用することができる変更を示す。これにより、残余が不都合に大きすぎて、残余増幅器または第２のＡＤＣ内の比較器がそれらの線形性を損なわずに取り扱うことができない場合、ＡＤＣ２４０が残余（および第１のＤＡＣ２００からのデジタルワード）を変更することが可能となり得る。この実施例では、第２のＡＤＣ２４０は、比較器２４０ａ、ＳＡＲコントローラ２４０ｂ、およびＤＡＣ２４０ｃを備えるＳＡＲ ＡＤＣとして実施されている。

図１２は、図７の回路構成をより詳細に概略的に示す。この実施例では、スライス２１０．１～２１０．ｎの各々は同一であり、各々が、サブＤＡＣと共にサンプリングＤＡＣを形成するセグメント化コンデンサアレイを備える。サンプリングＤＡＣは同一である。さらに、図１２に示されたこの構成では、サブＤＡＣも同一である。しかしながら、そうである必要はない。サブＤＡＣは、所望であれば、より低い分解能で形成することができる。例えば、８つのＤＡＣスライス２１０．２～２１０．９が残余ＤＡＣ２２０内に設けられる場合、ＤＡＣスライス２１０．１は８ビットスライスであり、そのメインＤＡＣ内に５ビット（Ｎ＝５）、およびそのサブＤＡＣ内に３ビット（Ｍ＝３）を含むと仮定すると、これらの８つの残余ＤＡＣを異なる制御ワードで効果的に駆動させて、サブまたはメインＤＡＣ内でさらなる３ビットの分解能を提供し、残余ＤＡＣを８ビットデバイスに戻すことができる。したがって、スライス２１０．２～２１０．ｎのサブＤＡＣは、所望であれば短縮または省略することができる。あるいは、図１２に示すようにスライスがすべて同じである場合、残余ＤＡＣを駆動して、パイプライン化アナログ－デジタル変換器の次のステージに供給するためのその出力信号にサブＬＳＢディザを適用することができる。これらのアプローチは一緒に採用することができる。

図１２に示された構成においては、データ操作ブロック２５０が、ＳＡＲレジスタ２１４と、残余ＤＡＣ２２０内の各スライス２１０．２～２１０．ｎとの間に設けられている。データ操作ブロックは、ＤＡＣスライス２１０．２～２１０．ｎの各々に対するデジタルワードを個別に設定することを可能にする。したがって、異なるワードを意図的に選択することで、強化された分解能またはディザの組み込みが提供される。

図１３は、図１２の一般的表現であり、各スライス２１０．１～２１０．ｎは、サンプリングＤＡＣ部分２１０．１ａ、２１０．２ａなど、２１０．ｎａまでと、サブＤＡＣ２１０．１ｂ、２１０．２ｂ、２１０．３ｂなどとに分割されている。スライスサンプリングＤＡＣ２１０．２ａ～２１０．ｎａは互いに同一である。サンプリングＤＡＣ２１０．１ａは、サンプリングＤＡＣ２１０．２ａ～２１０．ｎａと同じであってもよいし、そうでなくてもよいが、有利には、非常に類似した電気的特性を有し、これは、他のスライスと同じ単位セル構造を形成することによって最良に達成される。サブＤＡＣは、同じである必要はない。サブＤＡＣ２１０．１ｂは、例えば、他のサブＤＡＣよりも多くのビットで形成され得る。実際、すべてのスライスにサブＤＡＣを設ける必要はない。ここでは、サンプリングＤＡＣ２１０．ｎａに関連付けられるサブＤＡＣは省略されている。

本開示で先に、ボンドワイヤに沿ったコンデンサ間の電流の流れが、電圧基準を乱し得ることを記した。実際、図１に示された構成において、電圧基準は、それに印加される乱れを低減するために、バッファ増幅器によって緩衝された。本明細書に記載の構成は、ビットトライアルシーケンス中の電圧基準の乱れを低減するという利点を有し、また、残余ＤＡＣ内のＤＡＣスライス２１０．２～２１０．ｎに、さらなるバッファによって提供され得る緩衝バージョンの基準電圧が提供されて、第１のスライス２１０．１に提供される基準電圧が、残余ＤＡＣをセットアップするためにスライス２１０．２～２１０．ｎ内のコンデンサを切り替えることによる乱れを被らないようにする可能性をもたらす。コンデンサアレイの容量が４０ｐＦから４ｐＦに効果的に低減されると、基準から引き出される電流が対応して低減されることが分かる。したがって、変換に必要なエネルギーが低減される。

例えば、サンプリングＤＡＣ２１０．１～２１０．ｎがすべて同じように構築され、残余ＤＡＣが合計４０ｐＦとなる８つのスライスを有する場合（ノイズ目的のため）、各スライスは５ｐＦの容量を有する。この５ｐＦは、サンプリングＤＡＣアレイの、例えば、５ビット例では３１個の単位セル、６ビット例では６３個の単位セル間で、分割される。これにより、単位コンデンササイズは、５ビットケースでは１６１ｆＦ、６ビットケースでは７９ｆＦとなる。このアプローチは、各単位セルのＲＣ値は、適度な直列抵抗でも非常に小さく、いかなるトランジスタごとの変動も無効にするので、スライス化ＡＤＣが高帯域幅を達成することを可能にすることが分かる。また、１つのスライスだけがビットトライアルを実行するので、電流源から引き出される電流が大幅に低減される。ビットトライアルを実行するために必要なこの電荷の低減はまた、何らかの抵抗を電荷経路に意図的に導入して、ＤＡＣのコンデンサへの供給電圧内のリンギングを低減することができることを意味する。

図１４は、残余ＤＡＣの各スライス２１０．２～２１０．ｎが、直列スイッチ３０２．２～３０２．ｎによってスライス２１０．２～２１０．ｎから選択的に接続解除可能であるそれぞれのバッファ３００．２～３００．ｎを介して、外部基準に接続され、スライス２０１．２～２１０．ｎはまた、さらなるスイッチ３０４．２～３０４．ｎを介して外部基準に直接接続することができる構成を示す。結果的に、残余ＤＡＣスライス２１０．２～２１０．ｎは、各々、セットアップ時間の大部分でバッファを介して充電することができ、それによって、外部基準から引き出される電流を低減し、整定時間の終了に向かって外部基準に接続され、それぞれのバッファ内のオフセットによって影響を受けない正しい電圧に向かって整定させることができる。さらに、スイッチトキャパシタアレイの各々は、それらの帯域幅が、それぞれのスイッチ３２２．１～３２２．ｎを介する帯域幅制限抵抗器３２０への選択された接続によって制限され得る。

図２０は、今度は単一スライスについて、バッファ３００の概念をより詳細に例示する。特に、高速増幅器をビットトライアル間のバッファ３００として使用して、内部基準を内部基準の信号レベルに上げてもよく、そうすると、外部基準に切り替えたとき、非常に迅速に整定し、そこから電荷がほとんど転送されない。図２０は、本開示の基礎を形成するパイプライン逐次近似（ＳＡＲ）変換器アナログ－デジタル変換器（ＡＤＣ）アーキテクチャの単一スライスを例示する。ここでは、そのＡＤＣ変換器は、変換されるべき信号を入力ノードＶｉｎから受信するアナログ－デジタル変換器ＡＤＣ１を備える。ＡＤＣ１は、増幅器Ａｍｐ２を介して正確な外部基準Ｖｒｅｆに由来する内部基準Ｖｒｅｆ２＿ｉｎｔｅｒｎａｌを使用して、比較的低分解能の変換を実行する。ＡＤＣ１によって実行される変換は、非常に正確な基準入力を必要としないので、Ａｍｐ２は、低速で、比較的不正確な増幅器とすることができる。ＡＤＣ１は、その変換されたデータを、Ｖｉｎも受信するデジタル－アナログ変換器ＤＡＣ１に供給する。ＤＡＣ１は残余信号を残余増幅器ＲＡに出力し、残余増幅器ＲＡは、増幅された残余信号をアナログ－デジタル変換器ＡＤＣ２に出力し、変換を完了する。スライス化パイプラインＳＡＲ ＡＤＣの全動作は、本明細書の他の箇所に記載されている通りであるが、本説明の目的のためには、正しく動作し、正確な変換を生成するためには、ＤＡＣ１が正確な基準入力を必要とすることを理解する必要がある。

図２０の構成では、ＤＡＣ１への基準入力は、正確な、温度補償された外部（すなわち、チップ外）基準Ｖｒｅｆに由来するさらなる内部基準信号Ｖｒｅｆ＿ｉｎｔｅｒｎａｌによって、以下のように提供される。電圧源Ｖｒｅｆは、入力ピンに正確な基準信号Ｖｒｅｆを提供し、入力ピンには大きな（１０ｕＦ）安定化コンデンサＣ１も接続され、したがってＶｒｅｆに充電される。高帯域幅の高速増幅器Ａｍｐ１がさらに設けられ、その非反転入力が、Ｖｒｅｆが供給される入力ピンに接続されている。その出力は、第１の「変換」スイッチを介して、Ｖｒｅｆ＿ｉｎｔｅｒｎａｌが提供されるＤＡＣ１の基準入力ノードに接続されている。また、Ａｍｐ１の反転入力は、Ｖｒｅｆ＿ｉｎｔｅｒｎａｌを測定するのと同じノード、すなわちＤＡＣ１への基準入力のＶｒｅｆ＿ｉｎｔｅｒｎａｌノードに接続されている。Ｖｒｅｆ＿ｉｎｔｅｒｎａｌノードは、Ｖｒｅｆが供給される入力ピンに第２の「サンプル」スイッチによってさらに接続されている。「サンプル」および「変換」スイッチは、逆位相動作し、すなわち、一方がオンになる（閉じる）と、他方はオフになる（開く）。

上記回路の動作は以下の通りである。ＡＤＣ（ＤＡＣ１）による残余生成の前に、「変換」スイッチが閉じられ、「サンプル」スイッチが開かれる。その結果、増幅器ＡＭＰ１は、Ｖｒｅｆ＿ｉｎｔｅｒｎａｌノードをＶｒｅｆノードと同じ電圧に維持しようと動作する。残余生成の直前に、「変換」スイッチが開かれ、「サンプル」スイッチが閉じられて、外部基準ＶｒｅｆがＤＡＣ１に供給されることを可能にする。しかしながら、Ａｍｐ１はとにかくＶｒｅｆ＿ｉｎｔｅｒｎａｌをＶｒｅｆに非常に近づけて維持しているため、非常にわずかな電流しかＶｒｅｆまたはＣ１から引き出す必要はなく、したがってＶｒｅｆ＿ｉｎｔｅｒｎａｌは非常に迅速にＶｒｅｆに整定し、したがって高いサンプリングレートを可能にする。

完全を期するため、図１５は、スライスのうちの１つから形成されるミニＡＤＣ２２８が、残余ＤＡＣを形成する他の８つのスライスと関連して動作して、残余増幅器２３０を駆動する、本開示の１つの実施形態を概略的に例示する。この実施形態では、残余増幅器は、さらなるＡＤＣ２４０に接続されている。第１のＡＤＣは、この実施例では、６ビット以上の分解能を提供し、第２のＡＤＣ１５２は、残りのビット数、例えば８以上の９ビットの分解能を提供して、ＡＤＣの所望の全体分解能に到達する。

他の実施例では、各スライスは、３．２ｐＦの容量を提示し得るが、熱ノイズの目的で提示される全デジタル－アナログ変換器は、ＤＡＣが並列に動作して、合計２５．６ｐＦとなる。

ＳＡＲ変換を完了するための時間は、残余ＤＡＣ内の個々のＤＡＣスライスをセットアップするのに必要な時間よりも長くなることが予想され得ることが分かる。さらに、残余ＤＡＣからの出力は、第１のＡＤＣからのＳＡＲ変換が完了した後にのみ本当に必要である。これにより、２つまたは恐らくはそれ以上のＳＡＲスライス間で残余ＤＡＣを共有する可能性ができる。ＳＡＲスライスは、一方がその変換のおおよそ半ばであるとき、他方はサンプリングしているようなピンポン方式で動作させることができる。このような構成では、残余ＤＡＣは、各ＳＡＲスライスと同時にサンプリングする必要があるが、サンプリングを終了した直後に、出力ワードの少なくとも半分で既にプリセットすることができる。このアプローチの使用は、ビットトライアルの最初の数ビットを迅速に実行するために、またはトライアル中の信号の揺れを低減するために、フラッシュＡＤＣなどのサブＡＤＣの使用によってさらに強化される。

図１６は、２つの高速ＡＤＣ３３０および３３２がＡＤＣ１２００内に設けられ、高速ＡＤＣの各々が８つのＤＡＣスライスに関連付けられているパイプライン化アーキテクチャの代替実施形態を概略的に例示する。第１のＡＤＣ２００は、ピンポンインターリーブ方式で動作し、したがって、例外的にささいな不整合がなおも追加サンプリングトーンを生成する可能性がある。これを軽減するために、トーンのリスクを低減するために、１つ以上のスライスを残余ＤＡＣの各々のスライス間でシャッフルすることができる。

図１７は、図１６の構成のタイミング図を概略的に示す。分かるように、図１６および図１７において「Ａ」および「Ｂ」と示された第１のＡＤＣの各々は、他方とは位相をずらして動作し、ＡＤＣ「Ａ」３３０が、逐次「変換開始」信号間の時間周期Ｔ_Ａ内にその取得を実行しているとき、ＡＤＣ「Ｂ」は、そのビットトライアルに取り組み、次いでその結果を残余増幅器に渡す。各周期Ｔ_Ａにおいて、残余増幅器は、そこからオフセット誤差を取り除くために、その時間の約半分を、それぞれのスライスＡＤＣ「Ａ」および「Ｂ」に関連付けられた残余ＤＡＣのうちの１つからの残余を増幅することに与え、その時間の残りの半分を、オートゼロ化（AZ）を行うことに与える。オートゼロ化で使用される技術およびアプローチは、当業者には周知であり、ここに記載する必要はない。

説明は、ＤＡＣスライスが、サンプリングコンデンサおよびデジタル－アナログ変換器のホストとして同時に作用することができるスイッチトキャパシタアレイの形態であることに焦点を当ててきたが、本発明の教示は、図３に示された構成など、サンプリング構成とＤＡＣとが分離された回路構成にも適用することができる。したがって、図３の回路は、各サンプリングおよびＤＡＣスライスを提供するために何度か反復されるが、サンプリングコンデンサのサイズは、各スライス内で縮小され、各スライスは、必要なノイズ性能を満たすためにコンデンサが並列に接続されるように、他のスライスへのクロスカップリングスイッチを含む。

パイプライン内のステージの数は、２と変換器の分解能との間で変化することができる。別の言い方をすれば、パイプライン内の各ステージを１ビットだけ変換するように構成することができる。本開示の教示は、さらに、各ステージの時定数が、必要なノイズ性能を提供するように並行して作用する、所与のステージの複数のスライスによって低減されるような深くパイプライン化された構成に適用されるであろう。したがって、本開示は非常に柔軟性があり、ＤＡＣがコンデンサベースのサンプリング回路と相互作用することが要求される膨大な数の構成において使用することができる。

インターリーブ比は、２倍以上とすることができる。

図１８は、図１６に示された回路のレイアウトフロアプランの一実施形態を概略的に例示する。ＤＡＣスライスは、スライスＡＤＣに関連付けられた比較器ｃｏｍｐと、このステージに関連付けられた残余増幅器ＲＡとの間に並列に構成されている。スイッチトキャパシタＤＡＣの各バンク内のスライスのうちの１つは、この実施例では、スライスＡＤＣ、ＳＡＤＣである役割を割り当てられている。

先に記したように、これらの回路のすべては、図１９に示されたように、差動ＡＤＣ構成２２０’内で実施され得る。ここで、＋ｖｅおよび－ｖｅ入力に関連付けられたコンデンサアレイは、各々、差動残余増幅器２３０に残余信号を提供する。

例えば携帯電話などのバッテリ駆動移動式機器内での使用のために、アナログ－デジタル変換器は、低減された消費電力で動作できることが一般に望まれる。消費電力を低減したいという要望は、ディープサブミクロンプロセッサの採用につながる。これは、ひいては、高まる密度の集積回路内での漏電や放電の影響を軽減するために、低い電源電圧を採用することになる。回路設計者が１～１．３ボルト程度の電源電圧を目標にしようとすることが、今では合理的に一般的である。これらの比較的低い電圧の採用により、残余増幅器２３０の設計はますます複雑になる。残余増幅器は、典型的には、電流源がテール電流を設定し、かつ能動負荷が合理的に高いゲインを提供する差動入力ステージ（ロングテールペア）構成として提供される。動作速度を考えると、残余増幅器は、カスコードステージを含むことも一般的に望ましい。一般に電流ミラーの一部であるテール電流発生器と能動負荷とを動作させるため、およびカスコードステージを回路内に構成するための電圧ヘッドルームを提供するために、設計者が十分な電圧ヘッドルームを提供せねばならなくなるまでには、入力ステージの実際の増幅トランジスタが被り得る電圧の揺れが抑制されて非常にわずかとなることが分かる。これは、折り畳み式カスコードステージなどの技術を使用して、必要なヘッドルームの一部を軽減しようとしても、当てはまる。制限されたヘッドルームとは、必然的に、残余増幅器２３０に印加される電圧Ｖ残余が十分に抑制され、減少したダイナミックレンジ内にあらねばならないことを意味する。これは、残余が対応して減少するように第１のＡＤＣ変換器ステージ内のより長いビット範囲、および/または残余増幅器内の減少したゲインのいずれかの使用を軽減する。第２のステージのＡＤＣの能力が、残余ＤＡＣのスライスに提示されるデジタルコードのうちの１つ以上を変更できることにより、残余が残余増幅器の動作範囲に適合するように調整されることが可能になる。

したがって、ノイズ性能を犠牲にすることなく、一緒に動作して改善されたＡＤＣを生成する複数のサンプリングＤＡＣを使用することが可能である。

本明細書の請求項は、ＵＳＰＴＯでの出願に好適な単一項従属形式で提示されているが、多数項従属請求を許可する管轄区については、各請求項は、明らかに技術的に不可能でない限り、同じ種類の任意の先行請求項に従属し得ることを理解されたい。

実施例

実施例１は、アナログ－デジタル変換器のステージであって、第１の時定数を有する取得回路に結合されたアナログ－デジタル変換器と、複数の回路であって、各々が、第１の時定数と実質的に同じ時定数を有する取得回路と、アナログ－デジタル変換器の出力に基づくそれぞれの制御信号を受信するため、および取得回路によって保持されているサンプリングされた電圧とアナログ－デジタル変換器出力との間の差分としての差分信号を形成するためのアナログ－デジタル変換器とを備える、回路と、を備える、ステージである。

実施例２では、実施例１に記載のステージは、任意選択で、デジタル－アナログ変換器へのそれぞれの制御信号が可変であることを含むことができる。

実施例３では、実施例１または２に記載のステージは、任意選択で、複数の回路の少なくとも２つの出力が組み合わされることを含むことができる。

実施例４では、実施例１～３のいずれか１つに記載のステージは、任意選択で、複数の回路の取得回路が、サンプリングコンデンサデジタル－アナログ変換器であることを含むことができる。

実施例５では、実施例１～４のいずれか１つに記載のステージは、任意選択で、アナログ－デジタル変換器が、第１のサンプリングデジタル－アナログ変換器を形成するスイッチトキャパシタアレイを備えることを含むことができる。

実施例６では、実施例５に記載のステージは、任意選択で、複数の回路の各々が、第１のサンプリングデジタル－アナログ変換器に整合された、さらなるサンプリングデジタル－アナログ変換器を形成するスイッチトキャパシタアレイを備えることを含むことができる。

実施例７では、実施例６に記載のステージは、任意選択で、複数の回路のサンプリングデジタル－アナログ変換器が、複数の単位セルから形成されていることを含むことができる。

実施例８では、実施例１～７のいずれか１つに記載のステージは、任意選択で、複数の回路のうちの少なくとも１つにおいて、取得回路が第１のサンプリングデジタル－アナログ変換器の一部であり、第１のサブデジタル－アナログ変換器に接続されていることを含むことができる。

実施例９では、実施例１～８のいずれか１つに記載のステージは、任意選択で、アナログ－デジタル変換器のデジタル出力を受信するため、および出力を変更して、複数の回路のデジタル－アナログ変換器にそれぞれの制御ワードを提供するためのデータ操作ブロックを含むことができる。

実施例１０では、実施例１～９のいずれか１つに記載のステージは、任意選択で、複数の回路のデジタル－アナログ変換器のうちの１つに供給されるデジタルワードへの更新が、複数の回路のデジタル－アナログ変換器のうちの別のものへの更新から時間的にオフセットされることを含むことができる。

実施例１１では、実施例１～１０のいずれか１つに記載のステージは、任意選択で、他の回路のうちの他のものと交換されるように構成された少なくとも１つの予備回路を含むことができる。

実施例１２では、実施例１～１１のいずれか１つに記載のステージは、任意選択で、アナログ－デジタル変換器が、フラッシュ変換器を備えることを含むことができる。

実施例１３では、実施例１～１１のいずれか１つに記載のステージは、任意選択で、アナログ－デジタル変換器が、１つ以上の請求項１に記載のステージを備えるパイプライン化アナログ－デジタル変換器であることを含むことができる。

実施例１４は、実質的に整合されたサンプリング時定数を有する複数のスライスであって、少なくとも１つであるが全部ではないスライスを備えるアナログ－デジタル変換器によって形成されるデジタルワードの推定に応答して一緒に動作可能で、単一スライスの熱ノイズと比較して低減された熱ノイズを有する残余を形成するスライスを使用する、アナログ－デジタル変換器である。

実施例１５では、実施例１４に記載のアナログ－デジタル変換器は、任意選択で、スライスが、同一のサンプリングデジタル－アナログ変換器から形成されていることを含むことができる。

実施例１６は、複数の実質的に同一のスイッチトキャパシタＤＡＣステージを備えるデジタル－アナログ変換器（ＤＡＣ）であって、１つのステージはマスターステージとして作用するように適合され、少なくとも２つの他のステージは並列に接続されて、任意の単一スライスの熱ノイズと比較して低減された熱ノイズを有する複合ＤＡＣ出力を形成するように適合されている、ＤＡＣである。

実施例１７では、実施例１６に記載のＤＡＣは、任意選択で、ＤＡＣステージが、入力電圧をサンプリングし、サンプリングされた入力電圧およびＤＡＣステージに適用されたデジタルワードの平均の関数としての出力を形成するように動作可能なサンプリングＤＡＣであることを含むことができる。

実施例１８は、複数の整合されたデジタル－アナログ変換器スライスを動作させて、アナログ－デジタル変換器結果および残余を形成する方法であって、整合されたデジタル－アナログ変換器スライスのうちの１つを動作させて、アナログ－デジタル変換を実行することと、整合されたデジタル－アナログ変換器スライスのうちの少なくとも２つを動作させてデジタル－アナログ変換を実行し、サンプリングされた入力とサンプリングされた入力のデジタル近似値との間の差分を形成することと、を含む、方法である。

実施例１９は、アナログ－デジタル変換器であって、複数のサンプリングデジタル－アナログ変換器スライスであって、第１のコンデンサについて、第１のスライスにおけるプレート分離距離で割ったコンデンサプレートの面積が、第２のスライスにおける対応するコンデンサのそれと第１の比で異なり、第１のスライスにおける第１のコンデンサに関連付けられたトランジスタスイッチの幅対長さの比が、第２のスライスにおける対応するトランジスタのそれと実質的に第１の比で異なる、サンプリングデジタル－アナログ変換器スライスを備える、アナログ－デジタル変換器である。

実施例２０は、複数のサンプリングデジタル－アナログ変換器（ＤＡＣ）スライスであって、サンプリングＤＡＣスライスは、複数の単位セルであって、各々が、それぞれの単位サイズコンデンサと関連単位サイズトランジスタスイッチとを備え、複数の単位セルは一緒にグループ化されて、サンプリングＤＡＣスライス内に重み付きコンデンサを形成し、サンプリングＤＡＣスライスは、共有入力ノードに接続されて入力信号を一斉にサンプリングし、共有出力ノードに接続可能で、それらのそれぞれの残余の平均を形成する、単位セルを備える、サンプリングデジタル－アナログ変換器スライスである。

実施例Ａは、本明細書に記載の方法のいずれか１つを実施/実行するための手段を備える装置である。

変形および実施

図を参照して上述したアクティビティは、アナログ信号を処理することと、１つ以上のＡＤＣを使用してアナログ信号をデジタルデータに変換することと、に関与する任意の集積回路に適用可能であることに留意されたい。特徴は、入力周波数が比較的高い、例えばメガヘルツからギガヘルツの範囲である高速ＡＤＣにとって特に有益であり得る。ＡＤＣは、医療システム、科学的計測、無線および有線通信システム（特に高サンプリングレートを必要とするシステム）、レーダー、工業プロセス制御、オーディオおよびビデオ機器、計装、ならびにＡＤＣを使用する他のシステムに適用可能であり得る。高速ＡＤＣによって提供される性能のレベルは、高速通信、医療イメージング、合成アパーチャレーダー、デジタルビーム形成通信システム、ブロードバンド通信システム、高性能イメージング、および高度な試験/測定システム（オシロスコープ）などの要求が厳しい市場における製品およびシステムにとって特に有益であり得る。

本開示は、本明細書に記載のさまざまな方法を実行することができる装置を包含する。そのような装置は、図によって例示され、本明細書に記載された回路を含むことができる。さまざまな装置の部品には、本明細書に記載の機能を実行するための電子回路を含めることができる。回路は、アナログドメイン、デジタルドメイン、または混合信号ドメインで動作することができる。場合によっては、装置の１つ以上の部品を、本明細書に記載の機能（例えば、制御関連機能、タイミング関連機能）を実行するように特別に構成されたプロセッサによって提供することができる。場合によっては、そのプロセッサは、ＡＤＣを有するオンチッププロセッサとすることができる。プロセッサは、１つ以上の特定用途向け構成部品を含んでもよいし、または本明細書に記載の機能を実行するように構成されたプログラマブルロジックゲートを含んでもよい。場合によっては、プロセッサは、１つ以上の非一時的コンピュータ媒体に記憶された１つ以上の命令を実行することによって、本明細書に記載の機能を実行するように構成され得る。

また、本明細書で概説した仕様、寸法、および関係（例えば、プロセッサの数、ロジック演算など）はすべて、例および教示のみを目的として提供されていることに留意することも不可避である。そのような情報は、本開示の主旨または添付の特許請求の範囲（もしあれば）または本明細書に記載の実施例から逸脱することなく、大幅に変更されてもよい。仕様は１つの非限定的な実施例にのみ適用され、したがって、それらはそのように解釈されるべきである。以上の説明において、実施形態例は、特定のプロセッサおよび/または構成部品構成に関して説明された。添付の特許請求の範囲（もしあれば）または本明細書に記載の実施例から逸脱することなく、そのような実施形態にさまざまな修正および変更を加え得る。したがって、説明および図面は、制限的な意味ではなく、例示的な意味で捉えられるべきである。

本明細書で提供された多数の実施例では、相互作用は、２つ、３つ、４つ、またはそれ以上の電気構成部品または部品に関して説明されている可能性があることに留意されたい。しかしながら、これは明確化および例のみを目的として行われている。システムは、任意の好適な方法で確立することができることが理解されるべきである。類似の設計代替手段に従って、図面の例示された構成部品、モジュール、ブロック、および要素のいずれかを考え得るさまざまな構成において組み合わせることができ、それらのすべては明らかに本明細書の広範な範囲内にある。特定の場合には、限られた数の電気要素のみを参照することで、所与のフローセットの１つ以上の機能を説明することがより容易であり得る。図の電気回路およびその教示は、容易に拡張可能であり、多数の構成部品、ならびにより複雑化/洗練された配置および構成に対処できることを理解されたい。したがって、提供された実施例は、範囲を制限したり、無数の他のアーキテクチャに潜在的に適用されるときの電気回路の広範な教示を阻害したりするものではない。

本明細書では、「１つの実施形態」、「実施形態例」、「一実施形態」、「別の実施形態」、「いくつかの実施形態」、「さまざまな実施形態」、「他の実施形態」、「代替実施形態」などに含まれるさまざまな特徴（例えば、要素、構造、モジュール、構成部品、工程、動作、特性など）への言及は、任意のかかる特徴が本開示の１つ以上の実施形態に含まれるが、同じ実施形態において組み合わされてもよいし、または必ずしも組み合わせされなくてもよいことを意味すると意図されることに留意されたい。また、本明細書に記載の機能は、図に例示されたシステム/回路によって、またはシステム/回路内で実行され得る考えられる機能の一部しか示していないことに留意するのも重要である。これらの動作の一部は、必要に応じて削除もしくは除去されてもよいし、または、本開示の範囲から逸脱することなく、これらの動作を大幅に修正または変更してもよい。さらに、これらの動作のタイミングは大幅に変更されてもよい。前述の動作フローは、実施例および説明を目的として提供されている。本開示の教示から逸脱しない限り、任意の適切な配置、時系列、構成、およびタイミング機構が設けられ得るという点で、本明細書に記載の実施形態によって、十分な柔軟性が提供される。当業者には、多数の他の変更、置換、変形、代替、および修正が確認され得、本開示は、すべてのそのような変更、置換、変形、代替、および修正を、添付の特許請求の範囲（もしあれば）または本明細書に記載の実施例の範囲内として、包含することが意図される。上述の装置のすべての任意選択的な特徴は、本明細書に記載の方法またはプロセスに関して実施されてもよいし、実施例における詳細は１つ以上の実施形態のどこで使用されてもよいことに留意されたい。

Claims (14)

1. マルチステージアナログ－デジタル変換器のためのステージであって、
   第１の時定数を有する取得回路に結合されたアナログ－デジタル変換器であって、前記取得回路はサンプリングデジタル－アナログ変換器（ＤＡＣ）スライスで形成され、アナログ入力値を取得し、前記サンプリングＤＡＣスライスを使用して前記アナログ入力値はデジタル値に変換される、アナログ－デジタル変換器と、
   複数の回路であって、各々が、前記第１の時定数と実質的に同じ時定数を有する取得回路であって、サンプリングＤＡＣスライスで形成される取得回路と、前記アナログ－デジタル変換器のデジタル出力に基づくそれぞれの制御信号を受信するため、および前記第１の時定数を有する前記取得回路によって保持されているサンプリングされた電圧とデジタル－アナログ変換器の出力との間の差分としての差分信号を形成するための前記デジタル－アナログ変換器とを備える、回路と、を備え、
   前記第１の時定数と実質的に同じ時定数を有する前記取得回路の前記サンプリングＤＡＣスライスは、同時に前記アナログ入力値をサンプリングし、同時に前記差分信号を形成するように並列に接続されグループ化されている、ステージ。
2. 前記デジタル－アナログ変換器へのそれぞれの制御信号は可変である、請求項１に記載のステージ。
3. 前記複数の回路の少なくとも２つの出力が組み合わされる、請求項１に記載のステージ。
4. 前記複数の回路の前記取得回路は、サンプリングコンデンサデジタル－アナログ変換器である、請求項１に記載のステージ。
5. 前記アナログ－デジタル変換器は、第１のサンプリングデジタル－アナログ変換器を形成するスイッチトキャパシタアレイを備える、請求項１に記載のステージ。
6. 前記複数の回路の各々は、前記第１のサンプリングデジタル－アナログ変換器に整合された、さらなるサンプリングデジタル－アナログ変換器を形成するスイッチトキャパシタアレイを備える、請求項５に記載のステージ。
7. 前記複数の回路の前記サンプリングデジタル－アナログ変換器は、複数の単位セルから形成されている、請求項６に記載のステージ。
8. 前記複数の回路の少なくとも１つにおいて、前記取得回路は、第１のサンプリングデジタル－アナログ変換器の一部であり、第１のサブデジタル－アナログ変換器に接続されている、請求項１に記載のステージ。
9. 前記アナログ－デジタル変換器の前記デジタル出力を受信するため、および前記出力を変更して、前記複数の回路の前記デジタル－アナログ変換器にそれぞれの制御ワードを提供するためのデータ操作ブロックをさらに備える、請求項１に記載のステージ。
10. 前記複数の回路の前記デジタル－アナログ変換器のうちの１つに供給されるデジタルワードへの更新が、前記複数の回路の前記デジタル－アナログ変換器のうちの別のものへの更新から時間的にオフセットされる、請求項１に記載のステージ。
11. 他の回路のうちの他のものと交換されるように構成された少なくとも１つの予備回路をさらに備える、請求項１に記載のステージ。
12. 前記アナログ－デジタル変換器は、フラッシュ変換器を備える、請求項１に記載のステージ。
13. 前記アナログ－デジタル変換器は、１つ以上の請求項１に記載のステージを備えるパイプライン化アナログ－デジタル変換器である、請求項１に記載のステージ。
14. 請求項１に記載のマルチステージアナログ－デジタル変換器のためのステージであって、前記ステージの第１の動作フェーズ中にバッファ増幅器によって生成される内部基準信号を前記デジタル－アナログ変換器に提供するために前記デジタル－アナログ変換器に選択的に接続可能な前記バッファ増幅器をさらに備え、前記ステージは、前記ステージの第２の動作フェーズ中に前記内部基準信号に代わって、外部基準源によって生成される外部基準信号を前記デジタル－アナログ変換器に提供するために回路を切り替えることをさらに含む、ステージ。

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